KR20240101748A - 절연 패턴을 포함하는 반도체 소자 - Google Patents

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KR20240101748A
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이현진
채희재
김희중
김용관
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 비트 라인 구조물, 상기 비트 라인 구조물 상에 배치되며 백 게이트 전극 및 상기 백 게이트 전극의 측면과 하면을 덮는 백 게이트 유전층을 포함하는 백 게이트 구조물, 상기 비트 라인 구조물 상에 배치되며 워드 라인 및 상기 워드 라인의 측면과 하면을 덮는 게이트 유전층을 포함하는 워드 라인 구조물, 상기 비트 라인 구조물 상에 배치되며 상기 백 게이트 구조물 및 상기 워드 라인 구조물 사이에서 수직 방향으로 연장되는 활성 패턴, 상기 비트 라인 구조물과 상기 백 게이트 구조물 사이에서 상기 활성 패턴과 접하는 제1 절연 패턴, 상기 비트 라인 구조물과 상기 워드 라인 구조물 사이에서 상기 활성 패턴과 접하는 제2 절연 패턴 및 상기 활성 패턴 상의 콘택 패턴을 포함한다. 상기 제1 절연 패턴의 수평 폭은 상기 백 게이트 구조물의 수평 폭보다 작다. 상기 제2 절연 패턴의 수평 폭은 상기 워드 라인 구조물의 수평 폭보다 작다.

Description

절연 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICES HAVING INSULATING PATTERNS}
본 발명은 절연 패턴을 갖는 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다.
본 발명의 기술적 사상이 해결하려는 기술적 과제 중 하나는, 비트 라인 구조물과 백 게이트 구조물 사이 및 비트 라인 구조물과 워드 라인 구조물 사이에 배치되는 절연 패턴들을 포함하는 반도체 소자를 제공하는데 있다.
예시적인 실시예들에 따른 반도체 소자는, 비트 라인 구조물; 상기 비트 라인 구조물 상에 배치되며 백 게이트 전극 및 상기 백 게이트 전극의 측면과 하면을 덮는 백 게이트 유전층을 포함하는 백 게이트 구조물; 상기 비트 라인 구조물 상에 배치되며 워드 라인 및 상기 워드 라인의 측면과 하면을 덮는 게이트 유전층을 포함하는 워드 라인 구조물; 상기 비트 라인 구조물 상에 배치되며 상기 백 게이트 구조물 및 상기 워드 라인 구조물 사이에서 수직 방향으로 연장되는 활성 패턴; 상기 비트 라인 구조물과 상기 백 게이트 구조물 사이에서 상기 활성 패턴과 접하는 제1 절연 패턴; 상기 비트 라인 구조물과 상기 워드 라인 구조물 사이에서 상기 활성 패턴과 접하는 제2 절연 패턴; 및 상기 활성 패턴 상의 콘택 패턴을 포함할 수 있다. 상기 제1 절연 패턴의 수평 폭은 상기 백 게이트 구조물의 수평 폭보다 작을 수 있다. 상기 제2 절연 패턴의 수평 폭은 상기 워드 라인 구조물의 수평 폭보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 비트 라인 구조물; 상기 비트 라인 구조물 상에 배치되며 백 게이트 전극을 포함하는 백 게이트 구조물; 상기 비트 라인 구조물 상에 배치되며 워드 라인을 포함하는 워드 라인 구조물; 상기 비트 라인 구조물 상에 배치되며 상기 백 게이트 구조물 및 상기 워드 라인 구조물 사이에서 수직 방향으로 연장되는 활성 패턴; 상기 비트 라인 구조물과 상기 백 게이트 구조물 사이의 제1 절연 패턴; 상기 비트 라인 구조물과 상기 워드 라인 구조물 사이의 제2 절연 패턴; 및 상기 활성 패턴 상의 콘택 패턴을 포함할 수 있다. 상기 활성 패턴은 상기 백 게이트 구조물과 상기 워드 라인 구조물 사이의 제1 부분 및 상기 제1 부분의 아래에 배치되며 상기 제1 절연 패턴 및 상기 제2 절연 패턴과 접하는 제2 부분을 포함할 수 있다. 상기 제2 부분의 수평 폭은 상기 제1 부분의 수평 폭보다 클 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 워드 라인의 수직 방향 위치의 산포를 줄일 수 있으며, 반도체 소자의 오작동을 줄이고 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I’에 따른 수직 단면도이다.
도 3은 도 2에 도시된 반도체 소자의 일부 확대도이다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 소자들의 단면도들이다.
도 12 내지 도 25는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 수직 단면도들이다.
도 26 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 수직 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I’에 따른 수직 단면도이다. 도 3은 도 2에 도시된 반도체 소자의 일부 확대도이다. 도 3은 도 2의 영역 A에 대응할 수 있다.
도 1 내지 도 3을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 하부 절연층(101), 비트 라인 구조물(110), 백 게이트 구조물(120), 워드 라인 구조물(150), 콘택 패턴(170) 및 정보 저장 구조물(180)을 포함할 수 있다. 반도체 소자(100)는 각각 백 게이트 구조물(120) 및 워드 라인 구조물(150) 아래에 배치되는 제1 절연 패턴(130) 및 제2 절연 패턴(160)을 더 포함할 수 있다.
반도체 소자(100)는 활성 패턴(140), 활성 패턴(140)과 전기적으로 연결되는 비트 라인 구조물(110), 및 활성 패턴(140)의 적어도 일 측면에 배치되는 워드 라인들(154)로 구성되는 수직 채널 트랜지스터(Vertical Channel Transistor)를 포함할 수 있다.
반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
하부 절연층(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON) 또는 실리콘 탄질화물(SiCN) 등과 같은 절연성 물질을 포함할 수 있다.
비트라인 구조물(110)은 하부 절연층(101) 상에서 X방향으로 연장될 수 있다. 예시적인 실시예에서, 비트라인 구조물(110)은 하부 절연층(101) 내에 매립될 수 있다. 비트라인 구조물(110)은 활성 패턴(140)과 전기적으로 연결될 수 있다.
비트라인 구조물(110)은 복수 개일 수 있으며, 복수의 비트라인 구조물들(110)은 Y방향으로 서로 이격되어 평행하게 연장될 수 있다.
비트라인 구조물(110)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 비트라인 구조물(110) 중 적어도 하나는 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예에서, 비트라인 구조물(110)은 하부 절연층(101) 상에 차례로 적층된 제1 도전 패턴(110a), 제2 도전 패턴(110b) 및 제3 도전 패턴(110c)을 포함할 수 있다. 제1 도전 패턴(110a)은 예를 들어 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 제2 도전 패턴(110b)은 예를 들어 티타늄 질화물(TiN) 등의 금속 질화물 또는 티타늄 실리사이드(TiSi) 등의 실리사이드 물질을 포함할 수 있고, 제3 도전 패턴(110c)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제3 도전 패턴(110c)은 불순물이 도핑된 층일 수 있다. 다만, 실시예들에 따라, 비트라인 구조물(110)을 이루는 층들의 물질, 층 수, 및 두께는 다양하게 변경될 수 있다.
백 게이트 구조물들(120)은 비트라인 구조물들(110)과 교차할 수 있다. 예를 들어, 백 게이트 구조물들(120)은 Y방향으로 연장될 수 있으며, 서로 X방향으로 이격될 수 있다.
백 게이트 구조물(120)은 백 게이트 유전층(122), 백 게이트 전극(124) 및 백 게이트 캡핑층(126)을 포함할 수 있다. 백 게이트 전극들(124)은 Y방향으로 연장될 수 있으며 서로 X방향으로 이격될 수 있다. 백 게이트 전극(124)은 활성 패턴(140) 내에 트랩되는 차지들(charges)을 제거하는 역할을 수행할 수 있다. 활성 패턴(140)은 플로팅 바디일 수 있으며, 백 게이트 전극(124)은 활성 패턴(140)의 플로팅 바디 효과(floating body effect)에 의한 반도체 소자(100)의 성능 열화를 방지 또는 최소화하기 위해 플로팅된 활성 패턴(140)을 보완하기 위한 구조물일 수 있다.
백 게이트 전극(124)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 백 게이트 전극(124)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiAlC, TaAlC, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 백 게이트 전극(124)은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
백 게이트 유전층들(122)은 백 게이트 전극들(124)의 양 측면을 따라 Y방향으로 연장될 수 있다. 백 게이트 유전층들(122)은 백 게이트 전극들(124)의 양 측면 및 하면들을 덮을 수 있다. 백 게이트 유전층(122)의 수직 길이는 백 게이트 전극(124)의 수직 길이보다 클 수 있다. 예를 들어, 백 게이트 유전층(122)의 상면은 백 게이트 전극(124)의 상면보다 높은 레벨에 위치할 수 있으며, 백 게이트 유전층(122)의 하단은 백 게이트 전극(124)의 하면보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 백 게이트 유전층(122)의 하단은 제3 도전 패턴(110c)과 이격될 수 있다. 상기 백 게이트 유전층들(122)의 각각은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다.
백 게이트 캡핑층(126)은 백 게이트 전극(124) 상에 배치될 수 있다. 백 게이트 캡핑층(126)의 상면은 백 게이트 유전층(122)의 상면과 공면을 이룰 수 있다. 백 게이트 캡핑층(126)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다.
제1 절연 패턴(130)은 백 게이트 구조물(120)의 아래에 배치될 수 있다. 예를 들어, 제1 절연 패턴(130)은 백 게이트 구조물(120)과 비트 라인 구조물(110) 사이에 배치될 수 있으며, 수직 방향으로 연장될 수 있다. 제1 절연 패턴(130)은 백 게이트 구조물(120)을 따라 Y방향으로 연장될 수 있다. 제1 절연 패턴(130)의 상면은 백 게이트 유전층(122)의 하단과 접할 수 있으며, 제1 절연 패턴(130)의 하면은 제3 도전 패턴(110c)의 상면과 접할 수 있다. 일 실시예에서, 제1 절연 패턴(130)의 X방향을 따른 수평 폭(Wa)은 백 게이트 구조물(120)의 X방향을 따른 수평 폭(Wb)보다 작을 수 있다.
제1 절연 패턴(130)은 인접한 활성 패턴들(140)을 서로 전기적 및 공간적으로 분리할 수 있다. 제1 절연 패턴(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(130)은 백 게이트 유전층(122)과 동일한 물질을 포함할 수 있으며, 제1 절연 패턴(130)과 백 게이트 유전층(122) 사이에는 경계면이 관찰되지 않을 수 있다. 일 실시예에서, 제1 절연 패턴(130)은 백 게이트 유전층(122)과 상이한 물질을 포함할 수 있다.
활성 패턴(140)은 비트라인 구조물(110) 상에 배치될 수 있으며, 수직 방향(Z방향)으로 연장될 수 있다. 평면도에서, 활성 패턴들(140)은 백 게이트 구조물들(120)의 양 측면에 배치될 수 있다. 활성 패턴들(140)은 서로 X방향 및 Y방향으로 이격될 수 있다. 활성 패턴(140)의 상면은 백 게이트 구조물(120)의 상면과 공면을 이룰 수 있다. 활성 패턴(140)의 하면은 제3 도전 패턴(110c)과 접할 수 있으며, 백 게이트 유전층(122)의 하단보다 낮은 레벨에 위치할 수 있다.
활성 패턴(140)은 제1 부분(141) 및 제2 부분(142)을 포함할 수 있다. 제1 부분(141)은 백 게이트 구조물(120)과 워드 라인 구조물(150) 사이에 배치될 수 있으며, 제2 부분(142)은 제1 활성 패턴(130)과 제2 활성 패턴(160) 사이에 배치될 수 있다. 예를 들어, 제1 활성 패턴(130) 및 제2 활성 패턴(160)의 상단들 보다 높은 활성 패턴(140)의 일부분은 제1 부분(141)으로 지칭될 수 있으며, 제1 활성 패턴(130) 및 제2 활성 패턴(160)의 상단들 보다 낮은 활성 패턴(140)의 일부분은 제2 부분(142)으로 지칭될 수 있다. 제1 부분(141)의 상면은 콘택 패턴(170)과 접할 수 있으며, 제2 부분(142)의 하면은 비트 라인 구조물(110)과 접할 수 있다.
제1 부분(141)은 제2 부분(142) 상에서 수직 방향으로 연장될 수 있다. 제1 부분(141)은 하부 부분(141a) 및 상부 부분(141b)을 포함할 수 있다. 하부 부분(141a)의 수평 폭은 위로 갈수록 감소할 수 있다. 일 실시예에서, 하부 부분(141a)의 측면은 라운드질 수 있다. 상부 부분(141b)은 하부 부분(141a) 상에서 수직 방향으로 연장될 수 있다. 제1 부분(141)은 X방향을 따른 제1 폭(W1)을 가질 수 있으며, 제2 부분(142)은 X방향을 따른 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다. 예를 들어, 상부 부분(141b)이 제1 폭(W1)을 가질 수 있다.
활성 패턴들(140) 각각은, 비트라인 구조물(110)과 접촉하는 제1 소스/드레인 영역, 콘택 패턴(170)과 연결되는 제2 소스/드레인 영역 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널 영역을 포함할 수 있다. 예시적인 실시예에서, 제1 및 제2 소스/드레인 영역들은 N형의 도전형을 가질 수 있다.
예시적인 실시예에서, 활성 패턴들(140)은 단결정 반도체 물질을 포함할 수 있다. 상기 단결정 반도체 물질은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있고, 예를 들어, 실리콘, 실리콘 카바이드, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 단결정 반도체일 수 있다.
다만, 실시예들에 따라, 활성 패턴들(140)은 다결정 반도체 물질층, IGZO(Indium Gallium Zinc Oxide) 등의 산화물 반도체 물질층, 또는 MoS2 등의 2차원 물질층 중 적어도 하나를 포함할 수도 있다.
상기 산화물 반도체 층은 IGZO(indium gallium zinc oxide)일 수 있다. 그렇지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 산화물 반도체 층은 IWO(Indium Tungsten Oxide), ITGO(Indium Tin Gallium Oxide), Indium Aluminium Zinc Oxide(IAGO), Indium Gallium Oxide(IGO), Indium Tin Zinc Oxide(ITZO), ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnO, IGSO(indium gallium silicon oxide), 인듐 산화물(InO), 주석 산화물(SnO), 티타늄 산화물(TiO), 아연 산질화물(ZnON), 마그네슘 아연 산화물(MgZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO), 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 주석 인듐 아연 산화물(SnInZnO), 알루미늄 주석 인듐 아연 산화물(AlSnInZnO), 실리콘 인듐 아연 산화물(SiInZnO), 아연 주석 산화물(ZnSnO), 알루미늄 아연 주석 산화물(AlZnSnO), 갈륨 아연 주석 산화물(GaZnSnO), 지르코늄 아연 주석 산화물(ZrZnSnO), 및 인듐 갈륨 실리콘 산화물(InGaSiO) 중 적어도 하나를 포함할 수 있다.
상기 2차원 물질 층은 반도체 특성을 가질 수 있는 TMD 물질 층(Transition Metal Dichalcogenide material layer), 블랙 인 물질층(black phosphorous material layer) 및 hBN 물질 층(hexagonal Boron-Nitride material layer) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 이차원 물질 층은 이차원 물질을 형성할 수 있는 BiOSe, Crl, WSe2, MoS2, TaS, WS, SnSe, ReS, β-SnTe, MnO, AsS, P(black), InSe, h-BN, GaSe, GaN, SrTiO, 맥신(MXene), 및 야누스 2D 물질(Janus 2D materials) 중 적어도 하나를 포함할 수 있다.
워드 라인 구조물들(150)은 비트라인 구조물들(110)과 교차할 수 있다. 예를 들어, 워드 라인 구조물들(150)은 Y방향으로 연장될 수 있으며, 서로 X방향으로 이격될 수 있다. 워드 라인 구조물들(150)은 백 게이트 구조물(120)과 X방향을 따라 교대로 배치될 수 있다.
워드 라인 구조물(150)은 게이트 유전층(152), 워드 라인(154), 제1 게이트 캡핑층(156) 및 제2 게이트 캡핑층(158)을 포함할 수 있다. 워드 라인 구조물(150)에는 X방향으로 서로 이격된 두 개의 워드 라인들(154)이 배치될 수 있다. 워드 라인들(154)은 비트라인 구조물(110) 상에 배치될 수 있으며, 백 게이트 구조물들(120)의 양 측면에 배치될 수 있다. 워드 라인들(154)은 서로 X방향 및 Y방향으로 이격될 수 있다. 평면도에서, 워드 라인(154)은 활성 패턴들(140)의 적어도 일부분을 둘러쌀 수 있으며, 활성 패턴들(140)은 백 게이트 구조물들(120)과 워드 라인(154) 사이에 배치될 수 있다.
워드 라인(154)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 워드 라인(154)은 도우프트 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 워드 라인(154)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예에서, 워드 라인(154)은 백 게이트 전극(124)과 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고 다른 물질을 포함할 수도 있다.
도 1에는 하나의 백 게이트 전극(124)의 양측에 두 개의 워드 라인(154)이 배치되는 것이 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 백 게이트 전극들(124)이 생략될 수 있다. 일 실시예에서, 백 게이트 구조물(120)은 워드 라인 구조물(150)로 대체될 수 있다. 예를 들어, 평면도에서 보았을 때, 반도체 소자(100)는 활성 패턴(140)의 양측에 워드 라인(154)이 배치되는 더블 게이트 구조를 가질 수 있다.
게이트 유전층(152)은 워드 라인들(154)과 활성 패턴들(140) 사이에 배치될 수 있으며, 단면도에서 U자 형상을 가질 수 있다. 예를 들어, 게이트 유전층(152)은 워드 라인들(154)의 측면들 및 하면들과 접할 수 있다.
일 예에서, 상기 게이트 유전층들(152)의 각각은 정보 저장 층을 포함하지 않는 터널 유전체 층일 수 있다. 예를 들어, 상기 게이트 유전층들(152)의 각각은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 유전층들(152)의 각각은 전술한 물질들의 단일층 또는 다중층으로 형성될 수 있다.
다른 예에서, 상기 게이트 유전층들(152)의 각각은 정보 저장 층 및 유전체 층을 포함할 수 있다. 예를 들어, 상기 게이트 유전층들(152)의 각각은 전기장에 따라 분극 특성을 가질 수 있고, 외부 전기장이 없는 상태에서도 쌍극자에 의한 잔류 분극(remnant polarization)을 가질 수 있는 강유전체 층을 포함할 수 있다. 이와 같은 상기 강유전체 층 내의 분극 상태를 이용하여 데이터를 기록할 수 있다. 따라서, 상기 게이트 유전층들(152)의 각각은 정보 저장 층으로 지칭될 수 있는 강유전체 층을 포함할 수 있다. 상기 정보 저장 층일 수 있는 강유전체 층은 Hf 기반의 화합물, Zr 기반의 화합물 및/또는 Hf-Zr 기반의 화합물을 포함할 수 있다. 예를 들어, Hf 기반 화합물은 HfO 기반의 강유전성 물질일 수 있고, Zr 기반 화합물은 ZrO 기반의 강유전성 물질을 포함할 수 있고, Hf-Zr 기반의 화합물은 HZO(hafnium zirconium oxide) 기반의 강유전성 물질을 포함할 수 있다. 상기 정보 저장 층일 수 있는 상기 강유전체 층은 불순물, 예를 들어 C, Si, Mg, Al, Y, N, Ge 및 Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 강유전체 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 층일 수 있는 상기 강유전체 층은 HfO2, ZrO2 및 HZrO 중 적어도 하나에 불순물, C, Si, Mg, Al, Y, N, Ge, Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 물질일 수 있다.
상기 게이트 유전층들(152)에서, 상기 정보 저장 층은 상술한 물질 종류에 한정되지 않으며, 정보를 저장할 수 있는 물질을 포함할 수 있다.
게이트 캡핑층(156, 158)은 인접하는 워드 라인들(154) 사이에서 Y방향으로 연장될 수 있으며, 서로 X방향으로 이격될 수 있다. 제1 게이트 캡핑층(156)은 인접하는 워드 라인들(154) 사이에 배치될 수 있으며, 워드 라인들(154)의 서로 마주보는 측면들과 접할 수 있다. 제2 게이트 캡핑층(158)은 제1 게이트 캡핑층(156) 상에 배치될 수 있으며, 워드 라인들(154)의 상면들 및 게이트 유전층(152)과 접할 수 있다. 제2 게이트 캡핑층(158)은 제1 게이트 캡핑층(156)의 상면 및 측면과 접할 수 있다. 제2 게이트 캡핑층(158)의 상면은 활성 패턴(140)의 상면 및 백 게이트 구조물(120)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 제1 게이트 캡핑층(156)과 제2 게이트 캡핑층(158)의 형상 및 배치 구조는 달라질 수 있다.
제1 게이트 캡핑층(156)과 제2 게이트 캡핑층(158)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 게이트 캡핑층(156)은 실리콘 산화물을 포함할 수 있으며, 제2 게이트 캡핑층(158)은 실리콘 질화물을 포함할 수 있다.
제2 절연 패턴(160)은 워드 라인 구조물(150)의 아래에 배치될 수 있다. 예를 들어, 제2 절연 패턴(160)은 워드 라인 구조물(150)과 비트 라인 구조물(110) 사이에 배치될 수 있으며, 수직 방향으로 연장될 수 있다. 제2 절연 패턴(160)은 워드 라인 구조물(150)을 따라 Y방향으로 연장될 수 있다. 제2 절연 패턴(160)의 상면은 게이트 유전층(152)의 하단과 접할 수 있으며, 제2 절연 패턴(160)의 하면은 제3 도전 패턴(110c)의 상면과 접할 수 있다. 일 실시예에서, 제2 절연 패턴(160)의 X방향을 따른 수평 폭(Wc)은 백 게이트 구조물(120)의 X방향을 따른 수평 폭(Wd)보다 작을 수 있다. 일 실시예에서, 제2 절연 패턴(160)의 X방향을 따른 수평 폭(Wc)은 제1 절연 패턴(130)의 X방향을 따른 수평 폭(Wa)과 동일할 수 있으나, 이에 제한되지 않는다. 일 실시예에서, 제2 절연 패턴(160)의 X방향을 따른 수평 폭(Wc)은 제1 절연 패턴(130)의 X방향을 따른 수평 폭(Wa)과 상이할 수 있다.
제2 절연 패턴(160)은 인접한 활성 패턴들(140)을 서로 전기적 및 공간적으로 분리할 수 있다. 예를 들어, 제1 절연 패턴들(130) 및 제2 절연 패턴들(160)은 X방향을 따라 교대로 배치될 수 있다. 활성 패턴들(140)은 각각 제1 절연 패턴(130)과 접하는 측면과 제2 절연 패턴(160)과 접하는 측면을 포함할 수 있다. 예를 들어, 활성 패턴(140)의 제2 부분(142)의 측면들은 각각 제1 절연 패턴(130) 및 제2 절연 패턴(160) 중 하나와 접할 수 있다.
제2 절연 패턴(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제2 절연 패턴(160)은 게이트 유전층(152)과 동일한 물질을 포함할 수 있으며, 제2 절연 패턴(160)과 게이트 유전층(152) 사이에는 경계면이 관찰되지 않을 수 있다. 일 실시예에서, 제2 절연 패턴(160)은 게이트 유전층(152)과 상이한 물질을 포함할 수 있다.
콘택 패턴들(170)은 활성 패턴들(140) 상에 배치될 수 있으며 활성 패턴들(140)과 전기적으로 연결될 수 있다. 콘택 패턴들(170)은 활성 패턴들(140)과 정보 저장 구조물(180)을 전기적으로 연결시킬 수 있다.
콘택 패턴들(170)의 하면은 활성 패턴(140) 및 게이트 유전층(152)과 접촉하는 것으로 도시되어 있으나, 실시예들에 따라 콘택 패턴들(170)의 상기 하면은 백 게이트 유전층(122) 및/또는 백 게이트 캡핑층(126)과도 접촉할 수 있다.
콘택 패턴들(170)은 도전성 물질, 예를 들어, 도핑된 단결정 실리콘, 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 도전성 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 콘택 패턴들(170)은 차례로 적층된 제1 내지 제4 콘택 층들(170a, 170b, 170c, 170d)을 포함할 수 있다. 예를 들어, 제1 콘택 층(170a)은 도핑되지 않은 다결정 실리콘을 포함하고, 제2 콘택 층(170b)은 도핑된 다결정 실리콘을 포함하며, 제3 콘택 층(170c)은 실리사이드 물질을 포함하고, 제4 콘택 층(170d)은 금속을 포함할 수 있다. 다만, 실시예들에 따라, 콘택 패턴들(170)의 층 수 및 물질의 종류는 다양하게 변경될 수 있다.
반도체 소자(100)는 콘택 패턴들(170) 사이에 배치되는 절연 패턴들(175)을 더 포함할 수 있다. 절연 패턴들(175) 각각은 수직으로 연장되어 백 게이트 유전층(122), 백 게이트 캡핑층(126), 게이트 유전층(152) 및 제2 게이트 캡핑층(158) 중 적어도 하나와 접할 수 있다. 절연 패턴들(175)은 콘택 패턴들(170)을 공간적으로 분리할 수 있으며 전기적으로 절연시킬 수 있다.
정보 저장 구조물들(180)은 콘택 패턴들(170)과 전기적으로 연결되는 제1 전극들(182), 제1 전극들(182)을 덮는 제2 전극(186), 및 제1 전극들(182) 및 제2 전극(186) 사이의 유전체층(184)을 포함할 수 있다.
예시적인 실시예에서, 정보 저장 구조물들(180)은 디램에서 정보를 저장하는 커패시터일 수 있다. 예를 들어, 정보 저장 구조물들(180)의 유전체층(184)은 디램의 커패시터 유전체 층일 수 있으며, 유전체층(184)은 고유전체, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
실시예들에 따라, 정보 저장 구조물들(180)은 디램과 다른 메모리의 정보를 저장하는 구조물일 수 있다. 예를 들어, 정보 저장 구조물들(180)의 유전체층(184)은 강유전체 메모리(FeRAM)의 커패시터 유전체 층일 수 있다. 이 경우, 유전체층(184)은 분극 상태를 이용하여 데이터를 기록할 수 있는 강유전체층일 수 있다. 상기 강유전체층은 또한, 다른 실시예에서, 유전체층(184)은 실리콘 산화물 또는 고유전체(high-k dielectric) 중 적어도 하나를 포함하는 하부 유전체층 및 상기 하부 유전체층 상에 배치되는 강유전체층을 포함할 수도 있다.
도 4 내지 도 11은 예시적인 실시예들에 따른 반도체 소자들의 단면도들이다.
도 4를 참조하면, 반도체 소자(100a)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160a)을 포함할 수 있다. 일 실시예에서, 제2 절연 패턴(160a)의 X방향을 따른 수평 폭(Wc)은 제1 절연 패턴(130)의 X방향을 따른 수평 폭(Wa)과 상이할 수 있다. 예를 들어, 수평 폭(Wc)은 수평 폭(Wa)보다 작을 수 있다.
도 5를 참조하면, 반도체 소자(100b)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160b)을 포함할 수 있다. 일 실시예에서, 제2 절연 패턴(160b)의 상단은 제1 절연 패턴(130)의 상단과 다른 레벨에 배치될 수 있다. 예를 들어, 제2 절연 패턴(160b)의 상단은 제1 절연 패턴(130)의 상단보다 낮은 레벨에 배치될 수 있다.
도 6을 참조하면, 반도체 소자(100c)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160c)을 포함할 수 있다. 일 실시예에서, 제2 절연 패턴(160c)의 상단은 제1 절연 패턴(130)의 상단보다 높은 레벨에 배치될 수 있다.
도 7을 참조하면, 반도체 소자(100d)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130d) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160d)을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(130d)은 제1 층(131) 및 제2 층(132)을 포함할 수 있다. 제1 층(131)은 제2 층(132)의 측면들 및 상면을 덮을 수 있으며, 백 게이트 유전층(122)과 접할 수 있다. 제1 층(131)과 제2 층(132)의 하면들은 공면을 이룰 수 있으며, 비트 라인 구조물(110)과 접할 수 있다.
일 실시예에서, 제2 절연 패턴(160d)은 제1 층(161) 및 제2 층(162)을 포함할 수 있다. 제1 층(161)은 제2 층(162)의 측면들 및 상면을 덮을 수 있으며, 게이트 유전층(152)과 접할 수 있다. 제1 층(161)과 제2 층(162)의 하면들은 공면을 이룰 수 있으며, 비트 라인 구조물(110)과 접할 수 있다.
제1 절연 패턴(130d)의 제1 층(131), 제2 층(132)과 제2 절연 패턴(160d)의 제1 층(161) 및 제2 층(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 층(131)은 제2 층(132)과 상이한 물질을 포함할 수 있으며, 제1 층(161)은 제2 층(162)과 상이한 물질을 포함할 수 있다. 예를 들어, 제1 층(131) 및 제1 층(161)은 실리콘 산화물을 포함할 수 있으며, 제2 층(132) 및 제2 층(162)은 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 반도체 소자(100e)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130e) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160e)을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(130e) 및 제2 절연 패턴(160e) 중 적어도 하나는 볼록한 측면을 가질 수 있다. 활성 패턴들(140)의 제2 부분들(142)은 오목한 측면을 가질 수 있다.
도 9를 참조하면, 반도체 소자(100f)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130f) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160f)을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(130f)은 백 게이트 유전층(122)과 상이한 물질을 포함할 수 있다. 일 실시예에서, 제2 절연 패턴(160f)은 게이트 유전층(152)과 상이한 물질을 포함할 수 있다.
도 10을 참조하면, 반도체 소자(100g)는 백 게이트 유전층(122) 아래에 배치되는 제1 절연 패턴(130f) 및 게이트 유전층(152) 아래에 배치되는 제2 절연 패턴(160f)을 포함할 수 있다. 제1 절연 패턴(130f)은 백 게이트 유전층(122)과 상이한 물질을 포함할 수 있으며, 제2 절연 패턴(160f)은 게이트 유전층(152)과 상이한 물질을 포함할 수 있다.
일 실시예에서, 백 게이트 유전층(122)은 제1 절연 패턴(130f)을 향하여 아래로 돌출되는 돌출부(122g)를 포함할 수 있다. 일 실시예에서, 게이트 유전층(152)은 제2 절연 패턴(160f)을 향하여 아래로 돌출되는 돌출부(152g)를 포함할 수 있다. 돌출부(122g)의 X방향을 따른 수평 폭은 제1 절연 패턴(130f)의 X방향을 따른 수평 폭(Wa)과 동일할 수 있다. 돌출부(152g)의 X방향을 따른 수평 폭은 제2 절연 패턴(160f)의 X방향을 따른 수평 폭(Wc)과 동일할 수 있다. 돌출부(122g)와 돌출부(152g)의 하면들은 볼록한 것으로 도시되어 있으나, 이에 제한되지 않는다.
도 11을 참조하면, 반도체 소자(100h)는 비트 라인 구조물(110)과 정보 저장 구조물(180) 사이에 배치되는 백 게이트 구조물(120), 제1 절연 패턴(130), 워드 라인 구조물(150)을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(130)은 백 게이트 구조물(120)과 정보 저장 구조물(180) 사이에 배치될 수 있으며, 제2 절연 패턴(160)은 워드 라인 구조물(150)과 정보 저장 구조물(180) 사이에 배치될 수 있다. 백 게이트 구조물(120)의 하면 및 워드 라인 구조물(150)의 하면은 비트 라인 구조물(110)의 상면과 접할 수 있다. 백 게이트 구조물(120)의 상단 및 워드 라인 구조물(150)의 상단은 정보 저장 구조물(180)과 이격될 수 있다.
활성 패턴(140)은 제1 부분(141h) 및 상기 제1 부분(141h)보다 수평 폭이 큰 제2 부분(142h)을 포함할 수 있다. 제1 부분(141h)은 백 게이트 구조물(120)과 워드 라인 구조물(150) 사이에 배치될 수 있으며 수직 방향으로 연장될 수 있다. 제1 부분(141h)의 하면은 비트 라인 구조물(110)과 접할 수 있다. 제2 부분(142h)은 제1 부분(141h) 상에 배치될 수 있으며, 제1 절연 패턴(130)과 제2 절연 패턴(160) 사이에 배치될 수 있다. 제2 부분(142h)의 상면은 콘택 패턴(170)과 접할 수 있다.
도 12 내지 도 25는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 수직 단면도들이다.
도 12를 참조하면, 반도체 기판(10) 상에 제1 마스크 층(M1) 및 제2 마스크 층(M2)이 형성될 수 있다. 일 실시예에서, 반도체 기판(10)은 반도체 물질층 사이에 절연층이 형성된 기판일 수 있으며, 예를 들어 SOI(Silicon On Insulator) 기판일 수 있다. 반도체 기판(10)은 하부 반도체층(11), 절연층(12), 및 상부 반도체층(13)을 포함할 수 있다. 예를 들어, 상, 하부 반도체층들(11, 13)은 단결정 실리콘을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(10)은 벌크 실리콘 기판일 수 있다.
제1 마스크 층(M1) 및 제2 마스크 층(M2)은 후술되는 식각 공정에서 하드 마스크로 이용될 수 있다. 제2 마스크 층(M2)은 제1 마스크 층(M1)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 제1 마스크 층(M1) 및 제2 마스크 층(M2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 마스크 층(M1) 및 제2 마스크 층(M2)은 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합을 포함할 수 있다.
반도체 기판(10) 내에 백 게이트 트렌치들(T1)이 형성될 수 있다. 백 게이트 트렌치들(T1)은 제1 마스크 층(M1), 제2 마스크 층(M2) 및 상부 반도체층(13)을 수직으로 관통할 수 있다. 절연층(10) 및 하부 반도체층(11)은 백 게이트 트렌치들(T1)에 의해 노출되지 않을 수 있다. 백 게이트 트렌치들(T1) Y방향으로 연장되며 서로 X방향으로 이격될 수 있다.
도 13을 참조하면, 제1 희생층(SL1)이 백 게이트 트렌치들(T1)의 내벽을 따라 컨포멀하게 형성될 수 있다. 제1 희생층(SL1)은 백 게이트 트렌치들(T1)에 의해 노출된 제1 마스크 층(M1), 제2 마스크 층(M2) 및 상부 반도체층(13)의 내벽들을 덮을 수 있으며 제2 마스크 층(M2)의 상면을 덮을 수 있다. 제1 희생층(SL1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 희생층(SL1)은 실리콘 산화물을 포함할 수 있다.
도 14를 참조하면, 이방성 식각 공정이 수행될 수 있으며, 백 게이트 트렌치들(T1)의 아래에 제1 하부 트렌치들(TL1)이 형성될 수 있다. 제1 하부 트렌치들(TL1)은 상부 반도체층(13)의 내벽들 및 절연층(12)의 상면을 노출시킬 수 있다. 하부 반도체층(11)은 제1 하부 트렌치들(TL1)에 의해 노출되지 않을 수 있다. 제1 하부 트렌치들(TL1)은 백 게이트 트렌치들(T1)을 따라 Y방향으로 연장되며 서로 X방향으로 이격될 수 있다. 제1 하부 트렌치(TL1)의 X방향을 따른 수평 폭은 백 게이트 트렌치(T1)의 X방향을 따른 수평 폭보다 작을 수 있다.
상기 이방성 식각 공정에 의해 제2 마스크 층(M2)의 상면을 덮는 제1 희생층(SL1)의 일부분이 제거될 수 있으며, 제2 마스크 층(M2)의 상부 부분이 식각될 수 있다. 제1 희생층들(SL1)은 제1 하부 트렌치들(TL1)의 측벽 상에 배치될 수 있다.
도 15를 참조하면, 제2 마스크 층(M2) 및 제1 희생층들(SL1)이 선택적으로 제거될 수 있다. 예를 들어, 습식 식각 공정에 의해 제2 마스크 층(M2) 및 제1 희생층들(SL1)이 제거되어 제1 마스크 층(M1) 및 상부 반도체층(13)의 내벽들이 노출될 수 있다.
도 16을 참조하면, 유전 물질층(122p)이 형성될 수 있다. 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법, 원자층(Atomic Layer Deposition; ALD) 증착 방법 등에 의해 유전 물질층(122p)이 백 게이트 트렌치들(T1) 및 제1 하부 트렌치들(TL1)을 따라 증착될 수 있다. 유전 물질층(122p)은 제1 마스크 층(M1)의 상면을 덮을 수 있으며, 백 게이트 트렌치들(T1)의 내벽을 덮을 수 있다. 유전 물질층(122p)은 제1 하부 트렌치들(TL1)을 완전히 채울 수 있으며, 제1 하부 트렌치들(TL1) 내에 배치된 유전 물질층(122p)은 제1 절연 패턴들(130)로 지칭될 수 있다. 제1 절연 패턴들(130)의 하단은 상부 반도체층(13)의 상면보다 낮을 수 있으며, 절연층(12)과 접할 수 있다.
도 17을 참조하면, 유전 물질층(122p) 상에 백 게이트 전극들(124) 및 예비 캡핑층들(126p)이 형성될 수 있다. 백 게이트 전극들(124)은 백 게이트 트렌치들(T1)의 하부 부분을 채울 수 있으며, 예비 캡핑층들(126p)은 백 게이트 전극들(124) 상에 배치될 수 있다. 일 실시예에서, 백 게이트 전극(124)은 TiN과 같은 금속 질화물 또는 다결정 실리콘을 포함할 수 있다.
예비 캡핑층(126p)은 제1 마스크 층(M1)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예비 캡핑층(126p)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 예비 캡핑층(126p)은 실리콘 산화물을 포함할 수 있다.
도 18을 참조하면, 제1 마스크 층(M1)이 제거될 수 있으며 유전 물질층(122p)의 측면이 노출될 수 있다. 예를 들어, 습식 식각 공정에 의해 제1 마스크 층(M1)이 선택적으로 제거될 수 있다. 유전 물질층들(122p) 및 예비 캡핑층들(126p)은 제1 마스크 층(M1)과 식각 선택비를 갖는 물질을 포함하므로, 식각되지 않을 수 있다.
제1 마스크 층(M1)이 제거된 후 스페이서층(SP)이 상부 반도체층(13)의 상면, 유전 물질층들(122p)의 측면들 및 예비 캡핑층들(126p)의 상면들을 덮도록 형성될 수 있다.
스페이서층(SP)을 식각 마스크로 하는 식각 공정을 수행하여, 상부 반도체층(13) 내에 게이트 트렌치들(T2)이 형성될 수 있다. 게이트 트렌치들(T2)은 Y방향으로 연장되며 서로 X방향으로 이격될 수 있다. 절연층(12)은 게이트 트렌치들(T2)에 의해 노출되지 않을 수 있다. 상기 식각 공정에 의해 스페이서층(SP)의 일부분이 식각될 수 있으며, 유전 물질층들(122p)의 측면에 스페이서층(SP)이 남을 수 있다. 일 실시예에서, 게이트 트렌치들(T2)의 하단은 도 12에 도시된 백 게이트 트렌치들(T1)의 하단과 동일한 레벨에 위치할 수 있으나, 이에 제한되지 않을 수 있다. 일 실시예에서, 게이트 트렌치들(T2)의 하단은 백 게이트 트렌치들(T1)의 하단과 상이한 레벨에 위치할 수 있다.
게이트 트렌치들(T2)이 형성된 후, 제2 희생층(SL2)이 형성될 수 있다. 제2 희생층(SL2)은 게이트 트렌치들(T2)의 내벽을 따라 연장될 수 있으며, 스페이서층(SP), 유전 물질층(122p) 및 예비 캡핑층(126p)을 덮을 수 있다. 제2 희생층(SL2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 저유전체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2 희생층(SL2)은 실리콘 산화물을 포함할 수 있다.
도 19를 참조하면, 이방성 식각 공정이 수행될 수 있으며, 게이트 트렌치들(T2)의 아래에 제2 하부 트렌치들(TL2)이 형성될 수 있다. 제2 하부 트렌치들(TL2)은 상부 반도체층(13)의 내벽들 및 절연층(12)의 상면을 노출시킬 수 있다. 하부 반도체층(11)은 제1 하부 트렌치들(TL1)에 의해 노출되지 않을 수 있다. 제1 하부 트렌치들(TL1)은 게이트 트렌치들(T2)을 따라 Y방향으로 연장되며 서로 X방향으로 이격될 수 있다. 제2 하부 트렌치(TL2)의 X방향을 따른 수평 폭은 백 게이트 트렌치(T2)의 X방향을 따른 수평 폭보다 작을 수 있다. 제2 하부 트렌치(TL2)의 X방향을 따른 수평 폭이 제1 하부 트렌치(TL1)의 X방향을 따른 수평 폭과 동일한 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 제2 하부 트렌치(TL2)의 X방향을 따른 수평 폭이 제1 하부 트렌치(TL1)의 X방향을 따른 수평 폭과 상이할 수 있다.
일 실시예에서, 상기 이방성 식각 공정에 의해 유전 물질층(122p) 및 예비 캡핑층(126p)의 상면들을 덮는 제2 희생층(SL2)의 일부분이 제거될 수 있다.
상기 이방성 식각 공정에 의해 상부 반도체층(13)이 Y방향을 따라 식각되어 활성 패턴(140)이 형성될 수 있다. 활성 패턴들(140)은 수직 방향으로 연장될 수 있으며 서로 X방향으로 이격될 수 있다. 도시되지는 않았으나, 백 게이트 트렌치들(T1)을 형성하기 전에 또는 제2 하부 트렌치들(TL2)을 형성하기 전에 상부 반도체층(13)이 X방향을 따라 식각될 수 있다. 따라서, 도 1에 도시된 바와 같이, 활성 패턴들(140)은 서로 X방향 및 Y방향으로 이격될 수 있다.
도 20을 참조하면, 제2 희생층(SL2)이 제거될 수 있으며, 게이트 트렌치들(T2)의 내벽이 노출될 수 있다. 일 실시예에서, 스페이서층(SP), 유전 물질층(122p) 및 예비 캡핑층(126p)도 부분적으로 식각될 수 있다.
도 21을 참조하면, 유전 물질층(152p)이 형성될 수 있다. 예를 들어, 화학 기상 증착 방법, 원자층 증착 방법 등에 의해 유전 물질층(152p)이 게이트 트렌치들(T2) 및 제2 하부 트렌치들(TL2)을 따라 증착될 수 있다. 유전 물질층(152p)은 스페이서층(SP), 유전 물질층(122p) 및 예비 캡핑층(126p)을 덮을 수 있다. 유전 물질층(152p)은 제2 하부 트렌치들(TL2)을 완전히 채울 수 있으며, 제2 하부 트렌치들(TL2) 내에 배치된 유전 물질층(152p)은 제2 절연 패턴들(160)로 지칭될 수 있다. 제2 절연 패턴들(160)의 하단은 상부 반도체층(13)의 상면보다 낮을 수 있으며, 절연층(12)과 접할 수 있다.
도 22를 참조하면, 워드 라인들(154), 제1 게이트 캡핑층들(156) 및 제2 게이트 캡핑층들(158)이 형성될 수 있다. 워드 라인들(154)은 게이트 트렌치들(T2) 내에서 유전 물질층(152p) 상에 형성될 수 있다. 워드 라인들(154)은 유전 물질층(152p) 상에 도전성 물질을 증착하고, 상기 도전성 물질을 이방성 식각하여 형성될 수 있다. 도 1에 도시된 바와 같이, 워드 라인들(154)은 백 게이트 전극들(124) 따라 Y방향으로 연장될 수 있으며, 서로 X방향으로 이격될 수 있다.
제1 게이트 캡핑층들(156)은 워드 라인들(154)의 측면 상에 형성될 수 있다. 일 실시예에서, 제1 게이트 캡핑층들(156)은 상기 도전성 물질 상에 절연성 물질을 형성하고, 상기 도전성 물질과 함께 상기 절연성 물질을 이방성 식각하여 형성될 수 있다. 상기 절연성 물질을 이방성 식각할 때 스페이서층(SP)이 제거될 수 있으며, 유전 물질층(122p) 및 예비 캡핑층(126p)이 식각되어 백 게이트 유전층(122) 및 백 게이트 캡핑층(126)이 형성될 수 있다. 유전 물질층(152p)의 상부 부분이 식각되어 게이트 유전층(152)이 형성될 수 있다. 백 게이트 유전층(122), 백 게이트 전극(124) 및 백 게이트 캡핑층(126)은 도 2에 도시된 백 게이트 구조물(120)을 이룰 수 있다.
제2 게이트 캡핑층들(158)은 제1 게이트 캡핑층들(156)을 덮도록 형성될 수 있다. 게이트 유전층(152), 워드 라인(154), 제1 게이트 캡핑층(156) 및 제2 게이트 캡핑층(158)은 도 2에 도시된 워드 라인 구조물(150)을 이룰 수 있다. 활성 패턴들(140)의 상면들이 노출될 수 있으며, 활성 패턴들(140)의 상면들은 백 게이트 구조물(120) 및 워드 라인 구조물(150)의 상면들과 공면을 이룰 수 있다.
도 23을 참조하면, 활성 패턴들(140) 상에 콘택 패턴(170), 절연 패턴들(175) 및 정보 저장 구조물(180)이 형성될 수 있다. 콘택 패턴(170)은 순차적으로 적층되는 제1 콘택 패턴(170a), 제2 콘택 패턴(170b), 제3 콘택 패턴(170c) 및 제4 콘택 패턴(170d)을 포함할 수 있다. 콘택 패턴(170)은 활성 패턴(140)과 전기적으로 연결될 수 있다.
절연 패턴들(175)은 콘택 패턴들(170) 사이에 형성될 수 있다. 절연 패턴들(175)은 콘택 패턴들(170)을 서로 전기적으로 절연시킬 수 있다.
콘택 패턴들(170) 상에는 제1 전극들(182), 유전체층(184) 및 제2 전극(186)을 포함하는 정보 저장 구조물(180)이 형성될 수 있다. 제1 전극들(182)은 콘택 패턴들(170)의 제4 콘택 패턴들(170d)과 접할 수 있다.
도 24를 참조하면, 정보 저장 구조물(180)이 하부 반도체층(11)의 아래를 향하도록 도 23의 결과구조물을 뒤집고 하부 반도체층(11) 및 절연층(12)이 제거될 수 있다. 제1 절연 패턴(130), 활성 패턴(140) 및 제2 절연 패턴(160)이 노출될 수 있다.
도 2 및 도 25를 참조하면, 활성 패턴들(140) 상에 비트 라인 구조물(110) 및 하부 절연층(101)이 형성되어 반도체 소자(100)가 제조될 수 있다. 비트라인 구조물(110)은 활성 패턴들(140) 상에 차례로 적층된 제3 도전 패턴(110c), 제2 도전 패턴(110b) 및 제1 도전 패턴(110a)을 포함할 수 있다.
일 실시예에서, 하부 절연층(101) 상에 비트 라인 구조물들(110) 중 적어도 하나와 전기적으로 연결되는 주변 회로 소자들을 포함하는 주변 회로 구조체가 배치될 수 있다. 일 실시예에서, 주변 회로 구조체는 정보 저장 구조물(180)을 형성한 후, 정보 저장 구조물(180) 상에 배치될 수 있다.
일 실시예에서, 비트 라인 구조물(110)을 형성하기 전에 세정 공정이 더 수행될 수 있다. 상기 세정 공정은 활성 패턴들(140) 상에 형성되는 산화막을 제거할 수 있다. 상기 세정 공정에 의해 제1 절연 패턴(130) 및 제2 절연 패턴(160)이 부분적으로 식각될 수 있으며, 활성 패턴들(140)의 측면들이 노출될 수 있다. 상기 노출된 활성 패턴들(140)의 측면들은 비트 라인 구조물(110)과 접할 수 있다.
활성 패턴(140), 비트 라인 구조물(110), 및 워드 라인(154)으로 구성되는 수직 채널 트랜지스터 구조에서, 워드 라인(154)의 하면과 비트 라인 구조물(110)의 상면 사이의 거리가 가까운 경우, 워드 라인(154)과 비트 라인 구조물(110) 사이에 전기적 커플링이 발생할 우려가 있다. 수직 채널 트랜지스터 동작 시 비트 라인 구조물(110)로부터 정보 저장 구조물(180)로 또는 그 반대로 전자가 이동할 수 있으나, 워드 라인(154)의 하면과 비트 라인 구조물(110)의 상면 사이의 거리가 먼 경우, 전자가 이동해야 하는 거리가 증가하여 전류가 충분히 흐르지 않을 수 있다. 그러나, 본 개시의 실시예들에 따르면, 도 18을 참조하여 설명된 게이트 트렌치(T2) 형성 공정 및 도 21을 참조하여 설명된 유전 물질층(152p) 형성 공정에서 워드 라인(154)의 수직 방향 위치가 결정될 수 있다. 따라서, 2회의 공정만으로 워드 라인(154)의 수직 방향 위치가 결정되므로, 워드 라인(154)의 수직 방향 위치의 산포를 줄일 수 있으며, 반도체 소자(100)의 오작동을 줄이고 신뢰성을 향상시킬 수 있다. 또한, 도 12를 참조하여 설명된 백 게이트 트렌치(T1) 형성 공정 및 도 16을 참조하여 설명된 유전 물질층(122p) 형성 공정에서 백 게이트 전극(124)의 수직 방향 위치가 결정될 수 있다. 따라서, 2회의 공정만으로 백 게이트 전극(124)의 수직 방향 위치가 결정되므로, 백 게이트 전극(124)의 수직 방향 위치의 산포를 줄일 수 있다.
도 26 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 수직 단면도들이다.
도 26을 참조하면, 도 16을 참조하여 설명된 유전 물질층(122p) 형성 방법과 동일 또는 유사하게 제1 절연 물질층(130p)이 형성될 수 있다. 제1 절연 물질층(130p)은 제1 마스크 층(M1)의 상면을 덮을 수 있으며, 백 게이트 트렌치들(T1)의 내벽을 덮을 수 있다. 제1 절연 물질층(130p)은 또한 제1 하부 트렌치들(TL1)을 완전히 채울 수 있다.
도 27을 참조하면, 제1 절연 물질층(130p)이 식각되어 제1 마스크 층(M1)의 상면 및 백 게이트 트렌치들(T1)의 내벽이 노출될 수 있다. 제1 절연 물질층(130p)은 전부 제거되지 않을 수 있으며, 제1 하부 트렌치들(TL1) 내에 잔류하는 제1 절연 물질층(130p)은 제1 절연 패턴(130f)으로 지칭될 수 있다. 제1 절연 패턴(130f)은 도 9를 참조하여 설명된 제1 절연 패턴(130f)과 동일하거나 유사한 구조 또는 물질을 포함할 수 있다.
제1 절연 패턴(130f)의 상단은 제1 하부 트렌치(TL1)의 상단과 동일한 레벨에 배치되는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 제1 절연 패턴(130f)의 상단은 제1 하부 트렌치(TL1)의 상단보다 낮은 레벨에 배치될 수 있다.
도 28을 참조하면, 백 게이트 트렌치들(T1) 내에 유전 물질층들(122p), 백 게이트 전극들(124) 및 예비 캡핑층들(126p)이 형성될 수 있다. 백 게이트 전극들(124)은 백 게이트 트렌치들(T1)의 하부 부분을 채울 수 있으며, 예비 캡핑층들(126p)은 백 게이트 전극들(124) 상에 배치될 수 있다. 유전 물질층들(122p)은 제1 절연 패턴들(130f)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 29를 참조하면, 유전 물질층(122p)의 측면에 스페이서층(SP)이 형성될 수 있으며, 상부 반도체층(13)에 게이트 트렌치들(T2)이 형성될 수 있다. 게이트 트렌치들(T2)의 내벽을 덮도록 제2 희생층(SL2)이 형성될 수 있다. 스페이서층(SP), 게이트 트렌치들(T2) 및 제2 희생층(SL2)은 도 18을 참조하여 설명된 것과 동일하거나 유사한 방법으로 형성될 수 있다.
도 30을 참조하면, 이방성 식각 공정이 수행될 수 있으며, 게이트 트렌치들(T2)의 아래에 제2 하부 트렌치들(TL2)이 형성될 수 있다. 제2 하부 트렌치들(TL2)은 상부 반도체층(13)의 내벽들 및 절연층(12)의 상면을 노출시킬 수 있다. 하부 반도체층(11)은 제2 하부 트렌치들(TL2)에 의해 노출되지 않을 수 있다. 제2 하부 트렌치들(TL2)은 게이트 트렌치들(T2)을 따라 Y방향으로 연장되며 서로 X방향으로 이격될 수 있다. 제2 하부 트렌치(TL2)의 X방향을 따른 수평 폭은 백 게이트 트렌치(T2)의 X방향을 따른 수평 폭보다 작을 수 있다.
도 31을 참조하면, 제2 희생층(SL2)이 제거될 수 있으며, 제2 절연 물질층(160p)이 형성될 수 있다. 제2 희생층(SL2)은 습식 식각 공정에 의해 선택적으로 제거될 수 있으며, 게이트 트렌치들(T2) 및 제2 하부 트렌치들(TL2)이 노출될 수 있다. 제2 절연 물질층(160p)은 게이트 트렌치들(T2)의 내벽을 덮도록 형성될 수 있으며, 제2 하부 트렌치들(TL2)을 완전히 채울 수 있다.
도 32를 참조하면, 제2 절연 물질층(160p)이 식각되어 게이트 트렌치들(T2)의 내벽이 노출될 수 있다. 제2 절연 물질층(160p)은 전부 제거되지 않을 수 있으며, 제2 하부 트렌치들(TL2) 내에 잔류하는 제2 절연 물질층(160p)은 제2 절연 패턴(160f)으로 지칭될 수 있다. 제2 절연 패턴(160f)은 도 9를 참조하여 설명된 제2 절연 패턴(160f)과 동일하거나 유사한 구조 또는 물질을 포함할 수 있다.
제2 절연 패턴(160f)의 상단은 제2 하부 트렌치(TL2)의 상단과 동일한 레벨에 배치되는 것으로 도시되어 있으나, 이에 제한되지 않는다. 일 실시예에서, 제2 절연 패턴(160f)의 상단은 제2 하부 트렌치(TL2)의 상단보다 낮은 레벨에 배치될 수 있다.
도 33을 참조하면, 스페이서층(SP)이 제거될 수 있으며, 유전 물질층(122p) 및 예비 캡핑층(126p)이 식각되어 백 게이트 유전층(122) 및 백 게이트 캡핑층(126)이 형성될 수 있다. 게이트 트렌치(T2) 내에는 게이트 유전층(152), 워드 라인(154), 제1 게이트 캡핑층(156) 및 제2 게이트 캡핑층(158)이 형성될 수 있다. 게이트 유전층들(152)은 제2 절연 패턴들(160f)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 34를 참조하면, 활성 패턴들(140) 상에 콘택 패턴(170), 절연 패턴들(175) 및 정보 저장 구조물(180)이 형성될 수 있다.
도 35를 참조하면, 정보 저장 구조물(180)이 하부 반도체층(11)의 아래를 향하도록 도 23의 결과구조물을 뒤집고 하부 반도체층(11) 및 절연층(12)이 제거될 수 있다. 제1 절연 패턴(130f), 활성 패턴(140) 및 제2 절연 패턴(160f)이 노출될 수 있다.
도 36을 참조하면, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)이 제거될 수 있다. 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)은 활성 패턴(140), 백 게이트 유전층(122) 및 게이트 유전층(152)과 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)은 습식 식각 공정에 의해 선택적으로 제거될 수 있으며, 백 게이트 유전층(122) 및 게이트 유전층(152)이 노출될 수 있다.
이후에, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)이 제거된 공간에 절연 물질층을 형성하고, 비트 라인 구조물(110) 및 하부 절연층(101)을 형성하여 도 3 내지 도 11에 도시된 반도체 소자들 중 적어도 하나에 대응하는 반도체 소자가 제조될 수 있다.
일 실시예에서, 도 9에 도시된 바와 같이, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)을 제거하지 않고, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f) 상에 비트 라인 구조물(110)이 형성될 수 있다. 일 실시예에서, 도 7에 도시된 바와 같이, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)이 제거된 공간에 제1 층들(131, 161) 및 제2 층들(132, 162)을 형성하여 제1 절연 패턴들(130d) 및 제2 절연 패턴들(160d)이 형성될 수 있다. 일 실시예에서, 제1 절연 패턴들(130f) 및 제2 절연 패턴들(160f)을 제거하고 습식 식각 공정에 의해 활성 패턴들(140)을 부분적으로 식각할 수 있다. 이후에, 도 8에 도시된 바와 같이, 활성 패턴들(140) 상에 제1 절연 패턴들(130e) 및 제2 절연 패턴들(160e)이 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 110: 비트라인 구조물
120: 백 게이트 구조물 124: 백 게이트 전극
130: 제1 절연 패턴 140: 활성 패턴
150: 워드 라인 구조물 154: 워드 라인
160: 제2 절연 패턴 170: 콘택 패턴
175: 절연 패턴 180: 정보 저장 구조물

Claims (10)

  1. 비트 라인 구조물;
    상기 비트 라인 구조물 상에 배치되며 백 게이트 전극 및 상기 백 게이트 전극의 측면과 하면을 덮는 백 게이트 유전층을 포함하는 백 게이트 구조물;
    상기 비트 라인 구조물 상에 배치되며 워드 라인 및 상기 워드 라인의 측면과 하면을 덮는 게이트 유전층을 포함하는 워드 라인 구조물;
    상기 비트 라인 구조물 상에 배치되며 상기 백 게이트 구조물 및 상기 워드 라인 구조물 사이에서 수직 방향으로 연장되는 활성 패턴;
    상기 비트 라인 구조물과 상기 백 게이트 구조물 사이에서 상기 활성 패턴과 접하는 제1 절연 패턴;
    상기 비트 라인 구조물과 상기 워드 라인 구조물 사이에서 상기 활성 패턴과 접하는 제2 절연 패턴; 및
    상기 활성 패턴 상의 콘택 패턴을 포함하며,
    상기 제1 절연 패턴의 수평 폭은 상기 백 게이트 구조물의 수평 폭보다 작으며,
    상기 제2 절연 패턴의 수평 폭은 상기 워드 라인 구조물의 수평 폭보다 작은 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 백 게이트 유전층의 하단과 접하며,
    상기 제2 절연 패턴은 상기 게이트 유전층의 하단과 접하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 백 게이트 유전층과 동일한 물질을 포함하며,
    상기 제2 절연 패턴은 상기 게이트 유전층과 동일한 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 절연 패턴의 수평 폭은 상기 제2 절연 패턴의 수평 폭보다 작은 반도체 소자.
  5. 제1 항에 있어서,
    상기 백 게이트 구조물의 하단은 상기 워드 라인 구조물의 하단과 다른 레벨에 배치되는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 절연 패턴은 상기 활성 패턴의 측면 및 상기 백 게이트 유전층의 하단과 접하는 제1 층 및 상기 제1 층 아래의 제2 층을 포함하며,
    상기 제1 층 및 상기 제2 층은 상기 비트 라인 구조물의 상면과 접하며,
    상기 제1 층은 상기 제2 층의 측면들 및 상면을 덮는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 절연 패턴은 볼록한 측면을 갖는 반도체 소자.
  8. 제1 항에 있어서,
    상기 백 게이트 유전층은 상기 제1 절연 패턴을 향하여 돌출되는 돌출부를 포함하며,
    상기 돌출부의 수평 폭은 상기 제1 절연 패턴의 수평 폭과 동일한 반도체 소자.
  9. 비트 라인 구조물;
    상기 비트 라인 구조물 상에 배치되며 백 게이트 전극을 포함하는 백 게이트 구조물;
    상기 비트 라인 구조물 상에 배치되며 워드 라인을 포함하는 워드 라인 구조물;
    상기 비트 라인 구조물 상에 배치되며 상기 백 게이트 구조물 및 상기 워드 라인 구조물 사이에서 수직 방향으로 연장되는 활성 패턴;
    상기 비트 라인 구조물과 상기 백 게이트 구조물 사이의 제1 절연 패턴;
    상기 비트 라인 구조물과 상기 워드 라인 구조물 사이의 제2 절연 패턴; 및
    상기 활성 패턴 상의 콘택 패턴을 포함하며,
    상기 활성 패턴은 상기 백 게이트 구조물과 상기 워드 라인 구조물 사이의 제1 부분 및 상기 제1 부분의 아래에 배치되며 상기 제1 절연 패턴 및 상기 제2 절연 패턴과 접하는 제2 부분을 포함하며,
    상기 제2 부분의 수평 폭은 상기 제1 부분의 수평 폭보다 큰 반도체 소자.
  10. 제9 항에 있어서,
    상기 활성 패턴의 상기 제1 부분은 하부 부분 및 상기 하부 부분 상의 상부 부분을 포함하며,
    상기 하부 부분의 수평 폭은 위로 갈수록 감소하는 반도체 소자.
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