TWI770491B - 半導體結構及其製作方法 - Google Patents

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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps

Abstract

一種半導體結構可包括：高電壓區；第一深溝溝渠隔離 結構，使半導體結構的高電壓區與多個低電壓區電絕緣；及第二深溝溝渠隔離結構，使半導體結構的高電壓區與多個低電壓區電絕緣。第一深溝溝渠隔離結構可包括多個介電性側壁間隔件及位於介電性側壁間隔件之間的導電性填充材料部分。第二深溝溝渠隔離結構可僅包含至少一種介電材料且可包括介電性深溝溝渠填充結構，所述介電性深溝溝渠填充結構具有與所述多個介電性側壁間隔件相同的材料組成且具有大於介電性側壁間隔件的側向厚度且小於介電性側壁間隔件的側向厚度的兩倍的側向厚度。

Description

半導體結構及其製作方法
本揭露實施例是有關於一種半導體結構及其製作方法，且具體來說涉及用於半導體結構的深溝渠(deep trench)(或稱深溝溝渠(moat trench))隔離結構及其形成方法。
雙極/互補金屬氧化物半導體/雙擴散金屬氧化物半導體(Bipolar/CMOS/DMOS，BCD)元件包括：雙極(bipolar)區，執行類比功能；互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)區，執行數位功能；以及雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor，DMOS)區，包括提供電力的電力與高電壓元件。BCD元件用於通信應用中(例如，用於智慧型電話及平板電腦中)，且用於汽車應用中例如以進行鏡像定位、座椅調整等。透過將三種不同類型的組件積體在單個晶片上，BCD技術可減少材料清單(bill of material，BoM)中的元件數目。BoM中晶片組件的減少進一步減小板上的面積，因此降低成本。然而，積體在不同電壓下運作的不同類型的元件可 能在電隔離上遇到挑戰。
本揭露實施例提供一種半導體結構包括至少一個第一半導體元件、至少一個第二半導體元件、第一深溝溝渠隔離結構以及第二深溝溝渠隔離結構。至少一個第一半導體元件位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中。至少一個第二半導體元件位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於所述高電壓區之外。第一深溝溝渠隔離結構使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣。第二深溝溝渠隔離結構使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣，並且在側向上環繞所述第一半導體基底材料部分且在側向上被所述第一深溝溝渠隔離結構環繞。
本揭露實施例提供一種半導體結構包括至少一個第一半導體元件、至少一個第二半導體元件以及一組至少兩個嵌模式深溝溝渠隔離結構。至少一個第一半導體元件位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中。至少一個第二半導體元件位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於低電壓區中。一組至少兩個嵌模式深溝溝渠隔離結構在側向上環繞所述高電壓區且使所述高電壓區與所述低電壓區電絕緣。其中，所述至少兩個嵌模式深溝溝渠隔離 結構中的第一深溝溝渠隔離結構填充有至少一種介電材料且所述至少兩個嵌模式深溝溝渠隔離結構中的第二深溝溝渠隔離結構包括內側介電性側壁間隔件、外側介電性側壁間隔件及位於所述內側介電性側壁間隔件與所述外側介電性側壁間隔件之間的導電性深溝填充材料部分。
本揭露實施例提供一種製作半導體結構的方法，包括：在基底的半導體元件層之上形成圖案化蝕刻罩幕層；透過使用非等向性蝕刻製程將所述圖案化蝕刻罩幕層中的圖案轉移到所述半導體元件層中而在所述半導體元件層中形成至少兩個深溝溝渠，其中所述至少兩個深溝溝渠環繞所述半導體元件層的第一半導體基底材料部分且在側向上被所述半導體元件層的第二半導體基底材料部分環繞；在第一深溝溝渠的多個側壁上形成多個絕緣側壁間隔件並且同時使用所述多個絕緣側壁間隔件的材料填充第二深溝溝渠；以及使用導電性深溝填充材料填充所述第一深溝溝渠中的剩餘的空的空間。
10:第一示例性半導體結構
15:第二示例性半導體結構
100:處理基底
102:埋入式絕緣體層
104A:半導體基底材料部分/第一半導體基底材料部分
104B:半導體基底材料部分/第二半導體基底材料部分
104C:半導體基底材料部分/第三半導體基底材料部分
104L:半導體元件層
106:第一深溝溝渠隔離結構/深溝溝渠隔離結構
108:第二深溝溝渠隔離結構/深溝溝渠隔離結構
110:介電性側壁間隔件
110a:內側介電性側壁間隔件/內側(絕緣)介電性側壁間隔 件
110b:外側介電性側壁間隔件/外側(絕緣)介電性側壁間隔件
110L:連續絕緣材料層
111:介電性深溝溝渠填充結構
112A:第一擴散阻障層/擴散阻障層/第一(共形)擴散阻障層
112B:第二擴散阻障層/擴散阻障層/第二(共形)擴散阻障層
112L:連續擴散阻障層
113:導電性深溝填充材料部分
114:高電壓區
115:接觸通孔結構
118:第三深溝溝渠隔離結構
300:半導體結構
302:較低電壓區/低電壓類比區
304:較低電壓區/低電壓數位區
402:雙極類比元件
404:數位CMOS元件
406:高電壓雙擴散金屬氧化物半導體元件
500:方法
502、504、506、507、508、510、512、514:步驟
610:氧化矽接墊層
611:蝕刻罩幕層
612:氮化矽硬罩幕層
710:第一半導體元件
720:第二半導體元件
760:接觸層級介電層
w1:第一寬度
w2:第二寬度
w3:第三寬度
根據以下的詳細說明並配合所附圖式以了解本發明實施例。應注意的是，根據本產業的一般作業，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A是根據一些實施例的包括雙深溝溝渠隔離結構的第一 示例性結構的局部透視俯視圖。為簡潔起見，未說明半導體結構的細節及其介電材料層。
圖1B是圖1A的第一示例性結構的垂直剖視圖。
圖2A是根據一些實施例的包括三深溝溝渠隔離結構的第二示例性結構的局部透視俯視圖。為簡潔起見，未說明半導體結構的細節及其介電材料層。
圖2B是圖2A的第二示例性結構的垂直剖視圖。
圖3是根據一些實施例的包括深溝溝渠隔離結構的半導體結構的平面圖。
圖4是圖3的半導體結構的示意性圖式。
圖5是根據一些實施例的深溝溝渠隔離結構的製作方法的流程圖。
圖6A到圖6H是根據一些實施例的深溝溝渠隔離結構的製作方法的說明示意圖。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。下文闡述組件、值、操作、材料、構造等的具體實例以簡化本發明實施例。當然，這些僅為實例且不旨在進行限制。能設想出其他組件、值、操作、材料、構造等。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也 可包括其中第一特徵與第二特徵之間可形成有額外特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或其他定向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
本公開的結構及方法可用於提供半導體晶片中在不同電壓下運作的區域之間的電隔離。10奈米(nm)電晶體的開發已導致摩爾定律被打破。作為回應，半導體晶片設計者正在將其努力聚焦在將不同類型的多個半導體元件積體在單個晶片上。舉例來說，單個半導體晶片(例如，BCD晶片)可具有：類比區，包括雙極結(bipolar junction)電晶體；數位邏輯區，包括互補金屬氧化物半導體(CMOS)電晶體；及電力區，包括雙擴散金屬氧化物半導體(DMOS)電晶體。透過將先前在單獨晶片上的功能性組合到單個積體晶片中，可減小晶片的數目。因此，由於可需要的晶 片變少，因此可將電路板上的基板面(real estate)空出來。因此，也可降低組裝成本。
然而，緊鄰於彼此而放置的各種半導體元件在操作中可利用不同的電壓。舉例來說，在一些實施例中，DMOS電晶體可具有在50伏(volt，V)到1,000伏範圍內的操作電壓。相比之下，雙極電晶體元件或CMOS電晶體元件可具有小於50V、及/或小於24V、及/或小於12V、及/或小於6V的操作電壓。由於緊鄰於低電壓元件而放置高電壓元件，因此低電壓元件可出現嚴重損壞。因此，可採用使高電壓元件與低電壓元件隔離的結構來保護所述低電壓元件。
參考圖1A及圖1B，公開包括根據一些實施例的雙深溝溝渠隔離結構的第一示例性半導體結構10。在一個實施例中，所述第一示例性結構10包括處理基底100、埋入式絕緣體層102及包括各種半導體基底材料部分(104A、104B、104C)的半導體元件層。可形成至少兩個嵌模式(nested)深溝溝渠以在側向上(laterally)(水準方向上)分割各種半導體基底材料部分(104A、104B、104C)。所述至少兩個嵌模式深溝溝渠包括位於外側的第一深溝溝渠及位於內側的第二深溝溝渠。在一個實施例中，第一深溝溝渠可具有第一寬度w1，且第二深溝溝渠可具有第二寬度w2。第一寬度w1可大於第二寬度w2。在一個實施例中，第一寬度w1可大於第二寬度w2的兩倍。
各種半導體基底材料部分(104A、104B、104C)可包括： 在側向上被第二深溝溝渠環繞的第一半導體基底材料部分104A、位於所述第一深溝溝渠之外的第二半導體基底材料部分104B及位於所述第一深溝溝渠與所述第二深溝溝渠之間的第三半導體基底材料部分104C。當進行俯視時，第一深溝溝渠及第二深溝溝渠中的每一者可具有任何環形形狀，例如矩形環形狀、修圓的矩形環形狀、圓環形形狀、橢圓環形狀或任何二維環形形狀。埋入式絕緣體層102可包括絕緣體材料，例如氧化矽、氮化矽或氧化鋁。也可使用在本公開的涵蓋範疇內的其他適合的材料。可提供處理基底100、埋入式絕緣體層102及半導體基底材料部分(104A、104B、104C)的堆疊作為絕緣體上有矽(silicon-on-insulator)基底。埋入式絕緣體層102可具有在50nm到500nm範圍內的厚度，但也可使用更大及更小的厚度。
包括第一半導體基底材料部分104A的區域可用作半導體晶片(即第一示例性半導體結構10)的高電壓區。第一半導體基底材料部分104A可在側向上被填充第一深溝溝渠的第一深溝溝渠隔離結構106及填充第二深溝溝渠的第二深溝溝渠隔離結構108環繞。在一個實施例中，第二深溝溝渠隔離結構108可具有第二寬度w2，第二寬度w2小於第一深溝溝渠隔離結構106的第一寬度w1的一半。
在一個實施例中，第一深溝溝渠隔離結構106可包括具有絕緣材料的多個介電性側壁間隔件110。介電性側壁間隔件110可包括在側向上被導電性深溝填充材料部分113環繞的內側介電 性側壁間隔件110a及在側向上環繞導電性深溝填充材料部分113的外側介電性側壁間隔件110b。適合的絕緣材料包括但不限於氧化矽。也可使用在本公開的涵蓋範疇內的其他適合的材料。外側介電性側壁間隔件110b與內側介電性側壁間隔件110a可具有相同的側向寬度。導電性深溝填充材料部分113位於第一深溝溝渠隔離結構106中的具有絕緣材料的介電性側壁間隔件110之間。外側介電性側壁間隔件110b、內側介電性側壁間隔件110a及導電性深溝填充材料部分113中的每一者可拓撲同形地(topologically isomorphic)成為圓環面(torus)，即具有可在不在其任何表面中形成孔或者不破壞其任何表面中的孔的情況下變形成圓環面的相應形狀。
在一個實施例中，第二深溝溝渠隔離結構108包括介電性深溝溝渠填充結構111。介電性深溝溝渠填充結構111可與外側介電性側壁間隔件110b及內側介電性側壁間隔件110a包含相同的材料。根據本公開的實施例，第二深溝溝渠隔離結構108可具有側向寬度大於外側介電性側壁間隔件110b及內側介電性側壁間隔件110a中的每一者的側向寬度，且可小於外側介電性側壁間隔件110b及內側介電性側壁間隔件110a中的每一者的側向寬度的兩倍。在一個實施例中，介電性深溝溝渠填充結構111、外側介電性側壁間隔件110b及內側介電性側壁間隔件110a可本質上由氧化矽組成。外側介電性側壁間隔件110b的側向厚度及內側介電性側壁間隔件110a的側向厚度可處於50nm到300nm的範圍內， 但也可使用更小及更大的厚度。
在一個實施例中，可在內側及外側(絕緣)介電性側壁間隔件110a、110b中的每一者與第二半導體基底材料部分104B的側壁及第三半導體基底材料部分104C的側壁之間可選地設置第一擴散阻障層112A。可在沉積內側及外側介電性側壁間隔件110a、110b的絕緣材料之前，透過在第一深溝溝渠及第二深溝溝渠中共形地沉積介電性擴散阻障材料(例如，氮化矽)來形成可選的第一擴散阻障層112A。
如果第一擴散阻障層112A設置在第一深溝溝渠隔離結構106中，則第二擴散阻障層112B可設置在第二深溝溝渠中作為第二深溝溝渠隔離結構108的元件。第二擴散阻障層112B可以是連續(continuous)材料層，其具有與第一擴散阻障層112A相同的材料組成及相同的厚度。第一擴散阻障層112A及第二擴散阻障層112B包含阻擴散(diffusion-blocking)介電材料(例如，氮化矽)，且可具有在4nm到30nm範圍內的厚度，但也可採用更小及更大的厚度。
多個第一半導體元件710可形成在第一半導體基底材料部分104A的一些部分之上及/或之內。多個第二半導體元件720可形成在第二半導體基底材料部分104B的一些部分之上及/或之內。在一個實施例中，第一半導體元件710包括至少一個雙極/互補金屬氧化物半導體/雙擴散金屬氧化物半導體(BCD)元件。在一個實施例中，第一半導體元件710中的至少一者可具有在50伏 到1,000伏範圍內的操作電壓。第一半導體元件710的區域可以是高電壓區，所述高電壓區可包括含有電力半導體元件的電力區(power region)。第二半導體元件720的區域可以是包括數位區(digital region)及類比區(analog region)的低電壓區。在一個實施例中，所有的第二半導體元件720可具有小於50V、及/或小於24V、及/或小於12V、及/或小於6V的操作電壓。
接觸層級(contact-level)介電層760可形成在第一半導體元件710及第二半導體元件720之上。多個接觸通孔結構115可穿過接觸層級介電層760而形成，從而接觸第一深溝溝渠隔離結構106中的導電性深溝填充材料部分113的頂表面。
參考圖2A及圖2B，公開包括根據一些實施例的三深溝溝渠隔離結構的第二示例性半導體結構15。雖然第二示例性結構說明不使用擴散阻障層(112A、112B)的實施例，但將擴散阻障層(112A、112B)與第二示例性結構相對於第一示例性結構的變化結合使用的實施例明顯涵蓋在本文中。
正如在第一示例性半導體結構10中，第二示例性半導體結構15包括使半導體晶片的高電壓區與較低電壓區電隔離的第一深溝溝渠隔離結構106及第二深溝溝渠隔離結構108。然而，在此實施例中，在第二深溝溝渠隔離結構108之內另外設置有第三深溝溝渠隔離結構118。與第二深溝溝渠隔離結構108類似，第三深溝溝渠隔離結構118具有第三寬度w3，第三寬度w3可小於第一深溝溝渠隔離結構106的第一寬度w1的一半。第三深溝溝渠隔離 結構118的第三寬度w3可與第二深溝溝渠隔離結構108的第二寬度w2相同或可不同，即更大或更小。換句話說，第一深溝溝渠隔離結構106的寬度可以是至少兩個深溝溝渠隔離結構中的第二深溝溝渠隔離結構108的寬度及/或第三深溝溝渠隔離結構118的寬度的至少兩倍。添加第三深溝溝渠隔離結構118能相對於圖1A及圖1B中所說明的實施例提供額外電隔離。在此實施例的一方面，可視需要提供另外的額外深溝溝渠隔離結構。
圖3說明包括根據一些實施例的深溝溝渠隔離結構的半導體結構300(例如，BCD元件)的實施例。半導體結構300可具有至少一個高電壓區114以及至少一個較低電壓區302、304。高電壓區114可含有在大於10V(例如大於50V、例如大於100V、例如大於200V)的電壓下運作的元件。較低電壓區302、304具有在小於10V的電壓下運作的元件。在一個實施例中，半導體結構300包括：較低電壓區(或稱低電壓類比區)302，通常包括雙極結電晶體；及較低電壓區(或稱低電壓數位區)304，包括CMOS場效電晶體。所述高電壓區可包括被設計成將電力分配到半導體晶片的其他區的DMOS場效電晶體。兩個深溝溝渠隔離結構106、108環繞高電壓區，所述兩個深溝溝渠隔離結構106、108使低電壓類比區302及低電壓數位區304與所述高電壓區電隔離。
圖4是根據圖3的具有更多細節的半導體結構300的示意性說明。圖4的頂部部分說明單獨的雙極類比元件402、單獨的數位CMOS元件404及單獨的高電壓DMOS元件406。如圖4的 底部部分中所說明，單獨的雙極類比元件402、數位CMOS元件404及高電壓DMOS元件406可積體到具有低電壓類比區302、低電壓數位區304及高電壓區114的單個晶片中。如上文所論述，低電壓類比區302可包括具有基極B、射極E及集電極C的雙極結電晶體。低電壓數位區304可包括具有源極S、汲極D及閘極G的pnp-npn互補金屬氧化物半導體電晶體。所述高電壓區114可包括具有源極S、汲極D及閘極G的雙擴散金屬氧化物半導體電晶體。
圖5是製作深溝溝渠隔離結構的實施例方法500的流程圖。圖6A到圖6G說明在使用實施例方法500的示例性製造製程期間示例性結構的順序垂直剖視圖。
在圖6A中所說明的方法的步驟502中，可使用蝕刻罩幕層611覆蓋包括半導體元件層104L的基底。所述基底可包括處理基底100、埋入式絕緣體層102及半導體元件層104L。在一個實施例中，蝕刻罩幕層611可包括層堆疊，所述層堆疊從底部到頂部包括氧化矽接墊層610及氮化矽硬罩幕層612。氧化矽接墊層610可具有在5nm到50nm範圍內的厚度，且氮化矽硬罩幕層612可具有在50nm到300nm範圍內的厚度，但氧化矽接墊層610及氮化矽硬罩幕層612中的每一者可使用更小及更大的厚度。另一選擇為，蝕刻罩幕層611可包括光阻層。
在步驟504中，可將蝕刻罩幕層611圖案化，如圖6B中所說明。如果蝕刻罩幕層611包括氧化矽接墊層610及氮化矽硬 罩幕層612的堆疊，則可在蝕刻罩幕層611之上施加光阻層，並可以微影方式將所述光阻層圖案化以形成具有多個開口的圖案，所述具有多個開口的圖案具有與圖1A、圖1B、圖2A及圖2B中所說明的深溝溝渠的圖案相同的圖案。可透過非等向性蝕刻製程來蝕刻所述氮化矽硬罩幕層612的未被掩蔽部分。可隨後例如透過灰化來移除所述光阻層。在蝕刻罩幕層611為光阻層的實施例中，可透過微影曝光及顯影來將蝕刻罩幕層611圖案化。
在步驟506中，可使用經圖案化的蝕刻罩幕層611作為蝕刻罩幕來蝕刻半導體元件層104L及埋入式絕緣體層102。可穿過半導體元件層104L及埋入式絕緣體層102形成至少包括第一深溝溝渠及第二深溝溝渠的深溝溝渠。可透過非等向性蝕刻製程(例如，反應性離子蝕刻製程)將半導體元件層104L分割成多個半導體基底材料部分(104A、104B、104C)。
在圖6D中所說明的可選的步驟507中，可使用共形沉積製程沉積可選的連續(continuous)擴散阻障層112L。舉例來說，可透過低壓化學氣相沉積製程(low pressure chemical vapor deposition process)沉積連續擴散阻障層112L。連續擴散阻障層112L包括阻擴散介電材料(例如，氮化矽)，且可具有在4nm到40nm範圍內的厚度，但也可使用更小及更大的厚度。
在步驟508中，可使用共形沉積製程沉積連續絕緣材料層110L。舉例來說，可透過低壓化學氣相沉積製程沉積連續(continuous)絕緣材料層110L。連續絕緣材料層110L可填充第 二深溝溝渠的全部未經填充容積及任何額外深溝溝渠的全部未經填充容積(如果存在的話)，但不完全填充第一深溝溝渠。第一深溝溝渠中的連續絕緣材料層110L的厚度可處於50nm到300nm的範圍內，但也可使用更小及更大的厚度。連續絕緣材料層110L包含絕緣材料，例如氧化矽。根據本公開的一方面，由於第二深溝溝渠的第二寬度w2及任何額外深溝溝渠的寬度等於或小於第一深溝溝渠的第一寬度w1的一半，因此可使用連續絕緣材料層110L的絕緣材料來填充第二深溝溝渠及任何額外深溝溝渠以形成介電性深溝溝渠填充結構(即介電性深溝溝渠填充結構111)。
在圖6E中所說明的步驟510中，可執行非等向性蝕刻製程以移除上覆在經圖案化的蝕刻罩幕層611上的連續絕緣材料層110L的水準部分(在經圖案化的蝕刻罩幕層611包括氧化矽接墊層610及氮化矽硬罩幕層612的層堆疊的實施例中)。可移除位於連續絕緣材料層110L的內側垂直延伸部分與連續絕緣材料層110L的外側垂直延伸部分之間的連續絕緣材料層110L的環形水準部分。此外，非等向性蝕刻製程可移除連續擴散阻障層112L的實體暴露部分。
第一深溝溝渠中的連續擴散阻障層112L的每一剩餘部分構成第一(共形)擴散阻障層112A，且第二深溝溝渠中的連續擴散阻障層112L的剩餘部分構成第二(共形)擴散阻障層112B。第一(共形)擴散阻障層112A包括：內側共形擴散阻障層，接觸第三半導體基底材料部分104C的側壁及處理基底100的頂表面； 及外側共形擴散阻障層，接觸第二半導體基底材料部分104B的側壁及處理基底100的頂表面。第二(共形)擴散阻障層112B可形成為無任何開口從中穿過的單個連續層，且可接觸第一半導體基底材料部分104A的側壁、第三半導體基底材料部分104C的側壁及處理基底100的頂表面。
第一深溝溝渠中的連續絕緣材料層110L的每一剩餘部分構成介電性側壁間隔件110，且第二深溝溝渠中的連續絕緣材料層110L的剩餘部分構成介電性深溝溝渠填充結構111。介電性側壁間隔件110包括內側介電性側壁間隔件110a，位於第一深溝溝渠中的環形空腔之內；及外側介電性側壁間隔件110b，位於第一深溝溝渠中的環形空腔之外。介電性深溝溝渠填充結構111可形成為連續環形結構。處理基底100的環形頂表面可在內側介電性側壁間隔件110a與外側介電性側壁間隔件110b之間的第一深溝溝渠的底部處實體地暴露出來。
在圖6F中所說明的步驟512中，可在第一深溝溝渠之內的環形空腔中、直接在處理基底100的實體暴露的環形表面上沉積導電性深溝填充材料。在一個實施例中，處理基底100可包含半導體材料，例如單晶矽。導電性深溝填充材料可包括經摻雜半導體材料(例如，經摻雜多晶矽)，或可包括至少一種金屬材料，例如導電金屬氮化物(例如TiN、TaN及/或WN)及導電金屬填充材料(例如鎢)的組合。也可使用在本公開的涵蓋範疇內的其他適合的材料。可從經圖案化的蝕刻罩幕層611的頂表面上方移 除導電性深溝填充材料的多餘部分。可使用凹槽蝕刻(recess etch)以使導電性深溝填充材料垂直地凹陷。可執行過蝕刻(over-etch)以使第一深溝溝渠之內的導電性深溝填充材料的剩餘部分垂直地凹陷，使得第一深溝溝渠中的導電性深溝填充材料的剩餘部分具有環形頂表面，所述環形頂表面位於經圖案化的蝕刻罩幕層611的最頂表面下方且位於包括第一半導體基底材料部分104A的頂表面的水平面處或所述水平面上方。另一選擇為或額外地，可使用化學機械平坦化製程來使導電性深溝填充材料凹陷。第一深溝溝渠中的導電性深溝填充材料的剩餘環形部分構成導電性深溝填充材料部分113。導電性深溝填充材料部分113可拓撲同胚地(topologically homeomorphic)成為圓環面。第一深溝溝渠中的所有材料部分的組構成第一深溝溝渠隔離結構106，且第二深溝溝渠中的所有材料部分的組構成第二深溝溝渠隔離結構108。
在下一步驟514中且參考圖6G，可相對於半導體基底材料部分(104A、104B、104C)及深溝溝渠隔離結構(106、108)選擇性地移除經圖案化的蝕刻罩幕層611。舉例來說，可使用熱磷酸(hot phosphoric acid)透過濕式蝕刻製程移除氮化矽硬罩幕層612。可使用氟氫酸(hydrofluoric acid)透過濕式蝕刻製程移除氧化矽接墊層610。可在第一半導體基底材料部分104A的上方及/或一部分中形成多個第一半導體元件710，且可在第二半導體基底材料部分104B的上方及/或一部分中形成多個第二半導體元件720。
參考圖6H，可在第一半導體元件710及第二半導體元件720之上形成接觸層級介電層760。可穿過接觸層級介電層760直接在第一深溝溝渠隔離結構106中的導電性深溝填充材料部分113的頂表面上形成多個接觸通孔結構115。接觸通孔結構115可用於對導電性深溝填充材料部分113及處理基底100進行電加偏壓，以提供適合的電偏壓，且將第一半導體元件710電隔離。
以上結構及方法的實施例提供在同一晶片上的高電壓區與低電壓區之間的更大電隔離。這容許將不同類型的半導體元件積體在同一晶片上。透過將先前在單獨晶片上的功能性組合到單個積體晶片中，可減小給定應用的晶片數目。因此，由於可需要的晶片變少，因此可將電路板上的基板面空出來。因此，也可降低組裝成本。
根據本公開的實施例，可提供一種半導體結構，所述半導體結構包括：至少一個第一半導體元件710，位於第一半導體基底材料部分104A上，第一半導體基底材料部分104A位於高電壓區中；至少一個第二半導體元件720，位於第二半導體基底材料部分104B上，第二半導體基底材料部分104B位於所述高電壓區之外；第一深溝溝渠隔離結構106，使第一半導體基底材料部分104A與第二半導體基底材料部分104B電絕緣；以及第二深溝溝渠隔離結構108，使第一半導體基底材料部分104A與第二半導體基底材料部分104B電絕緣，並且在側向上環繞第一半導體基底材料部分104A且在側向上被第一深溝溝渠隔離結構106環繞。
根據本公開的另一實施例，可提供一種半導體結構，所述半導體結構包括：至少一個第一半導體元件710，位於第一半導體基底材料部分104A上，第一半導體基底材料部分104A位於高電壓區中；至少一個第二半導體元件720，位於第二半導體基底材料部分104B上，第二半導體基底材料部分104B位於低電壓區中；一組至少兩個嵌模式深溝溝渠隔離結構(106、108)，在側向上環繞所述高電壓區且使所述高電壓區與所述低電壓區電絕緣。所述至少兩個深溝溝渠隔離結構(106、108)中的一者填充有至少一種介電材料，且所述至少兩個深溝溝渠隔離結構(106、108)中的另一者包括內側介電性側壁間隔件110a、外側介電性側壁間隔件110b及位於內側介電性側壁間隔件110a與外側介電性側壁間隔件110b之間的導電性深溝填充材料部分113。
根據本公開的又一實施例，提供一種製作半導體結構的方法，所述方法包括：在基底(100、102、104L)的半導體元件層104L之上形成經圖案化的蝕刻罩幕層611；透過使用非等向性蝕刻製程將經圖案化的蝕刻罩幕層611中的圖案轉移到半導體元件層104L中而在半導體元件層104L中形成至少兩個深溝溝渠，其中所述至少兩個深溝溝渠環繞半導體元件層(104A、104B、104C)的第一半導體基底材料部分104A且在側向上被半導體元件層(104A、104B、104C)的第二半導體基底材料部分104B環繞；在使用絕緣側壁間隔件材料填充第二深溝溝渠的同時，在第一深溝溝渠的側壁上形成絕緣側壁間隔件110a、110b；以及使用導電 性深溝填充材料部分113填充第一深溝溝渠中的剩餘的空的空間。
根據一些實施例，提供一種半導體結構。所述半導體結構包括至少一個第一半導體元件、至少一個第二半導體元件、第一深溝溝渠隔離結構以及第二深溝溝渠隔離結構。所述至少一個第一半導體元件位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中。所述至少一個第二半導體元件位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於所述高電壓區之外。所述第一深溝溝渠隔離結構使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣。所述第二深溝溝渠隔離結構使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣，並且在側向上環繞所述第一半導體基底材料部分且在側向上被所述第一深溝溝渠隔離結構環繞。
根據一些實施例，所述半導體結構還包括與所述第一半導體基底材料部分的底表面、所述第二半導體基底材料部分的底表面、所述第一深溝溝渠隔離結構的底表面及所述第二深溝溝渠隔離結構的底表面接觸的埋入式絕緣體層。根據一些實施例，所述半導體結構還包括位於所述埋入式絕緣體層之下的處理基底，其中所述埋入式絕緣體層包含氧化矽且具有處於50nm到500nm範圍內的厚度。根據一些實施例，在所述半導體結構中，其中所述第一深溝溝渠隔離結構包括多個介電性側壁間隔件及位於所述多個介電性側壁間隔件之間的導電性填充材料部分。根據一些實 施例，所述半導體結構還包括位於所述第一深溝溝渠隔離結構的多個側壁與所述多個介電性側壁間隔件中的相應一個介電性側壁間隔件之間的多個第一共形擴散阻障層。根據一些實施例，在所述半導體結構中，其中所述第二深溝溝渠隔離結構填充有至少一種介電材料。根據一些實施例，在所述半導體結構中，其中所述第二深溝溝渠隔離結構包括介電性深溝溝渠填充結構，所述介電性深溝溝渠填充結構具有與所述多個介電性側壁間隔件相同的材料組成並且具有比所述多個介電性側壁間隔件的側向厚度大且比所述多個介電性側壁間隔件的所述側向厚度的兩倍小的側向厚度。根據一些實施例，在所述半導體結構中，其中所述至少一個第一半導體元件包括雙極-互補金屬氧化物半導體-雙擴散金屬氧化物半導體元件且具有處於50伏到1,000伏範圍內的操作電壓。
根據一些實施例，提供一種半導體結構。所述半導體結構包括至少一個第一半導體元件、至少一個第二半導體元件以及一組至少兩個嵌模式深溝溝渠隔離結構。所述至少一個第一半導體元件位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中。所述至少一個第二半導體元件位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於低電壓區中。所述一組至少兩個嵌模式深溝溝渠隔離結構在側向上環繞所述高電壓區且使所述高電壓區與所述低電壓區電絕緣。其中，所述至少兩個嵌模式深溝溝渠隔離結構中的第一深溝溝渠隔離結構填充有至少一種介電材料且所述至少兩個嵌模式深溝溝渠 隔離結構中的第二深溝溝渠隔離結構包括內側介電性側壁間隔件、外側介電性側壁間隔件及位於所述內側介電性側壁間隔件與所述外側介電性側壁間隔件之間的導電性深溝填充材料部分。
根據一些實施例，在所述半導體結構中，其中所述導電性深溝填充材料部分包含多晶矽。根據一些實施例，在所述半導體結構中，其中所述至少兩個嵌模式深溝溝渠隔離結構中的所述第二深溝溝渠隔離結構的寬度為所述至少兩個嵌模式深溝溝渠隔離結構中的所述第一深溝溝渠隔離結構的寬度的至少兩倍。根據一些實施例，在所述半導體結構中，其中所述高電壓區包括電源區，且所述低電壓區包括數位區及類比區。
根據一些實施例，提供一種製作半導體構造的方法。所述方法包括：在基底的半導體元件層之上形成圖案化蝕刻罩幕層；透過使用非等向性蝕刻製程將所述圖案化蝕刻罩幕層中的圖案轉移到所述半導體元件層中而在所述半導體元件層中形成至少兩個深溝溝渠，其中所述至少兩個深溝溝渠環繞所述半導體元件層的第一半導體基底材料部分且在側向上被所述半導體元件層的第二半導體基底材料部分環繞；在第一深溝溝渠的多個側壁上形成多個絕緣側壁間隔件並且同時使用所述多個絕緣側壁間隔件的材料填充第二深溝溝渠；以及使用導電性深溝填充材料填充所述第一深溝溝渠中的剩餘的空的空間。
根據一些實施例，在所述方法中，其中所述基底包括處理基底、上覆在所述處理基底上的埋入式絕緣體層以及上覆在所 述埋入式絕緣體層上的所述半導體元件層；以及所述至少兩個深溝溝渠被形成為向下穿過所述半導體元件層及所述埋入式絕緣體層到達所述處理基底的頂表面。根據一些實施例，所述方法還包括移除上覆在所述半導體元件層的頂表面上的所述導電性深溝填充材料的多個部分，其中所述導電性深溝填充材料的剩餘部分構成與所述處理基底的所述頂表面接觸的導電性填充材料部分。根據一些實施例，所述方法還包括在所述導電性填充材料部分的頂表面上形成多個接觸通孔結構。根據一些實施例，所述方法還包括在所述第一深溝溝渠及所述第二深溝溝渠中共形地沉積絕緣材料，其中所述絕緣材料填充所述第二深溝溝渠中的空腔，且在沉積所述絕緣材料之後，在所述第一深溝溝渠記憶體在在側向上環繞所述第一深溝溝渠的多個內側側壁的連續空腔。根據一些實施例，所述方法還包括對所述絕緣材料進行非等向性蝕刻，其中：與所述第一深溝溝渠的所述多個內側側壁接觸的所述絕緣材料的部分構成內側介電性側壁間隔件；且與所述第二深溝溝渠的多個外側側壁接觸的所述絕緣材料的部分構成外側介電性側壁間隔件。根據一些實施例，所述方法還包括在沉積所述絕緣材料之前，沉積共形擴散阻障層；以及在形成所述內側介電性側壁間隔件及所述外側介電性側壁間隔件之後，在實體上移除所述處理基底的所述頂表面。根據一些實施例，所述方法還包括在所述第一半導體基底材料部分上形成多個第一半導體元件；以及在所述第二半導體基底材料部分上形成多個第二半導體元件，其中：所述多個 第一半導體元件包括雙極-互補金屬氧化物半導體-雙擴散金屬氧化物半導體元件，且所述多個第一半導體元件中的至少一者具有處於50伏到1,000伏範圍內的操作電壓。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:第一示例性半導體結構
100:處理基底
102:埋入式絕緣體層
104A:半導體基底材料部分/第一半導體基底材料部分
104B:半導體基底材料部分/第二半導體基底材料部分
104C:半導體基底材料部分/第三半導體基底材料部分
106:第一深溝溝渠隔離結構/深溝溝渠隔離結構
108:第二深溝溝渠隔離結構/深溝溝渠隔離結構
110b:外側介電性側壁間隔件/外側(絕緣)介電性側壁間隔件
111:介電性深溝溝渠填充結構
112A:第一擴散阻障層/擴散阻障層/第一(共形)擴散阻障 層
112B:第二擴散阻障層/擴散阻障層/第二(共形)擴散阻障層
113:導電性深溝填充材料部分
115:接觸通孔結構
710:第一半導體元件
720:第二半導體元件
760:接觸層級介電層

Claims (10)

  1. 一種半導體結構，包括：至少一個第一半導體元件，位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中；至少一個第二半導體元件，位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於所述高電壓區之外；第一深溝溝渠隔離結構，使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣；以及第二深溝溝渠隔離結構，使所述第一半導體基底材料部分與所述第二半導體基底材料部分電絕緣，並且在側向上環繞所述第一半導體基底材料部分且在側向上被所述第一深溝溝渠隔離結構環繞。
  2. 如申請專利範圍第1項所述的半導體結構，更包括與所述第一半導體基底材料部分的底表面、所述第二半導體基底材料部分的底表面、所述第一深溝溝渠隔離結構的底表面及所述第二深溝溝渠隔離結構的底表面接觸的埋入式絕緣體層。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述第一深溝溝渠隔離結構包括多個介電性側壁間隔件及位於所述多個介電性側壁間隔件之間的導電性填充材料部分。
  4. 如申請專利範圍第3項所述的半導體結構，更包括位於所述第一深溝溝渠隔離結構的多個側壁與所述多個介電性側壁間隔件中的相應一個介電性側壁間隔件之間的多個第一共形擴散阻障層。
  5. 一種半導體結構，包括：至少一個第一半導體元件，位於第一半導體基底材料部分上，所述第一半導體基底材料部分位於高電壓區中；至少一個第二半導體元件，位於第二半導體基底材料部分上，所述第二半導體基底材料部分位於低電壓區中；以及一組至少兩個嵌模式深溝溝渠隔離結構，在側向上環繞所述高電壓區且使所述高電壓區與所述低電壓區電絕緣，其中所述至少兩個嵌模式深溝溝渠隔離結構中的第一深溝溝渠隔離結構填充有至少一種介電材料且所述至少兩個嵌模式深溝溝渠隔離結構中的第二深溝溝渠隔離結構包括內側介電性側壁間隔件、外側介電性側壁間隔件及位於所述內側介電性側壁間隔件與所述外側介電性側壁間隔件之間的導電性深溝填充材料部分。
  6. 如申請專利範圍第5項所述的半導體結構，其中所述導電性深溝填充材料部分包含多晶矽。
  7. 如申請專利範圍第5項所述的半導體結構，其中所述至少兩個嵌模式深溝溝渠隔離結構中的所述第二深溝溝渠隔離結構的寬度為所述至少兩個嵌模式深溝溝渠隔離結構中的所述第一深溝溝渠隔離結構的寬度的至少兩倍。
  8. 一種製作半導體結構的方法，包括：在基底的半導體元件層之上形成圖案化蝕刻罩幕層；透過使用非等向性蝕刻製程將所述圖案化蝕刻罩幕層中的圖案轉移到所述半導體元件層中而在所述半導體元件層中形成至少兩個深溝溝渠，其 中所述至少兩個深溝溝渠環繞所述半導體元件層的第一半導體基底材料部分且在側向上被所述半導體元件層的第二半導體基底材料部分環繞；在第一深溝溝渠的多個側壁上形成多個絕緣側壁間隔件並且同時使用所述多個絕緣側壁間隔件的材料填充第二深溝溝渠；以及使用導電性深溝填充材料填充所述第一深溝溝渠中的剩餘的空的空間。
  9. 如申請專利範圍第8項所述的方法，其中：所述基底包括處理基底、上覆在所述處理基底上的埋入式絕緣體層以及上覆在所述埋入式絕緣體層上的所述半導體元件層；以及所述至少兩個深溝溝渠被形成為向下穿過所述半導體元件層及所述埋入式絕緣體層到達所述處理基底的頂表面。
  10. 如申請專利範圍第8項所述的方法，更包括：在所述第一半導體基底材料部分上形成多個第一半導體元件；以及在所述第二半導體基底材料部分上形成多個第二半導體元件，其中：所述多個第一半導體元件包括雙極-互補金屬氧化物半導體-雙擴散金屬氧化物半導體元件，且所述多個第一半導體元件中的至少一者具有處於50伏到1,000伏範圍內的操作電壓。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
US20230261062A1 (en) * 2022-02-15 2023-08-17 Globalfoundries U.S. Inc. Isolation regions for charge collection and removal
CN114695517A (zh) * 2022-06-02 2022-07-01 广州粤芯半导体技术有限公司 半导体器件及其制备方法
WO2024070392A1 (ja) * 2022-09-27 2024-04-04 ローム株式会社 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193193A1 (en) * 2010-02-11 2011-08-11 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9614074B1 (en) * 2016-03-21 2017-04-04 Nxp Usa, Inc. Partial, self-biased isolation in semiconductor devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5914523A (en) 1998-02-17 1999-06-22 National Semiconductor Corp. Semiconductor device trench isolation structure with polysilicon bias voltage contact
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
KR100854440B1 (ko) * 2006-04-26 2008-08-26 매그나칩 반도체 유한회사 반도체 집적회로
KR101035596B1 (ko) 2007-12-28 2011-05-19 매그나칩 반도체 유한회사 딥 트렌치 구조를 갖는 반도체 소자
US9130060B2 (en) 2012-07-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a vertical power MOS transistor
US9076863B2 (en) * 2013-07-17 2015-07-07 Texas Instruments Incorporated Semiconductor structure with a doped region between two deep trench isolation structures
KR102185661B1 (ko) * 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
KR102089048B1 (ko) * 2014-02-10 2020-03-13 한국전자통신연구원 반도체 소자 및 그 제조 방법
US9954022B2 (en) * 2015-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extra doped region for back-side deep trench isolation
KR20180047897A (ko) * 2016-11-01 2018-05-10 케이씨에프테크놀로지스 주식회사 표면처리 전해동박, 이의 제조방법, 및 이의 용도
KR102140358B1 (ko) 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자
DE102018108894A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co. Ltd. High-k-Metall-Gate(HKMG)-Verfahren zum Bilden einer Speicherzelle mit einem grossen Betriebsfenster

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193193A1 (en) * 2010-02-11 2011-08-11 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9614074B1 (en) * 2016-03-21 2017-04-04 Nxp Usa, Inc. Partial, self-biased isolation in semiconductor devices

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