CN109599338A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；对所述鳍部的顶部进行非晶化处理，在所述鳍部的顶部形成非晶区；在所述非晶区的顶部表面形成盖帽层；进行再结晶处理，使所述非晶区和盖帽层形成再结晶层；形成栅极结构和分别位于栅极结构两侧的源漏掺杂区，所述栅极结构横跨所述再结晶层和鳍部，且所述栅极结构覆盖部分再结晶层表面和部分鳍部侧壁表面，所述源漏掺杂区位于所述再结晶层内。所述方法能够降低器件的栅极感应漏极泄露电流。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
由于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)的栅极与漏极之间有很大的重叠区域。以NMOSFET为例，当所述栅极施加电压之后，NMOSFET中的漏极电势比栅极电势更正向，则在所述重叠区域内由于栅极电压的作用产生空穴，所述空穴将穿过耗尽区向衬底中移动，并形成衬底电流，这个电流通常成为栅极感应漏极泄露(Gate-Induced Drain Leakage，GIDL)电流。反之，当栅极施加电压之后，PMOSFET中的栅极电势比漏极电势更正向，则在栅极与漏极的重叠区域内由于栅极电压的作用产生电子，电子将穿过耗尽区向衬底中移动形成栅极感应漏极泄露电流。
随着半导体器件尺寸的日益缩小，栅极感应漏极泄露电流引发的众多可靠性问题变得愈加严重。例如：功耗。同时，栅极感应漏极泄露电流对电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等存储器件的擦写操作也有重要影响。
然而，现有技术形成的半导体器件的栅极感应漏极泄露电流仍较严重。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低半导体器件的栅极感应漏极泄露电流。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；对所述鳍部的顶部进行非晶化处理，在所述鳍部的顶部形成非晶区；在所述非晶区的顶部表面形成盖帽层；进行再结晶处理，使所述非晶区和盖帽层形成再结晶层；形成栅极结构和分别位于栅极结构两侧的源漏掺杂区，所述栅极结构横跨所述再结晶层和鳍部，且所述栅极结构覆盖部分再结晶层表面和部分鳍部侧壁表面，所述源漏掺杂区位于所述再结晶层内。
可选的，所述非晶化处理的工艺包括：离子注入工艺。
可选的，所述离子注入工艺中所注入的离子为硅离子，所述离子注入工艺的参数包括：注入能量为0.5千电子伏～20千电子伏，注入离子浓度为1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为0°～15°。
可选的，所述盖帽层的材料包括：无定形硅或者无定形硅锗。
可选的，所述盖帽层的形成工艺包括：外延生长工艺；所述盖帽层的材料为无定形硅时，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
可选的，所述非晶区顶部表面为柱面，所述柱面的母线与鳍部的延伸方向平行，且所述非晶区相对于鳍部的侧壁凸起。
可选的，所述盖帽层的厚度为：1纳米～3纳米。
可选的，对所述鳍部的顶部进行非晶化处理之前，所述形成方法还包括：在所述基底上、以及鳍部的侧壁形成初始隔离层，所述初始隔离层内具有第一开口，所述第一开口底部暴露出鳍部的顶部表面。
可选的，形成所述再结晶层之后，形成所述源漏掺杂区和栅极结构之前，所述形成方法还包括：去除部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于再结晶层的顶部表面，且所述隔离层覆盖所述鳍部的部分侧壁。
可选的，所述栅极结构和源漏掺杂区的形成步骤包括：在所述基底上形成横跨所述再结晶层的伪栅结构；在所述伪栅结构两侧再结晶层内源漏掺杂区；在所述基底和源漏掺杂区上形成介质层，所述介质层覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构。
可选的，所述基底包括第一区、第二区和第三区；所述第一区用于形成核心器件，所述第二区用于形成第一外围器件，所述第三区用于形成第二外围器件。
可选的，若干栅极结构包括位于第一区的第一栅介质层、位于第二区的第二栅介质层和位于第三区的第三栅介质层；所述第一栅介质层的厚度较第二栅介质层或第三栅介质层的厚度薄。
可选的，所述第一栅介质层的厚度为：5埃～15埃，所述第二栅介质层的厚度为：10埃～20埃，所述第三栅介质层的厚度为：10埃～20埃。
可选的，所述第二栅介质层和第三栅介质层同时形成；所述第二栅介质层和第三栅介质层的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺的参数包括：温度为900摄氏度～1100摄氏度，压力为0.1毫米汞柱～100毫米汞柱，H2的体积流量为0.2标准升/分钟～20标准升/分钟，O2的体积流量为5标准升/分钟～100标准升/分钟，时间为5秒～300秒。
可选的，所述再结晶处理的工艺包括：固相外延生长工艺；所述固相外延生长工艺的步骤包括：进行第一退火处理；所述第一退火处理之后，进行第二退火处理；所述第一退火处理的工艺参数包括：温度为500摄氏度～700摄氏度，时间为30分钟～120分钟；所述第二退火处理的工艺参数包括：温度为750摄氏度～1150摄氏度，时间为30分钟～120分钟。
本发明还提供一种半导体结构，包括：基底，所述基底上具有鳍部；位于鳍部顶部的再结晶层；位于再结晶层内的源漏掺杂区；位于所述源漏掺杂区之间横跨所述再结晶层和鳍部的栅极结构。
可选的，所述再结晶层的材料包括：硅或者硅锗。
可选的，所述再结晶层的顶部表面为柱面，所述柱面的母线与鳍部的延伸方向平行，且所述再结晶层相对于鳍部的侧壁凸起。
可选的，所述半导体结构还包括：隔离层，所述隔离层的顶部表面低于再结晶层的顶部，且覆盖鳍部的部分侧壁。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述鳍部的顶部形成非晶区，所述非晶区的密度减小，而用于形成非晶区的鳍部的质量不变，使得所述非晶化处理之后，所形成的非晶区的体积增大，具体表现为非晶区的顶部相对于鳍部的侧壁凸起，使得所述非晶区的顶部曲率较小。形成所述非晶区之后，形成盖帽层，所述盖帽层用于后续再结晶处理时传递非晶区顶部的形貌，因此，所述再结晶处理所形成的再结晶层顶部的曲率也较小。当半导体器件在正常工作状态时，在所述栅极结构上加电压，由于再结晶层顶部的曲率较小，使得栅极结构覆盖的再结晶层内不容易积聚电荷。所述栅极结构覆盖的再结晶层包括栅极结构与源漏掺杂区的重叠区域，因此，所述重叠区域也不容易积聚电荷，使得所述重叠区域的电荷密度较小，进而使得所述重叠区域的电场强度较弱，因此，有利于降低栅极感应漏极泄露电流。
进一步，位于第二区的第二栅介质层的厚度较厚，使得位于第二区的栅极结构与第二源漏掺杂区的重叠区域的电场强度进一步减弱，因此，有利于进一步降低第二区器件的栅极感应漏极泄露电流。
进一步，位于第三区的第三栅介质层的厚度较厚，使得位于第三区的栅极结构与第三源漏掺杂区的重叠区域的电场强度进一步减弱，因此，有利于进一步降低第三区器件的栅极感应漏极泄露电流。
进一步，对所述鳍部的顶部进行非晶化处理之前，形成所述初始隔离层，有利于降低后续非晶化处理对基底造成损伤，有利于提高半导体器件的性能。
附图说明
图1和图2是一种半导体结构的结构示意图；
图3至图24是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述半导体器件的栅极感应漏极泄露电流较严重。
图1和图2是一种半导体结构的结构示意图。
请参考图1和图2，图2是图1沿AA1线的剖面示意图，图1是图2沿Y-Y1线的剖面示意图，基底100，所述基底100包括Core区和IO区，所述Core区和IO区基底100上分别具有若干鳍部101；横跨鳍部101的栅极结构102；位于栅极结构102两侧的鳍部101内的源漏掺杂区103。
上述方法中，由于所述源漏掺杂区103的形成步骤包括：在所述栅极结构102两侧的鳍部101内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入掺杂离子。因此，所述源漏掺杂区103位于鳍部101顶部。然而，随着半导体器件集成度的不断提高，所述鳍部101沿垂直于鳍部101延伸方向上的尺寸不断减小，使得鳍部101顶部的曲率不断增大。所述栅极结构102与源漏掺杂区103具有重叠区域1，当半导体器件在正常工作状态下，在所述栅极结构102上加电压，由于鳍部101顶部的曲率较大，则所述重叠区域1鳍部101顶部易积聚电荷，使得重叠区域1鳍部101的电荷密度较大，使得重叠区域1的电场强度较大，因此，半导体器件的栅极感应漏极泄露电流较严重，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在鳍部的顶部形成非晶区；在非晶区的顶部形成盖帽层；进行再结晶处理，使所述非晶区和盖帽才能够形成再结晶层。所述方法能够降低半导体器件的栅极感应漏极泄露电流。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图24是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3沿D-D1线的剖面示意图，图3是图4沿E-E1线的剖面示意图，提供基底200，所述基底200上具有鳍部201，所述鳍部201的顶部表面具有第一掩膜层202。
所述基底200和鳍部201的形成步骤包括：提供初始基底，所述初始基底表面具有第一掩膜层202，所述第一掩膜层202暴露出部分初始基底；以所述第一掩膜层202为掩膜，刻蚀所述初始基底，形成基底200和位于基底200上的鳍部201。
在本实施例中，所述初始基底的材料为硅，相应的，基底200和鳍部201的材料为硅。在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，基底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第一掩膜层202的材料包括：氮化硅。所述第一掩膜层202作为形成基底200和鳍部201的掩膜。
在本实施例中，所述基底200包括：第一区A、第二区B和第三区C。
在其他实施例中，所述基底仅包括：第一区和第二区；或者，第一区和第三区；或者，第二区和第三区；或者，第一区；或者，第二区；或者第三区。
在本实施例中，所述第一区A用于形成核心区器件，所述核心区器件的工作电压为：0.7伏～0.9伏；所述第二区B用于形成第一外围区器件，所述第一外围区器件的工作电压为：1.7伏～1.9伏；所述第三区C用于形成第二外围区器件，所述第二外围区器件的工作电压为：2.4伏～2.6伏。
后续对鳍部201顶部进行非晶化处理，进行所述非晶化处理之前，还包括：在所述基底200和鳍部201上形成初始隔离层，所述初始隔离层内具有第一开口，具体请参考图5至图7。
请参考图5，在所述基底200、以及鳍部201的侧壁和顶部表面形成隔离材料膜203。
需要说明的是，图5是在图3基础上的结构示意图。
所述隔离材料膜203的材料包括：氧化硅。所述隔离材料膜203的形成工艺包括：流体化学气相沉积工艺。采用流体化学气相沉积工艺形成的隔离材料膜203填充能力较强，且所述隔离材料膜203较致密，有利于提高所述隔离材料膜203的隔离性能。
所述隔离材料膜203用于后续形成初始隔离层。
请参考图6，平坦化所述隔离材料膜203，直至暴露出第一掩膜层202的顶部表面，形成初始隔离层204；去除所述第一掩膜层202，在所述初始隔离层204内形成第一开口225。
平坦化所述隔离材料膜203的工艺包括：化学机械研磨工艺。
所述初始隔离层204的材料包括：氧化硅。所述初始隔离层204用于后续形成隔离层。
平坦化所述隔离材料膜203，直至暴露出第一掩膜层202的顶部表面，有利于后续去除第一掩膜层202，暴露出鳍部201的顶部表面。
去除所述第一掩膜层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除所述第一掩膜层202，暴露出鳍部201的顶部表面，有利于后续对鳍部201的顶部表面进行非晶化处理。
所述第一开口225用于后续形成第二开口。
请参考图7，对第一开口225底部的鳍部201的顶部表面进行非晶化处理，在所述鳍部201的顶部形成非晶区250。
所述非晶化处理的工艺包括：离子注入工艺。在本实施例中，所述离子注入工艺中所注入的离子为硅离子，所述离子注入工艺的参数包括：注入能量为0.5千电子伏～20千电子伏，注入离子浓度为1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为0°～15°。
在其他实施例中，所述离子注入工艺中所注入的离子包括：锗离子。
所述非晶区250的密度减小，而用于形成非晶区250的鳍部201的质量不变，因此，所述非晶区250的体积增大。具体表现为：所述非晶区250顶部表面为柱面，所述柱面的母线与鳍部201的延伸方向平行，且所述非晶区250顶部相对于所述鳍部201侧壁凸起，即：所述非晶区250顶部的曲率较小。
所述非晶区250顶部的形貌决定后续形成的再结晶区顶部的形貌。
请参考图8，形成所述非晶区250之后，对所述第一开口225(见图7)沿平行于基底200表面的方向上进行放大处理，形成第二开口260。
对所述第一开口225沿平行于基底200表面的方向上进行放大处理，使得所形成的第二开口260沿平行于基底200表面方向上的尺寸较大，有利于后续形成盖帽层。
对所述第一开口225沿平行于基底200表面的方向上进行放大处理的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二开口260用于后续容纳盖帽层。
请参考图9，在所述第二开口260底部的非晶区250的顶部形成盖帽层205。
在本实施例中，所述盖帽层205的材料为无定形硅。在其他实施例中，所述盖帽层的材料包括：无定形硅锗。
所述盖帽层205的形成工艺包括：外延生长工艺。在本实施例中，所述外延生长工艺的参数为：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
所述盖帽层205的厚度为：1纳米～3纳米，选择所述盖帽层205的厚度的意义在于：若所述盖帽层205的厚度小于1纳米，则所述盖帽层205传递非晶区250形貌的能力较弱，使得后续形成的再结晶层的曲率仍较大，则半导体器件在正常工作状态下，使得后续位于栅极结构和源漏掺杂区重叠区域的电场仍较强，不利于降低半导体器件的栅极感应漏极泄露电流；若所述盖帽层205的厚度大于3纳米，增加工艺难度。
所述盖帽层205用于后续再结晶处理时传递非晶区205顶部的形貌。
请参考图10，进行再结晶处理，使所述非晶区250(见图9)和盖帽层205形成再结晶层260。
所述再结晶处理的工艺包括：固相外延生长工艺；所述固相外延生长工艺的步骤包括：进行第一退火处理；所述第一退火处理之后，进行第二退火处理。
所述第一退火处理的工艺为炉管退火，所述第一退火处理的工艺参数包括：温度为500摄氏度～700摄氏度，时间为30分钟～120分钟。
所述第二退火处理的工艺为激光退火，所述第二退火处理的工艺参数包括：温度为750摄氏度～1150摄氏度，时间为30分钟～120分钟。
所述第一退火处理用于消除所述非晶区250的点缺陷和位错，使得非晶区250和盖帽层205晶格部分恢复。
所述第二退火处理用于外延生长形成再结晶层260。
所述非晶区250顶部的曲率较小，在所述再结晶处理过程中，所述盖帽层205用于传递非晶区250顶部的形貌，则再结晶处理后，所形成的再结晶层260的顶部表面的曲率较小。
请参考图11，形成所述再结晶层260之后，去除部分初始隔离层204，形成隔离层206，所述隔离层206的顶部表面低于再结晶层260的顶部表面，且覆盖鳍部201的部分侧壁。
去除部分初始隔离层204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述隔离层206用于实现半导体器件之间的电隔离。
请参考图12和图13，图13是图12沿F-F1线的剖面示意图，图12是图13沿G-G1线的剖面示意图，在所述鳍部201的部分侧壁、以及再结晶层260的侧壁和顶部表面形成氧化层207。
所述氧化层207的材料包括：氧化硅。
所述氧化层207的形成工艺包括：原位水汽生成工艺(In Situ SteamGeneration,ISSG)。所述原位水汽生成工艺的参数包括：温度为900摄氏度～1100摄氏度，压力为0.1毫米汞柱～100毫米汞柱，H2的体积流量为0.2标准升/分钟～20标准升/分钟，O2的体积流量为5标准升/分钟～100标准升/分钟，时间为5秒～300秒。
位于第一区A的氧化层207作为第一区A器件的伪栅介质层，位于第二区B的氧化层207作为第二区B的第二栅介质层，位于第三区C的氧化层207作为第三区C的第三栅介质层。
所述氧化层207的厚度较厚，具体的，所述氧化层207的厚度为：10埃～20埃，位于第二区B的氧化层207作为第二区B的第二栅介质层，位于第三区C的氧化层207作为第三区C的第三栅介质层，因此，所述第二栅介质层的厚度较厚，所述第二栅介质层的厚度为：10埃～20埃，所述第三栅介质层的厚度较厚，所述第三栅介质层的厚度为：10埃～20埃。
后续在第一栅介质层、第二栅介质层和第三栅介质层上形成栅极层。由于所述第二栅介质层的厚度较厚，当所述第二区B器件在正常工作状态下，在所述第二区B的栅极层上加电压，使得第二区B栅极层与后续形成的第二源漏掺杂区的第二重叠区域的电场强度较弱，因此，能够有效地降低第二区B器件的栅极感应漏极泄露电流。同样的，所述第三栅介质层的厚度较厚，能够降低第三区C器件的栅极感应漏极泄露电流。
请参考图14和图15，图15是图14沿H-H1线的剖面示意图，图14是图15沿J-J1线的剖面示意图，在所述氧化层207上形成伪栅极层208。
需要说明的是，图14是在图12基础上的结构示意图，图15是图13基础上的结构示意图。
所述伪栅极层208的形成步骤包括：在所述基底200和氧化层207上形成伪栅极膜，所述伪栅极膜上具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分伪栅极膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜，直至暴露出隔离层206，形成所述伪栅极层208。
所述伪栅极膜的材料包括：硅，所述伪栅极膜的形成工艺包括：化学气相沉积工艺。
所述第二掩膜层的材料包括：氮化硅，所述第二掩膜层的形成工艺包括：化学气相沉积工艺。所述第二掩膜层作为形成伪栅极层208的掩膜，并保护伪栅极层208的顶部表面。
所述伪栅极层208和氧化层207的侧壁具有侧墙(图中未示出)。
所述侧墙的形成步骤包括：在所述基底200上、以及伪栅极层208和氧化层207的侧壁和顶部表面形成侧墙膜；去除基底200和伪栅极层208顶部表面的侧墙膜，形成所述侧墙。
所述侧墙膜的材料包括：氮化硅或者氮氧化硅，所述侧墙膜的形成工艺包括：原子层沉积工艺。
去除基底200和伪栅极层208顶部表面的侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述侧墙用于定义后续形成的源漏掺杂区的位置。
请参考图16至图19，图17是图16沿K-K1线的剖面示意图，图18是图16沿L-L1线的剖面示意图，图19是图16沿M-M1线的剖面示意图，图16是图17沿N-N1线的剖面示意图，在伪栅极层208两侧的第一区A再结晶层260内形成第一源漏掺杂区230；在伪栅极层208两侧的第二区B再结晶层260内形成第二源漏掺杂区231；在伪栅极层208两侧的第三区C再结晶层260内形成第三源漏掺杂区232。
所述第一源漏掺杂区230的形成步骤包括：在所述伪栅极层208两侧的第一区A再结晶层260内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一离子，形成第一源漏掺杂区230。
所述第一源漏开口的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一外延层的材料与第一离子的导电类型与晶体管的类型相关。具体的，所述第一区A用于形成PMOS晶体管，所述第一外延层的材料包括：硅锗或者硅，所述第一离子为P型离子，如：硼离子；所述第一区A用于形成NMOS晶体管，所述第一外延层的材料包括：碳化硅或者硅，所述第一离子为N型离子，如：磷离子或者砷离子。
位于第一区A的所述伪栅层208与第一源漏掺杂区230具有第一重叠区域11(见图17)，位于第一区A的所述伪栅极层208用于定义后续位于第一区A的栅极层的位置和尺寸，使得位于第一区A栅极层和第一源漏掺杂区230有第一重叠区域11。
所述第二源漏掺杂区231和第三源漏掺杂区232的形成步骤与第一源漏掺杂区230的形成步骤相同，在此不做赘述。
位于第二区B的所述伪栅层208与第二源漏掺杂区231具有第二重叠区域12(见图18)，位于第二区B的所述伪栅极层208用于定义第二区B栅极层的位置和尺寸，使得位于第二栅极层和第二源漏掺杂区231有第二重叠区域12。
位于第三区C的所述伪栅极层208与第三源漏掺杂区232具有第二重叠区域13(见图19)，位于第三区C的所述伪栅极层208用于定义第三区C的栅极层的位置和尺寸，使得后第三区C栅极层和第三源漏掺杂区232有第三重叠区域13。
请参考图20，在所述基底200上形成介质层209，所述介质层209覆盖伪栅极层208的侧壁，且暴露出伪栅极层208的顶部表面。
需要说明的是，图20是在图16基础上的结构示意图。
所述介质层209的形成步骤包括：在所述基底200上、以及伪栅极层208的侧壁和顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层208的顶部表面，形成所述介质层209。
所述介质膜的材料包括：氧化硅，所述介质膜的形成工艺包括：化学气相沉积工艺。
平坦化所述介质膜的工艺包括：化学气相沉积工艺。
所述介质层209用于实现半导体器件之间的电隔离。
所述介质层209的顶部表面暴露出伪栅极层208，有利于后续去除伪栅极层208。
请参考图21，去除所述伪栅极层208(见图20)，在介质层209内形成伪栅开口210。
去除所述伪栅极层208的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述伪栅开口210用于后续容纳栅极层。
请参考图22，在所述第二区B和第三区C伪栅开口210内形成光刻胶211；以所述光刻胶211为掩膜，去除第一区A鳍部201上的氧化层207。
所述光刻胶211用于保护第二区B和第三区C鳍部201上的氧化层207和基底200。
去除第一区A鳍部201上的氧化层207的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，去除第一区A鳍部201上的氧化层207的意义在于：所述第一区A用于形成核心区器件，所述氧化层207的厚度较厚，不利于提高第一区A器件的性能。去除第一区A鳍部201上的氧化层207，有利于后续形成适合第一区A器件性能要求的第一栅介质层。
位于第二区B的氧化层207作为第二区B器件的第二栅介质层，所述第氧化层207的厚度为：10埃～20埃。所述第二区B氧化层207的厚度较厚，使得后续在第二区B栅极层上加电压，位于第二区B所述栅极层与第二源漏掺杂区231的第二重叠区域12的电场较弱，因此，有利于降低第二区B器件的栅极感应漏极泄露电流。
位于第三区C的氧化层207作为第三区C器件的第三栅介质层，所述第氧化层207的厚度为：10埃～20埃。所述第三区C氧化层207的厚度较厚，使得后续在第三区C栅极层上加电压，位于第三区C所述栅极层与第三源漏掺杂区232的第三重叠区域13的电场较弱，因此，有利于降低第三区C器件的栅极感应漏极泄露电流。
请参考图23，在所述第一区A鳍部201的部分侧壁和顶部表面形成第一栅介质层213。
所述第一栅介质层213的材料包括：氧化硅，所述第一栅介质层213的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。
所述第一栅介质层213作为第一区A器件的栅介质层。所述第一栅介质层213的厚度为：5埃～15埃，所述第一栅介质层的厚度较薄，因此，有利于提高第一区A器件的性能。
请参考图24，形成所述第一栅介质层213之后，去除所述光刻胶211(见图23)；去除所述光刻胶211之后，在所述伪栅开口210(见图21)内形成栅极层214。
去除所述光刻胶211的工艺包括：灰化工艺。
所述栅极层214的形成步骤包括：在所述介质层209和伪栅开口210内形成栅极材料膜；平坦化所述栅极材料膜，直至暴露出介质层209，形成所述栅极层214。
位于第一区A的栅极层的尺寸和位置是由位于第一区A的伪栅极层208所决定，位于第一区A所述伪栅极层208与第一源漏掺杂区230具有第一重叠区域11，因此，位于第一区A的所述栅极层214与第一源漏掺杂区230具有第一重叠区域11。所述第一区A器件在正常工作状态下，在位于第一区A的所述栅极层214上加电压，由于第一区A再结晶层260的顶部表面的曲率较小，使得在所述第一重叠区域11的电荷密度较小，进而使得所述第一重叠区域11的电场强度较弱，因此，有利于降低第一区A器件的栅极感应漏极泄露电流，提高第一区A器件的电学性能。
同样的，位于第二区B的所述栅极层与第二源漏掺杂区231具有第一重叠区域12。所述第二区B器件在正常工作状态下，在第二区B所述栅极层214加电压，由于第二区B所述再结晶层260顶部的曲率较小，使得在所述第二重叠区域12的电荷密度较小，进而使得所述第二重叠区域12的电场强度较弱，因此，有利于降低第二区B器件的栅极感应漏极泄露电流。并且，所述氧化层207的厚度较厚，使得第二重叠区域12的电场强度进一步降低，有利于进一步降低第二区B器件的栅极感应漏极泄露电流，提高第二区B器件的电学性能。
同样的，位于第三区C所述栅极层214与第三源漏掺杂区232具有第三重叠区域13。所述第三区C器件在正常工作状态下，在第三区C所述栅极层214上加电压，由于第三区C所述再结晶层260顶部的曲率较小，使得在所述第三重叠区域13电荷密度较小，进而使得第三重叠区域13的电场强度较弱，因此，有利于降低第三区C器件的栅极感应漏极泄露电流。并且，所述氧化层207的厚度较厚，使得第三重叠区域13的电场强度进一步降低，有利于进一步降低第三区C器件的栅极感应漏极泄露电流，提高第三区C器件的电学性能。
相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图24，包括：
基底200，所述基底200上具有鳍部201；
位于鳍部201顶部的再结晶层260；
位于所述再结晶层260内的源漏掺杂区；
位于所述源漏掺杂区之间横跨再结晶层260和鳍部201的栅极结构。
所述再结晶层260的材料包括：硅或者硅锗。
所述再结晶层260的顶部表面为柱面，所述柱面的母线与鳍部201的延伸方向平行，且所述再结晶层260相对于鳍部201的侧壁凸起。
所述半导体结构还包括：隔离层206，所述隔离层206的顶部表面低于再结晶层260的顶部，且覆盖鳍部201的部分侧壁。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部；
对所述鳍部的顶部进行非晶化处理，在所述鳍部的顶部形成非晶区；
在所述非晶区的顶部表面形成盖帽层；
进行再结晶处理，使所述非晶区和盖帽层形成再结晶层；
形成栅极结构以及分别位于栅极结构两侧的源漏掺杂区，所述栅极结构横跨所述再结晶层和鳍部，且所述栅极结构覆盖部分再结晶层表面和部分鳍部侧壁表面，所述源漏掺杂区位于所述再结晶层内。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述非晶化处理的工艺包括：离子注入工艺。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述离子注入工艺中所注入的离子为硅离子，所述离子注入工艺的参数包括：注入能量为0.5千电子伏～20千电子伏，注入离子浓度为1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为0°～15°。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述盖帽层的材料包括：无定形硅或者无定形硅锗。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述盖帽层的形成工艺包括：外延生长工艺；所述盖帽层的材料为无定形硅时，所述外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述非晶区顶部表面为柱面，所述柱面的母线与鳍部的延伸方向平行，且所述非晶区表面相对于鳍部的侧壁凸起。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述盖帽层的厚度为：1纳米～3纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述鳍部的顶部进行非晶化处理之前，所述形成方法还包括：在所述基底上、以及鳍部的侧壁形成初始隔离层，所述初始隔离层内具有第一开口，所述第一开口底部暴露出鳍部的顶部表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述再结晶层之后，形成所述源漏掺杂区和栅极结构之前，所述形成方法还包括：去除部分初始隔离层，形成隔离层，所述隔离层的顶部表面低于再结晶层的顶部表面，且所述隔离层覆盖所述鳍部的部分侧壁。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构和源漏掺杂区的形成步骤包括：在所述基底上形成横跨所述再结晶层的伪栅结构；在所述伪栅结构两侧的再结晶层内形成源漏掺杂区；在所述基底和源漏掺杂区上形成介质层，所述介质层覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括第一区、第二区和第三区；所述第一区用于形成核心器件，所述第二区用于形成第一外围器件，所述第三区用于形成第二外围器件。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，若干栅极结构包括位于第一区的第一栅介质层、位于第二区的第二栅介质层和位于第三区的第三栅介质层；所述第一栅介质层的厚度较第二栅介质层或第三栅介质层的厚度薄。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的厚度为：5埃～15埃，所述第二栅介质层的厚度为：10埃～20埃，所述第三栅介质层的厚度为：10埃～20埃。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二栅介质层和第三栅介质层同时形成；所述第二栅介质层和第三栅介质层的形成工艺包括：原位水汽生成工艺；所述原位水汽生成工艺的参数包括：温度为900摄氏度～1100摄氏度，压力为0.1毫米汞柱～100毫米汞柱，H2的体积流量为0.2标准升/分钟～20标准升/分钟，O2的体积流量为5标准升/分钟～100标准升/分钟，时间为5秒～300秒。
15.如权利要求1所述的半导体结构的形成方法，所述再结晶处理的工艺包括：固相外延生长工艺；所述固相外延生长工艺的步骤包括：进行第一退火处理；所述第一退火处理之后，进行第二退火处理；所述第一退火处理的工艺参数包括：温度为500摄氏度～700摄氏度，时间为30分钟～120分钟；所述第二退火处理的工艺参数包括：温度为750摄氏度～1150摄氏度，时间为30分钟～120分钟。
16.一种半导体结构，其特征在于，包括：
基底，所述基底上具有鳍部；
位于鳍部顶部的再结晶层；
位于再结晶层内的源漏掺杂区；
位于所述源漏掺杂区之间横跨所述再结晶层和鳍部的栅极结构。
17.如权利要求16所述的半导体结构，其特征在于，所述再结晶层的材料包括：硅或者硅锗。
18.如权利要求16所述的半导体结构，其特征在于，所述再结晶层的顶部表面为柱面，所述柱面的母线与鳍部的延伸方向平行，且所述再结晶层相对于鳍部的侧壁凸起。
19.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，所述隔离层的顶部表面低于再结晶层的顶部，且覆盖鳍部的部分侧壁。
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