CN105261645A - 半导体装置及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制作方法。半导体装置包括鳍状结构、外延结构以及栅极结构，其中鳍状结构设置于基板上，外延结构仅设置于鳍状结构的顶面上而且完全覆盖住鳍状结构的顶面，其中外延结构具有圆弧顶面。栅极结构覆盖住部分鳍状结构以及部分外延结构。

Description

半导体装置及其制作方法
技术领域
本发明涉及半导体装置的领域，特别是涉及一种具有鳍状结构的非平面半导体装置及其制作方法。
背景技术
随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)场效晶体管元件，例如多栅极场效晶体管(multi-gateMOSFET)元件及鳍式场效晶体管(finfieldeffecttransistor,FinFET)元件取代平面晶体管元件已成为目前的主流发展趋趋势。由于非平面晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的由源极引发的能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。此外，相较于平面式场效晶体管元件，非平面晶体管元件在同样的栅极长度下具有较宽的通道宽度，因而也可提供加倍的漏极驱动电流。
另一方面，目前业界还发展出所谓的「应变硅(strained-silicon)技术」，以进一步增加晶体管元件的载流子迁移率。举例来说，其中一种主流的应变硅技术是将硅锗(SiGe)或硅碳(SiC)等晶格常数(latticeconstant)不同于单晶硅(singlecrystalSi)的外延结构设置于半导体元件的源/漏极区域。由于硅锗外延结构及硅碳外延结构的晶格常数分别比单晶硅大及小，使得与外延结构相邻的载流子通道会感受到一外加应力，而产生了晶格以及带结构(bandstructure)的改变。在此情况之下，载流子迁移率以及相对应场效晶体管的速度均会有效提升。
然而，随着半导体元件的尺度不断减缩，即便同时采用非平面场效晶体管元件以及在源/漏极区域形成外延结构，仍无法有效提升半导体元件的驱动电流，因此仍需要提供一种半导体元件及其制作方法，以满足对驱动电流的需求。
发明内容
本发明目的在于提供一种半导体装置及其制作方法，以解决上述现有技术的缺失。
根据本发明的一实施例，提供一种半导体装置。半导体装置包括鳍状结构、外延结构以及栅极结构。鳍状结构设置于基板上，外延结构仅设置于鳍状结构的顶面上而且完全覆盖住鳍状结构的顶面，其中外延结构具有一圆弧顶面。栅极结构覆盖住鳍状结构以及外延结构。
根据本发明另一实施例，提供一种半导体装置的制作方法，可应用于半导体装置半成品。半导体装置半成品包括基板、鳍状结构以及绝缘结构，其中鳍状结构以及绝缘结构均设置于基板上。制作方法包括蚀刻鳍状结构的顶面，在蚀刻鳍状结构的顶面之后，仅于鳍状结构的顶面上成长外延结构，其中外延结构具有圆弧顶面。
附图说明
图1是本发明第一实施例的半导体装置的局部俯视图；
图2是本发明第一实施例沿着图1剖线所绘制的半导体装置的剖视图；
图3是本发明第一实施例沿着图1剖线所绘制的半导体装置的剖视图；
图4至图7是本发明一实施例半导体装置的制作方法示意图；
图8至图10是本发明另一实施例半导体装置的制作方法示意图。
图11是本发明又一实施例半导体装置的制作方法示意图。
主要元件符号说明
10基底10a主表面
12突起结构13鳍状结构
14栅极结构16源极区域
18漏极区域20金属接触结构
30绝缘结构30a顶面
32介电层34间隙壁
40外延结构42主要电流路径
50蚀刻制作工艺54外延成长制作工
艺
56蚀刻制作工艺60虚置栅极结构
62栅极沟槽100半导体装置
100’半导体装置半成品101下层基底
102绝缘结构121顶面
141栅极介电层142功函数层
143栅极金属层144盖层
341下层间隙壁342上层间隙壁
401圆弧顶面402平坦界面
601栅极介电层602虚置栅极电极层
603盖层H1高度
H2高度H3初始高度
H4减缩高度HT总和高度
W1宽度W2宽度
具体实施方式
在下文中，加以陈述本发明的半导体装置的具体实施方式，以使本技术领域中具有通常技术者可据以实施本发明。该些具体实施方式可参考相对应的附图，使该些附图构成实施方式的一部分。虽然本发明的实施例公开如下，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范畴内，可作些许的更动与润饰。
图1是本发明第一实施例的半导体装置的局部俯视图。根据本发明的第一实施例，图1所示的半导体装置100至少包括一基底10、至少二设置于基底10上的鳍状结构13、仅设置在各鳍状结构13顶面上的外延结构40、栅极结构14、源极区域16、漏极区域18以及至少二分别电连接于源极区域16和漏极区域18的金属接触结构20。
上述基底10的主表面10a可具有一预定晶面，且鳍状结构13的长轴轴向平行于一晶向。举例来说，对于一块硅基底而言，上述预定晶面可以是(100)晶面。鳍状结构13的顶面也可具有(100)晶面，且鳍状结构13可沿着〈110〉晶向延伸，但晶面与晶向不限于此。栅极结构14可以横跨鳍状结构以及外延结构40。源极区域16和漏极区域18分别设置于栅极结构14的两侧，其可以例如是设置在栅极结构14两侧的外延结构40内或是设置在叠覆于外延结构40上的其他外延结构(图未示)内。金属接触结构20可以分别电连接源极区域16和漏极区域18，使得电信号可以经由金属接触结构20而在源极区域16和漏极区域18间传递。此外，也可以额外设置电连接至栅极结构14的另一金属接触结构(图未示)，以传递开、关载流子通道的电信号至栅极结构14。
图2是本发明第一实施例沿着图1剖线所绘制的半导体装置的剖视图。根据图2所示的半导体装置100剖视图，外延结构40具有一由下往上渐缩的宽度，致使其具有一圆弧顶面401。此外，其成分优选不同于下方鳍状结构13的成分，致使两者可具有相异的晶格常数(latticeconstant)。举例来说，当外延结构40设置于P型场效晶体管内时，则外延结构40内成分的晶格常数优选大于鳍状结构13主体成分的晶格常数，例如当鳍状结构13的主要组成是硅时，外延结构40组成可例如是硅锗(Si1-XGeX,X≤1)。选择性地，外延结构40内的锗浓度可以由外延结构40下部往上部渐增或是由外延结构40内部往外部渐增，但不限于此。另一方面，当外延结构40设置于N型场效晶体管内时，则外延结构40内成分的晶格常数优选小于鳍状结构13主体成分的晶格常数，例如当鳍状结构13的主要组成是硅时，外延结构40组成可例如是硅碳(Si1-XCX,X<1)、硅磷(SiP)或其他合适组成。选择性地，外延结构40内的碳浓度可以由外延结构40下部往上部渐增或是由外延结构40内部往外部渐增，但不限于此。
本实施例的一特征在于，当半导体装置100处于一开启状态(on-state)时，与栅极结构14重叠的外延结构40可作为源极区域16和漏极区域18间载流子的主要流通路径。由于外延结构40具有圆弧顶面401，因此源自于栅极结构14的电场可以均匀地分布在此圆弧顶面401上，避免电场集中在外延结构40内的特定区域而影响了半导体装置100的电性表现。又，由于外延结构40取代了原先鳍状结构的顶部区段(图未示)，通过其具有圆弧顶面401的特征，因此也提供了较宽的载流子通道。此外，由于外延结构40的晶格常数相异于下方鳍状结构13的晶格常数，相较于直接采用鳍状结构13作为载流子的主要流通路径，本实施例的外延结构40也可以提供优选的载流子迁移率。
为了清楚起见，以下就绘示于图2的半导体装置作进一步的描述。半导体装置100还包括一突起结构12以及一绝缘结构30。突起结构12直接接触基底10且自基底10的一主表面10a延伸出。绝缘结构30可以是一浅沟槽绝缘结构，其可以包围突起结构12的下部，致使突起结构12的上部会突出于绝缘结构30的顶面30a。此突出于绝缘结构30的突起结构12即为鳍状结构13。外延结构40直接接触以及完全覆盖住鳍状结构13的顶面。较佳而言，外延结构40与鳍状结构13间具有一平坦界面402。
栅极结构14被设置于介电层32内，且栅极结构14的侧边边界由间隙壁34所定义出。进一步而言，栅极结构14为一金属栅极结构，其至少包括由下至上依序堆叠的一栅极介电层141、一功函数层142、一栅极金属层143，以及还包括一盖层144。其中，栅极介电层141会顺向性地覆盖住鳍状结构13和外延结构40，盖层144会同时覆盖住栅极介电层141、功函数层142以及栅极金属层143。
上述间隙壁34可以是单层、双层或多层堆叠结构，举例来说间隙壁34为双层堆叠结构，其由下至上至少包括一下层间隙壁341和一上层间隙壁342，其中下层间隙壁341呈现L型。栅极介电层141为介电常数大约大于20的金属氧化物层，其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafniumoxide,HfO2)、硅酸铪氧化合物(hafniumsiliconoxide,HfSiO4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,HfSiON)、氧化铝(aluminumoxide,Al2O3)、氧化镧(lanthanumoxide,La2O3)、铝酸镧(lanthanumaluminumoxide,LaAlO)、氧化钽(tantalumoxide,Ta2O5)、氧化锆(zirconiumoxide,ZrO2)、硅酸锆氧化合物(zirconiumsiliconoxide,ZrSiO4)、锆酸铪(hafniumzirconiumoxide,HfZrO)、氧化镱(yttriumoxide,Yb2O3)、锶铋钽氧化物(strontiumbismuthtantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconatetitanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(bariumstrontiumtitanate,BaxSr1-xTiO3,BST)，但不以上述为限。栅极金属层143可以例如是铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)或其组合，但不限于此。盖层144的组成可以包含氮化硅、碳化硅、氮氧化硅或碳氮化硅等材料，其用以避免自对准接触插塞直接接触栅极金属层143。
下文就半导体装置100的载流子通道处于导通状态(on-state)的情况作进一步描述。举例来说，在导通状态下，载流子会在源极区域16和漏极区域18间流动，并且以外延结构40的上部作为主要电流路径42，其中，主要电流路径42为大多数载流子流动的路径。在此情况下，外延结构40上部的电流密度会高于外延结构40下部的电流密度。由于主要电流路径42位于外延结构13的上部，因此外延结构13本身的高度不需太高即可使半导体装置100具有良好的电性表现。举例来说，外延结构40的高度H1可以小于鳍状结构13的高度H2。亦即，在鳍状结构13和外延结构40具有一总和高度HT的情况下，外延结构40的高度H1和总和高度HT的比值优选小于0.5。此外，由于半导体装置100内的外延结构40与栅极介电层141之间具有三直接接触面，因此本实施例的半导体装置100可被称作是三栅极场效晶体管(tri-gateMOSFET)。
根据上述第一实施例，基底10为块硅基底，因此突起结构13可以通过蚀刻硅基底而突出自基底10的一主表面10a，但本发明不限定于此。根据本发明第二实施例，基底10也可以是硅覆绝缘(silicon-on-insulator,SOI)基底，因此半导体装置100可以具有如图3所示的结构。具体来说，硅覆绝缘基底由下至上可以依序包括下层基底101、绝缘结构102和硅材料层(图未示)。由于鳍状结构13可通过蚀刻硅材料层而得，因此下层基底101和鳍状结构13之间会设置有绝缘结构102，致使彼此不会直接接触。本实施例除了鳍状结构、绝缘结构和下层基底的相对位置有所改变外，其他元件的位置和组成均类似于上述第一实施例，在此便不再赘述。
本发明除了上述第一和第二实施例分别所述的块硅基底和硅覆绝缘(silicon-on-insulator,SOI)基底之外，基底也可选自于含硅基底、三五族半导体覆硅基底，例如GaAs-on-silicon或是石墨烯覆硅基底(graphene-on-silicon)等半导体基底，但不限于此。
下文就上述第一实施例所述半导体装置的制作方法加以描述，其中相同或相似的元件配置和组成成分可参照前文的描述。图4绘示了本发明第一实施例半导体装置于初始阶段的局部俯视图。在此制作工艺阶段，半导体装置半成品100’至少包括一基底10、至少二突起结构12以及一绝缘结构30，其中突起结构12和绝缘结构30均被设置在基底10上。根据第一实施例，由于绝缘结构30为浅沟槽绝缘结构，因此突起结构12的下部会被绝缘结构30环绕。
图5是对应于图4剖线A-A’所绘制的蚀刻鳍状结构后的半导体装置剖视图。接续图4的制作工艺阶段，后续可施行一蚀刻制作工艺50，以蚀刻鳍状结构13的顶面121，使其顶面121由初始高度H3降低至减缩高度H4。较佳来说，减缩高度H4与初始高度H3的比值会超过0.5。
图6是施行外延成长制作工艺后的半导体装置半成品剖视图。在图5的制作工艺阶段后，接着可施行一外延成长制作工艺54，例如是分子束外延制作工艺(molecularbeamepitaxialgrowthprocess)、共流外延成长制作工艺(co-flowepitaxialgrowthprocess)、循环选择性外延成长制作工艺(cyclicselectiveepitaxialgrowthprocess)及/或其他合适的外延制作工艺，以仅于鳍状结构13的顶面121上成长出一外延结构40，其中，外延结构40和鳍状结构13间会具有一平坦界面402。根据本实施例，由于鳍状结构13的顶面121具有一特定晶面，例如(100)晶面，因此外延结构40在鳍状结构顶面121上的成长速率会快于在鳍状结构侧面上的成长速率。在施行外延成长制作工艺时，若间歇性地通入可蚀刻外延结构的蚀刻剂，便可以完全移除位于在鳍状结构侧面上的外延结构，而仅留下位于鳍状结构顶面121上的外延结构40。较佳来说，上述外延结构40具有下往上渐缩的宽度，致使其具有一圆弧顶面401。其中，外延结构40中间区段的宽度W2会宽于被蚀刻去除的鳍状结构(对应于图6的楔形虚线)中间区段的宽度W1。因此，外延结构40可以提供比原始鳍状结构更宽的载流子通道宽度。此外，可以利用外延结构顶面401的顶点是否到达初始高度H3作为停止外延成长制作工艺54的判断基准。较佳来说，当完成外延成长制作工艺54时，外延结构顶面401的顶点会位于施行蚀刻制作工艺前鳍状结构的顶面所在的高度，亦即初始高度H3，致使外延结构40本身的高度H1会小于鳍状结构13的高度H2。亦即，在鳍状结构13和外延结构40具有一总和高度HT的情况下，外延结构40的高度H1和总和高度HT的比值较佳会小于0.5。
图7是形成虚置栅极结构后的半导体装置半成品剖视图。在完成图6的制作工艺阶段后，接着可在基底10上形成一虚置栅极结构60，以横跨覆盖住两相邻的鳍状结构13以及外延结构40。举例来说，虚置栅极结构60由下至上依序包括栅极介电层601、虚置栅极电极层602以及盖层603。接着，通过施行沉积与蚀刻制作工艺，以在虚置栅极结构60的侧壁形成间隙壁34。选择性地，可以在未被虚置栅极结构60覆盖住的鳍状结构13上外延成长形成另一外延结构，其可以提供适当的压缩应力或是伸张应力至相邻的通道区域，以增进载流子迁移率。之后，施行沉积以及平坦化制作工艺，以形成一环绕住虚置栅极结构60以及间隙壁34的介电层32。在后续制作工艺中，可施行一取代金属栅极制作工艺，以将上述的虚置栅极结构60置换成类似如图2所示的金属栅极结构。上述取代金属制作工艺可采用现行的任何适合制作工艺，在此便不再赘述。在完成取代金属栅极制作工艺后，可选择性地进一步沉积金属层间介电层、形成自对准接触插塞等合适的制作工艺，在此便不再赘述。
根据上述的制作方法，施行外延成长制作工艺的时点先于形成虚置栅极结构的时点，然而本发明不限定于此。根据其他实施例，施行外延成长制作工艺的时点也可以迟于形成虚置栅极结构的时点。下文将对此态样加以描述。
图8是形成虚置栅极结构后的半导体装置半成品剖视图。根据本发明半导体装置的制作方法的第二实施例，在完成图4的制作工艺阶段后，可暂不施行类似如图5所示的蚀刻制作工艺，取而代之的是直接在基底10上形成虚置栅极结构60，以横跨覆盖住两相邻的鳍状结构13，而获得类似如图7所示的虚置栅极结构60。类似地，虚置栅极结构60由下至上依序包括栅极介电层601、虚置栅极电极层602以及盖层603。根据图8所示的半导体装置半成品100’，由于鳍状结构13的顶面121在形成虚置栅极结构60前没有被蚀刻，因此其仍保有初始高度H3。
类似上述实施例，在形成虚置栅极结构60后，可以选择性地施行一外延成长制作工艺，以在未被虚置栅极结构60覆盖住的鳍状结构13上成长另一外延结构，其可以提供适当的压缩应力或是伸张应力至相邻的通道区域，以增进载流子迁移率。之后，施行沉积及平坦化制作工艺，以形成一环绕住虚置栅极结构60以及间隙壁34的介电层32。
接着，移除虚置栅极结构60，以于介电层32内形成栅极沟槽，致使鳍状结构13仅暴露出于栅极沟槽内。图9是蚀刻鳍状结构后的半导体装置半成品剖视图。在去除虚置栅极结构60后，可接着施行一蚀刻制作工艺50，以蚀刻栅极沟槽62内的鳍状结构13的顶面121，使其顶面121由初始高度H3降低至减缩高度H4。较佳来说，减缩高度H4与初始高度H3的比值会超过0.5。
图10是施行外延成长制作工艺后的半导体装置半成品剖视图。在图9的制作工艺阶段后，可接着施行一外延成长制作工艺54，例如是分子束外延制作工艺(molecularbeamepitaxialgrowthprocess)、共流外延成长制作工艺(co-flowepitaxialgrowthprocess)、循环选择性外延成长制作工艺(cyclicselectiveepitaxialgrowthprocess)及/或其他合适的外延制作工艺，以于鳍状结构13的顶面121上成长出一外延结构40，其中外延结构40和鳍状结构13间会具有一平坦界面402。根据本实施例，类似上述第一实施例，由于鳍状结构13的顶面121具有一特定晶面，例如(100)晶面，因此外延结构40在鳍状结构顶面121上的成长速率会快于在鳍状结构侧面上的成长速率。因此，在施行外延成长制作工艺时，若间歇性地通入可蚀刻外延结构的蚀刻剂，便可以完全移除位于在鳍状结构侧面上的外延结构，而仅留下位于鳍状结构顶面121上的外延结构40。较佳来说，外延结构40的宽度由下至上渐缩，致使其具有一圆弧顶面401。其中，外延结构40中间区段的宽度W2会宽于被蚀刻去除的鳍状结构(对应于图11的楔形虚线)中间区段的宽度W1。因此，外延结构40可以提供比原始鳍状结构更宽的载流子通道宽度。此外，可以利用圆弧顶面401的顶点是否到达初始高度H3作为停止外延成长制作工艺54的判断基准。较佳来说，当完成外延成长制作工艺54时，外延结构顶面401的顶点会位于施行蚀刻制作工艺前鳍状结构的顶面所在的高度，亦即初始高度H3，致使外延结构40本身的高度H1会小于鳍状结构13的高度H2。亦即，在鳍状结构13和外延结构40具有一总和高度HT的情况下，外延结构40的高度H1和总和高度HT的比值较佳会小于0.5。
之后可续行取代金属栅极制作工艺的后续制作工艺，而在栅极沟槽62内形成类似如图2所示的金属栅极结构。在完成取代金属栅极制作工艺后，可选择性地进一步沉积金属层间介电层、形成自对准接触插塞等合适的制作工艺，在此便不再赘述。
上述第一和第二实施例公开了半导体装置的制作方法。但本发明的半导体装置的制作方法不限于上述。下文就第一和第二实施例相搭配结合而成的第三实施例加以描述。
根据本发明的第三实施例，类似如图7的制作工艺阶段，此时外延结构40会设置于鳍状结构13的顶面上。此时，仅部分外延结构40会被虚置栅极结构60覆盖，其他部分则会暴露出于虚置栅极结构60并被介电层32覆盖。
接着，可以去除虚置栅极结构60，以于介电层32内留下栅极沟槽62。图11是蚀除位于栅极沟槽内外延结构后的半导体装置半成品剖视图。继以，进行一蚀刻制作工艺56，进一步蚀刻去除暴露出于栅极沟槽62的外延结构40，而形成如图11所示的结构。此时，仅栅极沟槽62内的外延结构会被去除，位于栅极沟槽62外的外延结构则会受到介电层32的覆盖而不会被蚀刻。
接着，施行另一外延成长制作工艺54，以于栅极沟槽62内的鳍状结构13的顶面121上成长出另一外延结构，而形成类似如图10所示的结构。本实施例通过依序成长一外延结构以完全覆盖鳍状结构顶面、形成虚置栅极结构覆盖住部分外延结构、去除位于栅极沟槽内的外延结构、在栅极沟槽内成长另一外延结构，因此栅极沟槽62内、外的外延结构可不必具有相同的组成。举例来说，当外延结构设置于P型场效晶体管内时，位于栅极沟槽内、外的外延结构成分均可以是硅锗(Si1-XGeX,X≤1)，然而位于栅极沟槽内的硅锗外延的锗成分百分比可以低于位于栅极沟槽外的硅锗外延的锗成分百分比。类似地，当外延结构设置于N型场效晶体管内时，也可同理适用。在此情况下，最终的半导体装置可因此而具有更优异的电性表现。
继以可施行取代金属栅极制作工艺的后续制作工艺，并可选择性地进一步沉积金属层间介电层、形成自对准接触插塞等合适的制作工艺，以完成所需的半导体装置，在此便不再赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种半导体装置，包括：
鳍状结构，设置于一基板上；
绝缘结构，设置于该基板上；
突起结构，直接接触该基板且部分突出于该绝缘结构，其中突出于该绝缘结构的该突起结构为该鳍状结构；
外延结构，仅设置于该鳍状结构的顶面上而且完全覆盖住该鳍状结构的顶面，其中该外延结构具有一圆弧顶面；以及
栅极结构，覆盖住该鳍状结构以及该外延结构。
2.如权利要求1所述的半导体装置，其中该鳍状结构和该外延结构间具有一平坦界面。
3.如权利要求1所述的半导体装置，其中该鳍状结构和该外延结构具有一总和高度，该外延结构的高度与该总和高度的比值小于0.5。
4.如权利要求1所述的半导体装置，其中该外延结构具有一渐缩的宽度，由邻近该鳍状结构处往远离该鳍状结构处减缩。
5.如权利要求1所述的半导体装置，其中该鳍状结构的顶面具有(100)晶面。
6.如权利要求1所述的半导体装置，其中该栅极结构还包括栅极介电层，顺向性地覆盖住该鳍状结构和该外延结构。
7.如权利要求1所述的半导体装置，其中该绝缘结构被设置于该鳍状结构与该基板之间。
8.如权利要求1所述的半导体装置，还包括：
源极区域以及漏极区域，分别设置于该栅极结构两侧的该外延结构内；以及
多个金属接触结构，分别电连接该源极区域、该漏极区域以及该栅极结构。
9.如权利要求8所述的半导体装置，其中当施加一电压于该源极区域、该漏极区域及/或该栅极结构时，会产生一主要电流路径，其中主要电流路径位于该外延结构的上部。
10.如权利要求9所述的半导体装置，其中该外延结构的上部的电流密度会高于该外延结构的下部的电流密度。
11.一种半导体装置的制作方法，其中该制作方法应用于一半导体装置半成品，该半导体装置半成品包括基板、鳍状结构以及绝缘结构，其中该鳍状结构以及该绝缘结构均设置于该基板上，该制作方法包括：
蚀刻该鳍状结构的顶面；以及
在蚀刻该鳍状结构的顶面之后，仅于该鳍状结构的顶面上成长一外延结构，其中该外延结构具有一圆弧顶面。
12.如权利要求11所述的半导体装置的制作方法，其中当完成蚀刻该鳍状结构顶面的步骤时，该鳍状结构的顶面会自一初始高度降低至一减缩高度。
13.如权利要求12所述的半导体装置的制作方法，其中当完成成长该外延结构的步骤时，该外延结构的顶面会位于该初始高度。
14.如权利要求11所述的半导体装置的制作方法，其中成长该外延结构的方式为共流外延成长制作工艺及/或循环选择性外延成长制作工艺。
15.如权利要求11所述的半导体装置的制作方法，其中该鳍状结构和该外延结构间具有一平坦界面。
16.如权利要求11所述的半导体装置的制作方法，其中该鳍状结构和该外延结构具有一总和高度，该外延结构的高度与该总和高度的比值小于0.5。
17.如权利要求11所述的半导体装置的制作方法，另包括施行一等离子体处理制作工艺或一热处理制作工艺，以进一步圆弧化该外延结构。
18.如权利要求11所述的半导体装置的制作方法，其中在成长该外延结构之后，还包括形成一虚置栅极结构，覆盖住该外延结构以及该鳍状结构。
19.如权利要求11所述的半导体装置的制作方法，其中在蚀刻该鳍状结构的顶面之前，该半导体装置半成品还包括一虚置栅极结构，覆盖住该鳍状结构，其中该虚置栅极结构被设置于一栅极沟槽中，该制作方法还包括：
去除该虚置栅极结构，致使该鳍状结构暴露出于该栅极沟槽；以及
形成一金属栅极结构，覆盖住该外延结构以及该鳍状结构。
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