CN101159268A - 半导体结构及存储单元 - Google Patents
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Abstract
本发明提供一种半导体结构及存储单元，包括半导体基板，平面PMOS元件位于半导体基板的表面，且NMOS元件位于半导体基板的表面，其中此NMOS元件为鳍式场效晶体管。本发明的实施例具有较平衡的PMOS及NMOS性能，因此可提高存储单元的性能。
Description
技术领域
本发明涉及一种半导体元件，特别涉及一种存储单元，且还涉及一种含静态随机存取存储器的集成电路的形成方法。
背景技术
过去数十年中，半导体制造业持续缩小半导体元件(MOS场效应晶体管)的尺寸，以增加集成电路的速度、性能、密度以及降低单位成本。然而，持续缩小MOS场效应晶体管会降低载流子的移动速率，对元件的驱动电流产成不利的影响。为了更加促进MOS元件的性能，增加载流子移动速率变成未来非常重要的课题。目前常对MOS元件的通道区施加应力来增加载流子移动的速率，对NMOS元件的通道区施加一源极至漏极的张应力，并对PNMOS元件施加一源极至漏极的压应力。
一般来说，对PNMOS元件的通道区施加一压应力的方法，通常是在PNMOS元件的源极及漏极上生长SiGe应力源，其包括沿着硅基板的边缘形成凹槽，外延生长SiGe应力源于凹槽中，以及进行回火程序。因为SiGe的晶格常数大于硅基板，因此在回火程序后，可对源极SiGe应力源及漏极SiGe应力源间的通道区施加一压应力。
然而，上述方法并不适用于静态随机存取存储器(SRAM)。图1显示六晶体管的静态随机存取存储器，包括穿通栅极晶体管PG1、PG2、上拉MOS元件(pull-up MOS)PU1、PU2及下拉MOS元件(pull-down MOS)PD1、PD2。通过字元线WL分别控制穿通栅极MOS元件PG1、PG2的栅极2、4，以决定静态随机存取存储器的电流。由上拉MOS元件PU1、PU2及下拉MOS元件PD1、PD2所形成的栓锁可存储一个状态，并由位元线BL来读取或写入。
传统上，形成SiGe应力源于存储晶片中的PMOS元件中，可以有效地增加静态随机存取存储器中上拉PMOS元件的驱动电流，但无法增加下拉NMOS元件的驱动电流，因此下拉MOS元件有一较小的驱动电流。故PMOS及NMOS元件间不平衡的性能会造成写入困难。例如，上拉PMOS元件PU2具有一高驱动电流，使电荷容易从Vcc提供至节点6。相反地，NMOS元件PD2具有一相对低的驱动电流，则不易使电荷从节点6释放至Vss。因此，当写入“0”至存储单元中时，需要很长的时间。此外，PMOS元件的高驱动电流会降低静态随机存取存储器的写入电压界限，且降低的写入电压界限可能会增加错误的写入。因此，为了形成高性能的静态随机存取存储器，必须平衡写入及读取，即平衡上拉PMOS元件及下拉NMOS元件的驱动电流。
一般利用增加NMOS元件的栅极宽度来促进NMOS元件的驱动电流，然而此解决方法与缩小集成电路尺寸相矛盾。因此，通过增加NMOS元件的栅极宽度并非良好的方法。故半导体制造业亟需一种可解决上述问题却不会降低存储元件密度的方法。
发明内容
本发明的目的在于提供一种半导体结构及存储单元，用以形成高性能的静态随机存取存储器。
本发明提供的一种半导体结构，包括半导体基板；平面PMOS元件，位于该半导体基板表面之上，以及NMOS元件，位于该半导体基板表面之上，其中该NMOS元件为鳍式场效晶体管(FinFET)。如上所述的半导体结构，其中该NMOS元件包括：半导体条，其上表面高于相邻隔离区上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于0.5；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。
如上所述的半导体结构，其中该NMOS元件包括：半导体条，其上表面高于相邻隔离区的上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于1；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。
如上所述的半导体结构，其中该PMOS元件包括：有源区，其上表面高于相邻隔离区上表面一垂直距离，该有源区的垂直距离与宽度比例约小于1；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。
如上所述的半导体结构，其中该PMOS元件包括：有源区，其上表面相同或低于相邻隔离区上表面一垂直距离；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。
如上所述的半导体结构，其中该PMOS及NMOS元件位于一存储单元中。
如上所述的半导体结构，其中该PMOS及NMOS元件以一浅沟槽隔离区分隔，该浅沟槽隔离区包括有第一部分与第一上表面以及第二部分与第二上表面，该PMOS元件相邻该第一部分且该NMOS元件相邻该第二部分。
如上所述的半导体结构，其中所有在该存储单元中的PMOS元件皆为平面元件，且所有在该存储单元中的NMOS元件皆为鳍式场效晶体管。
如上所述的半导体结构，其中该PMOS及NMOS元件形成该存储单元的一个反相器。
如上所述的半导体结构，其中该PMOS元件的栅极与该NMOS元件的栅极为连续导体条。
如上所述的半导体结构，其中该PMOS元件为该存储单元的上拉元件，且该NMOS元件是选自下列元件所组成的族群：下拉MOS元件及穿通栅极MOS元件。
本发明另外提供一种存储单元，包括半导体基板；PMOS区，位于该半导体基板中；n阱区，位于该PMOS区中；第一浅沟槽隔离区，位于该PMOS区中，其中该第一浅沟槽隔离区具有第一上表面；NMOS区，位于该半导体基板中；p阱区，位于该NMOS区中；第二浅沟槽隔离区，位于该NMOS区中，其中该第二浅沟槽隔离区具有低于该第一上表面的第二上表面；PMOS区元件，位于该n阱区表面之上，以及NMOS区，位于该p阱区表面之上。
本发明还提供一种存储单元，包括穿通栅极MOS(pass-gate MOS)元件；下拉MOS元件，其电性连接至该穿通栅极MOS元件，其中该穿通栅极MOS元件及该下拉MOS元件为鳍式场效晶体管，以及上拉MOS元件，其电性连接至该穿通栅极MOS元件及该下拉MOS元件，其中该上拉MOS元件为平面MOS元件。
本发明的实施例具有较平衡的PMOS及NMOS性能，因此可提高存储单元的性能。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。
附图说明
图1显示传统六晶体管的静态随机存取存储器。
图2显示本发明的六晶体管(6T)存储单元。
图3A-图3B显示基板的一部分。
图4显示形成n阱区，形成并图案化光致抗蚀剂。
图5显示形成光致抗蚀剂。
图6显示蚀刻STI区的顶部区域。
图7A显示形成栅极介电层及栅极。
图7B显示形成一硅上绝缘结构，其中各有源区以STI区及氧化物埋层相互隔离。
图7C显示本发明另一实施例的剖面示意图，其中上拉MOS元件的有源区具有一高于相邻STI区上表面的上表面。
图8显示穿通MOS元件的透视图。
图9显示上拉MOS元件的剖面示意图。
其中，附图标记说明如下：
WL-字元线； BL-位元线；
6-节点； 100、300及500-p阱区；
200、400-n阱区； PU1、PU2-上拉MOS元件；
PD1、PD2-下拉MOS元件； PG1、PG2-穿通栅极MOS元件；
20-基板； 21-氧化物埋层；
24、26、28、30-浅沟槽隔离区；36-n阱区；
38-光致抗蚀剂； 40-p阱区；
42-光致抗蚀剂； 44-有源区(半导体条)；
H-垂直距离； D-垂直距离；
W-宽度； 46、50-栅极介电层；
48、52-栅极电极； 60-源极区；
62-漏极区； 66-SiGe应力源；
68-轻掺杂源/漏极区。
具体实施方式
图2显示本发明的四个六晶体管(6T)存储单元，以虚线表示每一存储单元的范围。其中p阱区100、300及500用来形成n型MOS元件，且n阱区200、400可用来形成p型MOS元件。为了简单表示，之后仅显示图2左下角的存储单元。
在本发明中，每一存储单元包括六个MOS元件。参照左下角所显示的存储单元，第一反相器，包括上拉MOS元件PU1及下拉MOS元件PD1。第二反相器包括上拉MOS元件PU2及下拉MOS元件PD2。此存储单元还包括二个穿通栅极MOS元件PG1、PG2。当下拉MOS元件PD1、PD2及穿通栅极MOS元件PG1、PG2为NMOS元件时，上拉MOS元件PU1、PU2为PMOS元件。
图3至7显示本发明存储单元的制造过程剖面图，其为对图2的A-A’方向的剖视，因此剖面图由左而右分别显示MOS元件PG2、PU1及PD1。图3A显示基板20的一部分。基板20较佳包括硅。在一个实施例中，基板20包括SiGe或其他半导体材料。浅沟槽隔离区(以下简称STI)24、26、28、30形成于基板20中，以隔离各元件区。蚀刻基板20形成凹槽，并填充介电材料以形成STI区24、26、28、30，介电材料可为高密度氧化物(HDP oxides)、四乙氧基硅酸盐(TEOS oxides)、臭氧氧化物或复合层，例如高介电材料与氧化物的复合层。
图3B显示本发明另一个实施例，其中基板20包括一硅上绝缘结构。STI区24、26、28、30较佳延伸至半导体23上的氧化物埋层21。
参照图4，形成n阱区36。形成并图案化光致抗蚀剂38，以遮盖区域100、300，但暴露区域200。注入n型杂质，如磷及/或砷，以形成n阱区36。注入n型杂质，以调整后续形成的PMOS元件的临界电压。接着，移除光致抗蚀剂38。
参照图5，形成光致抗蚀剂42以遮盖区域200，暴露区域100及300。注入p型杂质以形成p阱区40。P型杂质较佳包括硼及/或铟。注入p型杂质，以调整后续形成的NMOS元件的临界电压。接着，移除光致抗蚀剂42。
参照图6，蚀刻STI区24、26、28、30的顶部区域，较佳地，蚀刻剂仅蚀刻STI区24、26、28、30，而不蚀刻至基板20。蚀刻剂包括氟化氢湿式蚀刻、氯干式蚀刻、氟干式蚀刻及其类似物。在一较佳实施例中，在蚀刻STI区24、26、28、30后，从有源区上表面至STI区顶部具有一垂直距离H，距离H较佳约大于30nm。STI区24、26、28、30的上表面较佳蚀刻一垂直距离D，距离D较佳约大于30nm。所属领域技术人员应可了解，本文中所述的距离H、D或其他尺寸可依使用的制造过程技术而改变。有源区44，其为基板20的一部分，且在蚀刻后STI区24、26的上表面之上。有源区44具有一宽度W。在一实施例中，有源区的高度H与宽度W比值较佳约大于0.5。在另一实施例中，当通道宽度W小于40nm时，则其比值较佳约为1。应注意的是，在经过蚀刻及清洗程序后，有源区44的边角呈一圆弧状。此圆弧状对应于集成电路的尺寸，一般来说，集成电路的尺寸越小，则有源区44的边角就越圆滑。在蚀刻之后，移除光致抗蚀剂42。
参照图7A，形成栅极介电层46、50及栅极48、52。栅极介电层46、50较佳包括一般常用的介电材料，例如，氧化物、氮化物、氮氧化物、高介电常数材料(Ta2O5、Al2O3、HfO)及上述的组合。栅极48、52的材料包括多晶硅或其他常用的导电材料，例如，多晶硅金属、硅化物金属、氮化物金属及上述的组合。将栅极层堆叠于栅极介电层之上，接着图案化此堆叠结构，便可形成栅极介电层46、50及栅极48、52。
图7B显示本发明另一实施例，形成一硅上绝缘结构，其中各有源区以STI区及氧化物埋层21相互隔离。图7B结构的形成方法与形成于半导体基板类似。
接着，遮盖区域200，且暴露区域100、300。形成轻掺杂源/漏极区、栅极间隙壁及源/漏极以完成NMOS元件PG2及PD1。图8为NMOS元件PG2在形成栅极介电层46及栅极48后的透视图，其中各特征显示于图7A中，且以相同符号表示。
参照图8，有源区44高于STI区24、26的上表面，以形成一半导体条。介电层46及栅极48覆盖于半导体条44的上表面及侧壁。接着可掺杂n型杂质以形成轻掺杂源/漏极区(以下简称LDD)(未图示)。LDD区(及之后形成的源/漏极区60、62)可共掺杂氮及/或碳，以阻止杂质的扩散。栅极间隙壁(未图示)形成于栅极介电层46及栅极48的侧壁上，侧壁与半导体条44的轴线垂直。注入n型杂质以形成源/漏极区60、62。
本发明所完成的NMOS元件为一鳍式场效晶体管(FinFET)。因为有源区44的侧壁及上表面可增加通道的宽度，因此鳍式场效晶体管PG2的通道宽度大于平面MOS元件，故可增加鳍式场效晶体管PG2的驱动电流。穿通栅极MOS元件PG2、穿通栅极MOS元件PG1及下拉MOS元件PD1、PD2也同时形成。因为STI区28、30也被蚀刻，因此穿通栅极MOS元件PG1也为一鳍式场效晶体管(参照图7A)。在一较佳实施例中，蚀刻所有MOS元件区100、200、300中的STI区，使穿通栅极MOS元件及下拉元件皆为鳍式场效晶体管。
回到图7A，遮盖区域100、300，且PMOS元件PU1形成于区域200中。PMOS元件较佳包括SiGe应力源以对其通道区施加一压应力，可增加载流子移动速率及驱动电流。PMOS元件PU1的剖面图如图9所示，此剖面图为对图2的B-B’方向的剖视。
以下详述PMOS元件PU1的制造过程。利用注入p型杂质，例如硼及/或铟，形成LDD区68。形成较薄的虚设间隙壁(未图示)，例如厚度约100至200
之间。等向或异向性蚀刻n阱区36以形成凹槽。以SiGe填满凹槽，形成SiGe应力源66。填满凹槽的方法包括选择性外延生长(SEG)。在形成SiGe应力源66时可掺杂p型杂质，及/或在形成SiGe应力源66后注入p型杂质，以形成源/漏极区。可掺杂碳至LDD区68及源/漏极区以阻隔杂质的扩散。在形成PMOS元件PU1的同时形成PMOS元件PU2。
所属领域技术人员当可了解，当以其它方式形成本发明的存储单元时，PMOS元件可能具有一凸起的通道，其高过相邻STI区的上表面。图7C显示本发明另一实施例的PMOS元件，PMOS元件PU1的有源区可具有一上表面及侧壁，有源区的上表面及相邻STI区的上表面有一垂直距离H’。在此PMOS元件中，距离H’与宽度W’的比值约小于1，较佳小于0.5。此PMOS元件也可为平面MOS元件。
在前述实施例中，在蚀刻STI区24、26、28、30前，是先形成p阱区40及n阱区36。然而在另一实施例中，也可先蚀刻STI区24、26、28、30后，再形成p阱区40及n阱区36。
虽然本发明以6T存储单元为例，但所属领域技术人员应可了解本发明可用于形成各种数目MOS元件的存储单元，例如8T、10T、12T等。
在一实施例中，形成平面式PMOS元件及鳍式场效晶体管(FinFET)的NMOS元件。当PMOS元件的驱动电流不变时，可增加NMOS元件的驱动电流。且因为可轻易地以SiGe应力源来增加PMOS元件的驱动电流，因此可平衡PMOS元件及NMOS元件的电流。此外，本发明的制造过程步骤可与现有的制造过程相容，不需额外的掩模。
在一实施例中，本发明另外提供一种半导体结构的形成方法，包括提供半导体基板，形成平面p型PMOS元件于半导体基板表面，以及形成n型NMOS元件于半导体基板表面，其中此NMOS元件为鳍式场效晶体管。此鳍式场效晶体管可在下拉元件PD及穿通元件PG间包含不同尺寸的上表面(通道宽)，也可在下拉元件PD及穿通元件PG上具有实质相同的上表面尺寸(通道宽)。
在另一实施例中，本发明还提供一种半导体结构的形成方法，提供含PMOS区及NMOS区的半导体基板，形成n阱区于PMOS区，形成p阱区于NMOS区，蚀刻NMOS区的STI区，使p阱区有一部分实质上高于NMOS区的STI区。在进行蚀刻程序时遮蔽PMOS区，形成栅极于PMOS区及NMOS区中，形成栅极于栅极介电层之上，图案化栅极介电层及栅极以形成第一栅极堆叠于NMOS区中，以及第二栅极堆叠于PMOS区中，其中PMOS区的源/漏极区至少有一部分含有SiGe。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可进行更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (11)
1.一种半导体结构，包括：
半导体基板；
平面PMOS元件，位于该半导体基板表面之上，以及
NMOS元件，位于该半导体基板表面之上，该NMOS元件为鳍式场效晶体管。
2.如权利要求1所述的半导体结构，其中该NMOS元件包括：
半导体条，其上表面高于相邻隔离区上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于0.5；
栅极介电层，位于该半导体条的表面及侧壁，以及
栅极，位于该栅极介电层之上。
3.如权利要求1所述的半导体结构，其中该NMOS元件包括：
半导体条，其上表面高于相邻隔离区的上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于1；
栅极介电层，位于该半导体条的表面及侧壁，以及
栅极，位于该栅极介电层之上。
4.如权利要求1所述的半导体结构，其中该PMOS元件包括：
有源区，其上表面高于相邻隔离区上表面一垂直距离，该有源区的垂直距离与宽度比例约小于1；
栅极介电层，位于该半导体条的表面及侧壁，以及
栅极，位于该栅极介电层之上。
5.如权利要求1所述的半导体结构，其中该PMOS元件包括：
有源区，其上表面相同或低于相邻隔离区上表面一垂直距离；
栅极介电层，位于该半导体条的表面及侧壁，以及
栅极，位于该栅极介电层之上。
6.如权利要求1所述的半导体结构，其中该PMOS及NMOS元件位于一存储单元中。
7.如权利要求6所述的半导体结构，其中该PMOS及NMOS元件以一浅沟槽隔离区分隔，该浅沟槽隔离区包括有第一部分与第一上表面以及第二部分与第二上表面，该PMOS元件相邻该第一部分且该NMOS元件相邻该第二部分。
8.如权利要求6所述的半导体结构，其中所有在该存储单元中的PMOS元件皆为平面元件，且所有在该存储单元中的NMOS元件皆为鳍式场效晶体管。
9.如权利要求6所述的半导体结构，其中该PMOS及NMOS元件形成该存储单元的一个反相器。
10.如权利要求9所述的半导体结构，其中该PMOS元件的栅极与该NMOS元件的栅极为连续导体条。
11.如权利要求6所述的半导体结构，其中该PMOS元件为该存储单元的上拉元件，且该NMOS元件是选自下列元件所组成的族群：下拉MOS元件及穿通栅极MOS元件。
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