CN112201627A - FinFET接触结构及其形成方法 - Google Patents

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Abstract

本发明公开了FinFET接触结构及其形成方法。一种器件包括：衬底，包括通过隔离区域分离的第一部分和第二部分；第一栅极结构，位于第一部分上方；第一漏极/源极区域和第二漏极/源极区域，位于第一部分中并位于第一栅极结构的相对侧，其中，第一漏极/源极区域和第二漏极/源极区域具有凹面；第二栅极结构，位于第二部分上；以及第三漏极/源极区域和第四漏极/源极区域，位于第二部分中且位于第二栅极结构的相对侧，其中，第三漏极/源极区域和第四漏极/源极区域具有凹面。

Description

FinFET接触结构及其形成方法
本申请是2015年05月22日提交的标题为“FinFET接触结构及其形成方法”、专利申请号为201510267172.X的分案申请。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及场效应晶体管及其形成方法。
背景技术
半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历了快速发展。很大程度上，这种集成密度的改进源于最小部件尺寸的不断减小，这允许更多的部件集成到给定区域中。然而，更小的部件尺寸会导致更多的泄漏电流。随着当前对甚至更小的电子器件的需求的增加，需要减小半导体器件的泄漏电流。
在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极和源极之间的沟道区域以及位于沟道顶部上的栅极，以控制沟道区域的导通和截止状态。当栅极电压大于阈值电压时，在漏极和源极之间建立导电沟道。结果，允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想地，沟道截止并且没有电子或空穴在漏极和源极之间流动。然而，随着半导体器件的缩小，由于短沟道泄漏效应，栅极不能完全控制沟道区域，尤其是沟道区域远离栅极的部分。结果，在半导体器件缩小到超深亚30nm尺寸之后，传统平面晶体管的对应短栅极长度导致栅极不能使沟道区域完全截止。
随着半导体技术的发展，出现鳍式场效应晶体管(FinFET)作为进一步减小半导体器件中的泄漏电流的有效可选方式。在FinFET中，包括漏极、沟道区域和源极的有源区域从FinFET所位于的半导体衬底的表面向上突出。从截面看，FinFET的有源区域(如鳍)的形状是矩形的。此外，FinFET的栅极结构如向下U形从三个侧面包裹有源区域。结果，沟道的栅极结构的控制变得更强。降低了传统平面晶体管的短沟道泄漏效应。如此，当FinFET截止时，栅极结构可以更好地控制沟道以减少泄漏电流。
FinFET的鳍的形成可包括使衬底凹陷以形成凹部，用介电材料填充凹部，执行化学机械抛光工艺以去除介电材料位于鳍上方的过量部分，以及使介电材料的顶层凹陷，使得凹部中介电材料的剩余部分形成浅沟槽隔离(STI)区域。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：外延生长第一半导体材料以在半导体衬底中形成第一漏极/源极区域和第二漏极/源极区域；向所述第一漏极/源极区域和所述第二漏极/源极区域的顶面施加第一蚀刻工艺，并且作为所述第一蚀刻工艺的结果，在所述第一漏极/源极区域中形成第一凹部且在所述第二漏极/源极区域中形成第二凹部；以及形成第一漏极/源极接触件和第二漏极/源极接触件，其中：所述第一漏极/源极接触件的底部位于所述第一凹部中；并且所述第二漏极/源极接触件的底部位于所述第二凹部中。
该方法还包括：形成位于所述第一漏极/源极区域下方的第一位错平面；以及形成位于所述第二漏极/源极区域下方的第二位错平面，其中所述第一位错平面平行于所述第二位错平面。
在该方法中，在外延生长所述第一半导体材料的步骤之前，在半导体衬底上方形成第一栅极结构，其中，所述第一漏极/源极区域和所述第二漏极/源极区域位于所述第一栅极结构的相对侧。
该方法还包括：在所述半导体衬底上方形成第二栅极结构；外延生长第二半导体材料以在所述半导体衬底中形成第三漏极/源极区域和第四漏极/源极区域，其中，所述第三漏极/源极区域和所述第四漏极/源极区域位于所述第二栅极结构的相对侧；以及向所述第三漏极/源极区域和所述第四漏极/源极区域的顶面施加所述第一蚀刻工艺，并且作为所述第一蚀刻工艺的结果，形成所述第三漏极/源极区域和所述第四漏极/源极区域的凹陷顶面。
在该方法中，所述第一漏极/源极区域、所述第二漏极/源极区域和所述第一栅极结构形成n型晶体管；以及所述第三漏极/源极区域、所述第四漏极/源极区域和所述第二栅极结构形成p型晶体管。
在该方法中，在前段制程(FEOL)工艺之后且在后段制程(BEOL)工艺之前执行的中段制程(MEOL)工艺中形成所述第一凹部和所述第二凹部。
在该方法中，所述第一凹部的深度在大约5nm至大约25nm的范围内；以及所述第二凹部的深度在大约5nm至大约25nm的范围内。
根据本发明的另一方面，提供了一种器件，包括：衬底，包括通过隔离区域分离的第一部分和第二部分；第一栅极结构，位于所述第一部分上方；第一漏极/源极区域和第二漏极/源极区域，位于所述第一部分中且位于所述第一栅极结构的相对侧，其中，所述第一漏极/源极区域和所述第二漏极/源极区域具有凹面；第二栅极结构，位于所述第二部分上方；以及第三漏极/源极区域和第四漏极/源极区域，位于所述第二部分中且位于所述第二栅极结构的相对侧，其中，所述第三漏极/源极区域和所述第四漏极/源极区域具有凹面。
该器件还包括：所述第一漏极/源极区域、所述第二漏极/源极区域和所述第一栅极结构形成n型晶体管；以及所述第三漏极/源极区域、所述第四漏极/源极区域和所述第二栅极结构形成p型晶体管。
该器件还包括：第一位错平面，位于所述第一漏极/源极区域下方；以及第二位错平面，位于所述的第二漏极/源极区域下方，所述第一位错平面和所述第二位错平面相互平行。
该器件还包括：第一漏极/源极接触件，位于所述第一漏极/源极区域上方的第一凹部中；第二漏极/源极接触件，位于所述第二漏极/源极区域上方的第二凹部中；第三漏极/源极接触件，位于所述第三漏极/源极区域上方的第三凹部中；以及第四漏极/源极接触件，位于所述第四漏极/源极区域上房的第四凹部中。
在该器件中，所述第一凹部、所述第二凹部、所述第三凹部和所述第四凹部的底部均具有凹面。
在该器件中，所述第一凹部、所述第二凹部、所述第三凹部和所述第四凹部的深度在大约5nm至大约25nm范围内。
在该器件中，所述隔离区域是浅沟槽隔离结构。
根据本发明的又一方面，提供了一种方法，包括：在衬底的第一部分中外延生长第一半导体材料以形成第一漏极/源极区域和第二漏极/源极区域；在所述衬底的第二部分中外延生长第二半导体材料以形成第三漏极/源极区域和第四漏极/源极区域，所述第一部分和所述第二部分通过隔离区域分离；向所述第一漏极/源极区域、所述第二漏极/源极区域、所述第三漏极/源极区域和所述第四漏极/源极区域的顶面施加蚀刻工艺，并且作为所述蚀刻工艺的结果，在所述第一漏极/源极区域中形成第一凹部，在所述第二漏极/源极区域中形成第二凹部，在所述第三漏极/源极区域中形成第三凹部，以及在所述第四漏极/源极区域中形成第四凹部；以及形成第一漏极/源极接触件、第二漏极/源极接触件、第三漏极/源极接触件和第四漏极/源极接触件，其中：所述第一漏极/源极接触件的底部位于所述第一凹部中；所述第二漏极/源极接触件的底部位于所述第二凹部中；所述第三漏极/源极接触件的底部位于所述第三凹部中；并且所述第四漏极/源极接触件的底部位于所述第四凹部中。
该方法还包括：在所述衬底上方形成第一栅极结构和第二栅极结构，其中：所述第一漏极/源极区域和所述第二漏极/源极区域位于所述第一栅极结构的相对侧；以及所述第三漏极/源极区域和所述第四漏极/源极区域位于所述第二栅极结构的相对侧。
在该方法中，所述第一漏极/源极区域、所述第二漏极/源极区域和所述第一栅极结构形成n型晶体管；以及所述第三漏极/源极区域、所述第四漏极/源极区域和所述第二栅极结构形成p型晶体管。
该方法还包括：在所述衬底的第一部分中形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽位于所述第一栅极结构的相对侧；向所述衬底的第一部分施加预非晶化注入工艺；在所述第一沟槽和所述第二沟槽的侧壁和底部上沉积第一拉伸膜层；以及使用退火工艺在所述第一沟槽下方形成第一位错平面以及在所述第二沟槽下方形成第二位错平面。
在该方法中，所述第一凹部、所述第二凹部、所述第三凹部和所述第四凹部的底部为凹面。
在该方法中，所述第一半导体材料为硅；以及所述第二半导体材料为硅锗。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了根据本发明各个实施例的半导体器件的截面图。
图2示出了根据本发明各个实施例的另一半导体器件的截面图。
图3至图30是根据本发明各个实施例的制造图1所示半导体器件的中介阶段的截面图。
图31是根据本发明各个实施例的图3至图30所示制造步骤的流程图。
图32示出了根据本发明各个实施例的半导体器件的顶视图。
图33示出了根据本发明各个实施例的半导体器件3200的截面图。
图34示出了根据本发明各个实施例的半导体器件3200的另一截面图。
图35示出了根据本发明各个实施例的半导体器件3200的又一截面图。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
图1示出了根据本发明各个实施例的半导体器件的截面图。半导体器件100包括两个部分，即第一部分10和第二部分20。如图1所示，第一部分10的衬底部分形成在第一隔离区域132和第二隔离区域134之间。类似地，第二部分20的衬底部分形成在第二隔离区域134和第三隔离区域136之间。换句话说，第一部分10和第二部分20通过第二隔离区域134分离。
在一些实施例中，半导体器件100包括形成在衬底101上方的两个FinFET。第一FinFET是形成在第一部分10中的n型FinFET。第一FinFET包括第一漏极/源极区域112、第二漏极/源极区域114和第一栅极结构116。如图1所示，第一栅极结构116形成在衬底101上方的第一介电层142中。第一漏极/源极区域112和第二漏极/源极区域114位于第一栅极结构116的相对侧。在第一部分10中形成有两个位错平面102和104。如图1所示，第一位错平面102和第二位错平面104分别在第一漏极/源极区域112和第二漏极/源极区域114的下方。第一位错平面102和第二位错平面104用于改善n型FinFET的电子迁移率。下面将参照图3至图30讨论第一位错平面102和第二位错平面104的详细形成工艺。
第二FinFET是形成在第二部分20中的p型FinFET。第二FinFET包括第三漏极/源极区域122、第四漏极/源极区域124和第二栅极结构126。如图1所示，第二栅极结构126形成在衬底101上方的第一介电层142中。第三漏极/源极区域122和第四漏极/源极区域124位于第二栅极结构126的相对侧。在整个描述中，由于在第二部分20中形成p型FinFET，所以图1所示第二部分20可以可选地称为PMOS区域20。类似地，图1所示第一部分10可以可选地称为NMOS区域10。
如图1所示，第一漏极/源极区域112、第二漏极/源极区域114、第三漏极/源极区域122和第四漏极/源极区域124具有凹面。例如，第一漏极/源极区域112的顶面为凹面。换句话说，凹部位于第一漏极/源极区域112的顶面上方。在一些实施例中，凹部有利地形成在中段制程(MEOL)或后段制程(BEOL)工艺中而非前段制程(FEOL)工艺，这也在下面参照图3至图30进行描述。
如图1所示，凹部的最低点与第一漏极/源极区域112的底面之间的距离被定义为H1。类似地，如图1所示，凹部的最高点与第一漏极/源极区域112的底面之间的距离被定义为H2。H2和H1之间的差在大约5nm至大约25nm的范围内。
应该注意，虽然图1示出了半导体器件100包括两个晶体管，但这仅仅是一个实例。本领域技术人员应该意识到，可以存在许多修改、替换和变化。例如，半导体器件100可以根据不同的应用和设计要求容纳任何数量的晶体管和/或FinFET晶体管。
半导体器件100可进一步包括形成在其对应漏极/源极区域上方的多个硅化物区域(未示出)、形成在衬底101上方的接触蚀刻停止层(未示出)和接触塞。
如图1所示，在第二介电层152中可形成两个栅极接触件166和176。栅极接触件166和176的底部分别与结构116和126的顶面直接接触。如图1所示，漏极/源极接触件162、164、172和174电耦合至它们对应的漏极/源极区域。更具体地，每个漏极/源极接触件的下部都形成在凹部中。例如，漏极/源极接触件162的下部形成在第一漏极/源极区域112上方的凹部中。凹部的凹面帮助增加漏极/源极接触件162的接合面积，以降低漏极/源极接触件162的接触电阻。如此，可以相应地改进半导体器件100的性能。下面将参照图3至图30描述漏极/源极接触件162、164、172和174的详细形成工艺。
图2示出了根据本发明各个实施例的另一半导体器件的截面图。除了图2的漏极/源极区域112、114、122和124中的凹部小于图1所示的凹部之外，图2所示的半导体器件200类似于图1所示半导体器件100。例如，图2的第一漏极/源极区域112中的凹部仅位于第一漏极/源极区域112的中间部分。结果，如图2所示，第一漏极/源极区域112的顶面的边缘部分是平坦的。在一些实施例中，图2的第一漏极/源极区域112中的凹部可占用第一漏极/源极表面112的顶面的大约50％。半导体器件200的形成工艺类似于半导体器件100的形成工艺，因此这里不再讨论。
图3至图30是根据本发明各个实施例的制造图1所示的半导体器件的中间阶段的截面图。图3至图30所示的半导体制造工艺基于双外延工艺。双外延工艺包括在n型晶体管的源极和漏极区域中外延生长硅层，以及在p型晶体管的源极和漏极区域中外延生长硅锗层(SiGe)。图3至图30所示的半导体制造工艺仅为实例，其不应限制权利要求的保护范围。本领域技术人员应该意识到许多变化、替换和修改。
图3示出了根据本发明各个实施例的包括位于衬底上方的两个栅极结构的半导体器件的截面图。栅极结构可包括位于衬底101上方的两个伪栅电极302和312。可以分别在伪栅电极302和312上方形成薄氧化物层306和316。此外，分别在薄氧化物层306和316上方形成两个硬掩模层304和314。
半导体器件100可包括位于栅极结构和衬底101上方的多个保护介电层。如图3所示，沿着栅极结构的侧壁和顶面形成第一保护介电层322、第二保护介电层324和第三保护介电层326。在一些实施例中，第一保护介电层322和第二保护介电层324可用作栅极间隔件层。
在一些实施例中，第一保护介电层322和第二保护介电层324由适当的介电材料形成，诸如掺有碳的氮化硅层(SiCN)等。碳浓度可以在大约1％至大约50％的范围内。第一保护介电层322和第二保护介电层324的厚度大约为30埃。可通过诸如原子层沉积(ALD)等的适当沉积技术来形成第一保护介电层322和第二保护介电层324。
在一些实施例中，第三保护介电层326由适当的介电材料形成，诸如氮化硅(SiN)等。第三保护介电层326的厚度大约为40埃。可通过诸如ALD等的适当沉积技术来形成第三保护介电层326。
衬底101可由硅形成。还可以在衬底101中包括其他常用材料，诸如碳、锗、镓、砷、氮、铟、磷等。衬底101可以为块状衬底或绝缘体上半导体(SOI)衬底。
伪栅电极302和312可由适当的电极材料(诸如多晶硅)形成，但是还可以使用其他材料。可分别在伪栅电极302和312的顶面上热生长薄氧化物层306和316。硬掩模层304和314可由氮化硅等形成。可通过适当的沉积技术将硬掩模层304和314沉积在伪栅电极302和312上方。
应该注意，伪栅极介电层(未示出)可形成在伪栅电极302和312与衬底101之间。伪栅极介电层可由氧化硅、氮化硅、它们的组合等形成。可根据可接受的半导体制造技术来沉积或热生长伪栅极介电层。
还应该注意，可以在半导体器件100中形成轻掺杂漏极/源极(LDD)区域(未示出)。首先，在露出NMOS区域的同时在半导体器件100的PMOS区域上方形成掩模，并且可以向NMOS区域10注入n型掺杂物。在n型注入之后可以去除掩模。随后，掩模可形成在半导体器件100的NMOS区域上方同时露出PMOS区域，并且向露出的PMOS区域注入p型掺杂物。随后可去除该掩模。退火工艺可用于增加p型掺杂物和n型掺杂物的注入深度。
图3还示出了在衬底101中形成三个隔离区域132、134和136。可通过浅沟槽隔离(STI)结构来实现隔离区域132、134和136。可通过使用包括光刻和蚀刻工艺的适当技术来制造STI结构(例如，隔离区域132)。具体地，光刻和蚀刻工艺可包括在衬底101上方沉积常用的掩模材料(诸如光刻胶)，将掩模材料曝光为图案，根据图案蚀刻衬底101。以这种方式，结果可以形成多个开口(未示出)。
然后，用介电材料填充开口以形成STI结构(例如，隔离区域132)。根据实施例，隔离区域可填充有诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料。可选地，介电材料可由选自由氧化硅、氮化硅、碳氮化硅、碳氮氧化硅和任何它们的组合所组成的组的材料形成。介电材料可通过适当的沉积技术来沉积，诸如化学汽相沉积(CVD)、次大气压的CVD(SACVD)、高密度等离子体CVD(HDPCVD)等。然后，向衬底101顶面上方的介电材料的部分施加化学机械抛光(CMP)工艺。结果，去除介电材料的过量部分。如图3所示，介电材料的剩余部分是隔离区域132、134和136。
如图3所示，隔离区域132、134和136可以是连续区域的部分，其可以根据实施例形成隔离环。可选地，隔离区域132、134和136可以是三个独立的隔离区域，它们的侧壁彼此相对。
图4示出了根据本发明各个实施例的图3所示的半导体器件在半导体器件上方形成光刻胶层之后的截面图。在半导体器件100上方沉积光刻胶层402。更具体地，如图4所示，在光刻胶层402中嵌入栅极结构。
图5示出了根据本发明各个实施例的图4所示的半导体器件在对光刻胶层施加图案化工艺之后的截面图。根据半导体器件100的NMOS区域10的形状来图案化光刻胶层402。更具体地，可以作为适当光刻工艺的一部分来曝光和显影光刻胶层402。在光刻工艺完成之后，如图5所示，去除NMOS区域10中的光刻胶层402的部分。图5所示的图案化后的光刻胶层402用于在随后的蚀刻工艺期间保护半导体器件100的PMOS区域20。
可通过适当的蚀刻工艺来去除第三保护介电层326的暴露部分。可去除图4所示栅极间隔件层(例如，保护介电层322和324)的水平部分以形成包括第一介电部分512和第二介电部分514的栅极隔离件。可通过适当的蚀刻工艺(诸如湿蚀刻、干蚀刻等)来执行图案化。
可通过诸如蚀刻工艺等的任何适当的半导体图案化技术来形成第一漏极/源极沟槽502和第二漏极/源极沟槽504。在一些实施例中，如图5所示，可去除衬底101的暴露部分以形成第一漏极/源极沟槽502和第二漏极/源极沟槽504。
图6示出了根据本发明各个实施例的图5所示半导体器件在去除剩余的光刻胶层之后的截面图。可通过使用适当的光刻胶剥离技术(诸如化学溶剂清洁、等离子体灰化、干式剥离等)来去除图5所示的剩余光刻胶层。光刻胶剥离技术是公知的，因此这里不再详细讨论以避免重复。
图7示出了根据本发明各个实施例的图6所示半导体器件在半导体器件上方形成氧化物层之后的截面图。氧化物层702可由适当的介电材料(诸如氧化硅等)形成。根据可接受的半导体制造技术(诸如CVD等)来沉积或热生长氧化物层702。
图8示出了根据本发明各个实施例的图7所示半导体器件在半导体器件上方形成光刻胶层之后的截面图。在半导体器件100上方沉积光刻胶层802。根据半导体器件100的NMOS区域10的位置和形状来图案化光刻胶层802。更具体地，可作为适当光刻工艺的一部分来曝光和显影光刻胶层802。在光刻工艺完成之后，如图8所示，去除了NMOS区域10中的光刻胶层802的部分。
图9示出了根据本发明各个实施例的图8所示的半导体器件在向半导体器件施加第一预非晶化注入(PAI)工艺之后的截面图。如箭头902所示，注入适当的半导体材料(诸如锗、硅等)以将第一漏极/源极沟槽502和第二漏极/源极沟槽504下方的衬底101的晶体结构转换为多个结构上为非晶的结构(未示出)。在整个描述中，具有非晶状态的区域可选地被称为PAI区域。
在一些实施例中，第一PAI工艺的能量在大约15KeV至大约25KeV的范围内。第一PAI工艺的注入剂量在大约1E21/cm2至4E21/cm2的范围内。可以在大约-60度至大约-100度范围内的温度下执行第一PAI工艺。
图10示出了根据本发明各个实施例的图9所示半导体器件在去除剩余光刻胶层之后的截面图。可通过使用适当的光刻胶剥离技术(诸如化学溶剂清洁、等离子体灰化、干式剥离等)来去除图9所示剩余光刻胶层。光刻胶剥离技术是公知的，因此这里不再详细讨论以避免重复。
图11示出了图10所示半导体器件在氧化物层上方形成拉伸膜层之后的截面图。通过适当的半导体沉积工艺在氧化物层702上方形成拉伸膜层1102。在一些实施例中，拉伸膜层1102由具有固有拉伸应力的适当半导体材料形成。例如，拉伸膜层1102可由诸如氮化硅、氮化钛等的氮化物材料来形成。可选地，拉伸膜层可由适当的氧化物材料形成。在一些实施例中，拉伸膜层1102的厚度大约为100埃。
应该注意，虽然图11示出了单个拉伸膜层(例如，拉伸膜层1102)，但本领域技术人员应该意识到许多改变、替换和修改。例如，在一些实施例中还可以使用多层拉伸膜层。
图12示出了图11所示半导体器件在向半导体器件施加第一退火工艺之后的截面图。第一退火工艺用于形成位错平面102和104。在退火工艺期间，来自衬底101和拉伸膜(例如，拉伸膜层1102)的拉伸应力被施加给沟道区域以提高电子迁移率。结果，提高了NMOS区域10中的n型FinFET的性能。
在一些实施例中，第一退火工艺被实施为适当的热工艺，诸如快速热退火工艺等。第一退火工艺的温度在大约500度至大约700度的范围内。第一退火工艺的持续时间在大约1分钟至大约6分钟的范围内。
如图12所示，分别在第一漏极/源极沟槽502和第二漏极/源极沟槽504下方形成位错平面102和104。在一些实施例中，位错平面102和104相互平行。
图13示出了根据本发明一些实施例的图12所示半导体器件在向半导体器件应用拉伸膜去除工艺之后的截面图。可通过适当的蚀刻工艺(诸如干蚀刻工艺、湿蚀刻工艺和它们的任何组合)来去除图12所示的拉伸膜层1102。
图14示出了根据本发明各个实施例的图13所示半导体器件在向半导体器件施加氧化物去除工艺之后的截面图。可通过适当的蚀刻工艺(诸如干蚀刻工艺、湿蚀刻工艺和它们的任何组合)来去除图13所示的氧化物层702。
图15示出了根据本发明各个实施例的图14所示半导体器件在向半导体器件施加外延生长工艺之后的截面图。在外延生长工艺之前，预清洁工艺可用于从第一漏极/源极沟槽502和第二漏极/源极沟槽504的表面去除任何本征氧化物或任何其他污染物。预清洁工艺可以是干式化学清洁工艺，诸如SiCoNi预清洁工艺等。
在一些实施例中，漏极/源极区域1502和1504可包括适当的半导体材料以引入性能增强效果，诸如应变漏极/源极部件。在一些实施例中，漏极/源极区域1502和1504可包括硅外延材料。可以在第一漏极/源极沟槽502和第二漏极/源极沟槽504中外延生长漏极/源极区域1502和1504。在外延生长工艺期间，可以原位掺杂漏极/源极区域1502和1504。在一些实施例中，漏极/源极区域1502和1504可以掺杂有磷以形成它们对应的SiP区域。
如图15所示，在外延工艺完成之后，漏极/源极区域1502和1504与间隔件512相邻。更具体地，漏极/源极区域1502和1504与间隔件512的边缘对齐。此外，如图15所示，漏极/源极区域1502位于位错平面102上方。类似地，漏极/源极区域1504位于位错平面104上方。
图16示出了根据本发明各个实施例的图15所示半导体器件在向半导体器件施加氮化硅去除工艺之后的截面图。可通过适当的蚀刻工艺(诸如干蚀刻工艺、湿蚀刻工艺和任何它们的组合)来去除图15所示第三保护介电层326。
图17示出了根据本发明各个实施例的图16所示半导体器件在半导体器件上方形成氮化硅层之后的截面图。通过适当的半导体沉积工艺在半导体器件100上方形成氮化硅层1702。在一些实施例中，氮化硅层1702的厚度大约为40埃。
应该注意，虽然图17示出了单个氮化硅层，但本领域技术人员可以意识到许多变化、替换和修改。例如，还可以使用多层介电层。
图18示出了根据本发明各个实施例的图17所示半导体器件在半导体器件上方形成光刻胶层之后的截面图。光刻胶层1802沉积在半导体器件100上方。根据半导体器件100的PMOS区域20的位置和形状来图案化光刻胶层1802。更具体地，可作为适当的光刻工艺的一部分来曝光和显影光刻胶层1802。在光刻工艺完成之后，如图18所示，去除PMOS区域20中的光刻胶层1802的一部分。
图19示出了根据本发明各个方面的图18所示半导体器件在半导体器件的第二部分中形成两个漏极/源极沟槽之后的截面图。可通过适当的蚀刻工艺去除氮化硅层1702的暴露部分。
可去除图18所示的栅极间隔层(例如，保护介电层322和324)的水平部分以形成包括第一介电部分1912和第二介电部分1914的栅极间隔件。可通过适当的蚀刻工艺(诸如湿蚀刻、干蚀刻等)执行图案化。
可以通过任何适当的半导体图案化技术(诸如蚀刻工艺等)来形成第三漏极/源极沟槽1902和第四漏极/源极沟槽1904。在一些实施例中，如图19所示，可去除衬底101的暴露部分以形成第三漏极/源极沟槽1902和第四漏极/源极沟槽1904。
图20示出了根据本发明各个实施例的图19所示半导体器件在去除剩余光刻胶层之后的截面图。可通过使用适当的光刻胶剥离技术(诸如化学溶剂清洁、等离子体灰化、干式剥离等)来去除图19所示剩余光刻胶层。光刻胶剥离技术是公知的，因此这里不再详细讨论以避免重复。
图21示出了根据本发明各个实施例的图20所示半导体器件在向半导体器件施加外延生长工艺之后的截面图。在外延生长工艺之前，预清洁工艺可用于从第三漏极/源极沟槽1902和第四漏极/源极沟槽1904的表面去除任何本征氧化物或任何其他污染物。预清洁工艺可以是干式化学清洁工艺，诸如SiCoNi预清洁工艺等。
在一些实施例中。漏极/源极区域2102和2104可包括适当的半导体材料以引入性能增强效果，诸如应变漏极/源极部件。在一些实施例中，漏极/源极区域2102和2104可包括硅锗外延材料。在一些实施例中，可在第三漏极/源极沟槽1902和第四漏极/源极沟槽1904中外延生长漏极/源极区域2102和2104。
如图21所示，在外延工艺结束之后，漏极/源极区域2102和2104与间隔件1912相邻。更具体地，漏极/源极区域2102和2104与间隔件1912的边缘对齐。应该注意，在外延生长工艺期间，氮化硅层1702可用作覆盖层，其保护半导体器件100的NMOS区域10。
图22示出了根据本发明各个实施例的图21所示半导体器件在向半导体器件施加氮化硅去除工艺之后的截面图。可通过适当的蚀刻工艺(诸如干蚀刻工艺、湿蚀刻工艺和任何它们的组合)来去除图21所示氮化硅层1702。
图23示出了根据本发明各个实施例的图22所示半导体器件在半导体器件上方形成光刻胶层之后的截面图。光刻胶层2302沉积在半导体器件100上方。根据半导体器件100的PMOS区域20的位置和形状来图案化光刻胶层2302。更具体地，可作为适当的光刻工艺的一部分来曝光和显影光刻胶层2302。在光刻工艺外完成之后，如图23所示去除PMOS区域20中的光刻胶层2302的部分。
图24示出了根据本发明各个实施例的图23所示半导体器件在向半导体器件施加离子注入工艺之后的截面图。如箭头2402所示，注入适当的p型半导体材料(诸如硼、镓、铟等)以形成p型漏极/源极区域2102和2104。
图25示出了根据本发明各个实例的图24所示半导体器件在向半导体器件施加蚀刻工艺之后的截面图。可通过适当的光刻胶剥离技术来去除剩余的光刻胶层2302。适当的蚀刻工艺(诸如干蚀刻工艺)可被应用于漏极/源极区域1502、1504、2102和2104。作为干蚀刻工艺的结果，去除漏极/源极区域1502、1504、2102和2104的上部以形成凹部2502、2504、2506和2508。剩余的漏极/源极区域形成图1所示的漏极/源极区域112、114、122和124。如图25所示，漏极/源极区域112、114、122和124具有凹面。凹部2502、2504、2506和2508的深度被限定为D1。在一些实施例中，D1在大约5nm至大约25nm的范围内。
图26示出了根据本发明各个实施例的图25所示半导体器件在半导体器件上方沉积第一介电层之后的截面图。可通过CVD、溅射或本领域中用于形成介电层所使用的任何其他已知方法来形成第一介电层142。
第一介电层142的厚度可以在大约4000埃至大约13000埃之间，但是可以使用其他厚度。第一介电层142可包括适当的介电材料(诸如掺杂或未掺杂的氧化硅)，尽管可以可选地使用其他材料，诸如掺杂氮化硅的硅酸盐玻璃、高k材料、它们的组合等。
图27示出了根据本发明各个实施例的图26所示半导体器件在去除伪栅电极之后的截面图。可通过适当的去除技术(诸如研磨、抛光和/或化学蚀刻、蚀刻和研磨技术的组合等)去除第一介电层142的过量介电材料。
根据一些实施例，通过使用CMP工艺实施去除工艺。在CMP工艺中，蚀刻材料和研磨材料的组合与第一介电层142的顶面接触，并且研磨垫(未示出)用于研磨掉过量材料直到露出伪栅电极302和312的顶面。
通过适当的蚀刻工艺(诸如干蚀刻工艺、湿蚀刻工艺和任何它们的组合)来去除图26所示的伪栅电极302和312。结果，可以形成两个栅极开口2702和2704。
图28示出了根据本发明各个实施例的图27所示半导体器件在半导体器件上方形成栅电极之后的截面图。分别在栅极开口2702和2712中共形地沉积栅极介电层2802和2812。栅极介电层2802和2812可以是介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等。
栅极介电层2802和2812可具有大于约4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的组合等。在栅极介电层2802和2812可包括氧化物层的实施例中，可通过将蒸气用作前体的热工艺或者通过将O3用作前体的湿工艺来形成栅极介电层2802和2812。
栅电极层2804和2814可包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂多晶硅、其他导电材料、它们的组合等。在分别在栅极开口2702和2712中填充栅电极层2804和2814之后，可以执行CMP工艺以去除栅电极层2804和2814的材料的过量部分。
图29示出了根据本发明各个实施例的图28所示半导体器件在半导体器件上方沉积第二介电层之后的截面图。可通过CVD、溅射或本领域中用于形成介电层所使用的任何其他已知方法来形成第二介电层152。
第二介电层152的厚度可以为大约4000埃至大约13000埃，但是可以使用其他厚度。第二介电层152可包括掺杂或非掺杂氧化硅，尽管可以可选地使用其他材料，诸如掺杂氮化硅的玻璃、高k材料、它们的组合等。
图30示出了根据本发明各个实施例的图29所示半导体器件在形成漏极/源极接触塞之后的截面图。在形成诸如漏极/源极接触件162、164、172和174的接触塞之前，可以在它们对应的漏极/源极区域上方形成硅化物区域(未示出)。
硅化物区域可通过硅化工艺形成。在硅化工艺中，薄金属层毯式沉积在具有露出的漏极/源极和栅电极区域的半导体晶圆的上方。然后，晶圆经受一个或多个退火步骤。该退火工艺使得金属选择性地与源极/漏极区域和栅电极的暴露硅发生反应，从而在漏极/源极区域以及栅电极上方形成金属硅化物区域。因为仅在金属材料与硅漏极/源极区域和栅电极直接接触的位置处形成硅化物层，所以该工艺被称为自对准硅化工艺。
在一些实施例中，硅化物区域可包括与硅反应的金属，诸如钛、铂、钴等。然而，还可以使用其他金属，诸如镁、钯等。
各向异性蚀刻工艺被施加于第一介电层142和第二介电层152。可以作为各向异性蚀刻工艺的结果而形成多个开口(未示出)。在形成开口之后，露出栅电极和漏极/源极区域上方的硅化物区域。
如图28所示，包括钨、钛、铝、铜、任何它们的组合等的金属材料被填充到开口中，形成接触塞162、164、166、172、174和176。
具有图25所示凹部2502、2504、2506和2508的一个有利特征在于，凹部的凹面帮助增加漏极/源极接触件162、164、172和174的接合面积以降低每个漏极/源极接触件的接触电阻。如此，可以相应地提高半导体器件100的性能。
图31是根据本发明各个实施例的图3至图20所示的制造步骤的流程。该流程图仅为实例，其不应用于限制权利要求的范围。本领域技术人员应该意识到许多变化、替换和修改。例如，可以添加、去除、替换、重新配置和重复图31所示的各个步骤。
在步骤3101中，半导体器件包括通过隔离区域分离的第一部分(NMOS区域)和第二部分(PMOS区域)。蚀刻工艺被应用于半导体器件的第一部分以形成两个漏极/源极沟槽。
在步骤3102中，在漏极/源极沟槽中沉积氧化物层。氧化物层形成在漏极/源极沟槽的底部和侧壁上。在步骤3103中，PAI工艺被施加于衬底。作为第一PAI工艺的结果，可以在衬底中形成两个PAI区域。
在步骤3104中，在漏极/源极沟槽中沉积拉伸膜层。拉伸膜层形成在每个漏极/源极沟槽的侧壁和底部上。在步骤3105中，第一退火工艺用于将PAI区域转换为它们对应的位错平面。
在步骤3106中，适当的蚀刻工艺用于去除拉伸膜和氧化物层。在步骤3107中，通过适当的漏极/源极形成工艺(诸如外延工艺)在漏极/源极沟槽中形成n型晶体管的漏极/源极区域。
在步骤3108中，蚀刻工艺被施加于半导体器件的第二部分以形成两个漏极/源极沟槽。在步骤3109中，通过适当的漏极/源极形成工艺(诸如外延工艺)在第二部分的漏极/源极沟槽中形成p型晶体管的漏极/源极区域。
在步骤3110中，离子注入工艺被施加于漏极/源极区域以形成p型漏极/源极区域。在步骤3111中，第一介电层形成在衬底上方。在步骤3112中，CMP工艺被施加于第一介电层，直到露出伪栅极的顶面为止。
在步骤3113中，通过适当的蚀刻工艺去除伪栅极。在步骤3114中，如图28所示，形成栅极结构。在步骤3115中，第二介电层沉积在第一介电层上方。在步骤3116中，形成诸如漏极/源极接触塞的接触塞。
图32示出了根据本发明各个实施例的半导体器件的顶视图。半导体器件3200可包括三个鳍线3222、3224和3226。半导体器件3300可进一步包括四个栅极区域3212、3214、3216和3218。晶体管可形成在鳍线和栅极区域之间的交叉点处。例如，在鳍线3222和栅极区域3212之间的交叉点处形成晶体管。
图33示出了根据本发明各个实施例的半导体器件3200的截面图。沿着图32所示虚线A-A’截取图33所示的半导体器件的截面图。如图33所示，在衬底3301上方可以形成有三个漏极/源极区域3302、3304和3306。截面图示出了漏极/源极区域3302、3304和3306具有凹面。换句话说，在每个漏极/源极区域上方形成凹部。凹部的形成工艺类似于图3至图30所示的形成工艺，因此不再进行讨论。
如图33所示，凹部具有深度D1。根据实施例，D1在大约5nm至大约25nm的范围内。换句话说，凹部相对于鳍(例如，鳍3224)的顶面的深度在大约5nm至大约25nm的范围内。
图34示出了根据本发明各个实施例的半导体器件3200的另一截面图。沿着图32所示虚线B-B’截取图34所示半导体器件的截面图。在一些实施例中，半导体器件3200可具有非冠结构(not-crown structure)。如图34所示，在衬底3301上方可具有三个漏极/源极区域3402、3404和3406。漏极/源极区域3402、3404和3406是三个独立的区域。该截面图示出了漏极/源极区域3402、3404和3406具有凹面。在每个漏极/源极区域上方形成凹部。如图34所示，凹部具有深度D2。根据实施例，D2在大约5nm至大约25nm的范围内。
图35示出了根据本发明各个实施例的半导体器件3200的又一截面图。沿着图32中的虚线B-B’截取图35所示半导体器件的截面图。除了图35所示半导体器件3200可具有冠结构之外，图35所示半导体器件类似于图34所示的半导体器件。换句话说，在外延生长工艺期间，漏极/源极区域可以连接在一起以形成单个漏极/源极区域。FinFET的冠结构和非冠结构是公知的，因此这里不再进行细节描述。
如图35所示，在漏极/源极区域3502上方形成凹部。如图35所示，凹部具有深度D3。根据实施例，D3在大约5nm至大约25nm的范围内。
根据一个实施例，一种方法包括：外延生长第一半导体材料以在半导体衬底中形成第一漏极/源极区域和第二漏极/源极区域；向第一漏极/源极区域和第二漏极/源极区域的顶面施加第一蚀刻工艺，并且作为第一蚀刻工艺的结果，在第一漏极/源极区域中形成第一凹部且在第二漏极/源极区域中形成第二凹部；以及形成第一漏极/源极接触件和第二漏极/源极接触件，其中，第一漏极/源极接触件的底部位于第一凹部中且第二漏极/源极接触件的底部位于第二凹部中。
根据一个实施例，一种器件包括：衬底，包括通过隔离区域分离的第一部分和第二部分；第一栅极结构，位于第一部分上方；第一漏极/源极区域和第二漏极/源极区域，位于第一部分中且位于第一栅极结构的相对侧，其中，第一漏极/源极区域和第二漏极/源极区域具有凹面；第二栅极结构，位于第二部分上方；以及第三漏极/源极区域和第四漏极/源极区域，位于第二部分中且位于第二栅极结构的相对侧，其中，第三漏极/源极区域和第四漏极/源极区域具有凹面。
根据一个实施例，一种方法包括：在衬底的第一部分中外延生长第一半导体材料以形成第一漏极/源极区域和第二漏极/源极区域；在衬底的第二部分中外延生长第二半导体材料以形成第三漏极/源极区域和第四漏极/源极区域，第一部分和第二部分通过隔离区域分离；向第一漏极/源极区域、第二漏极/源极区域、第三漏极/源极区域和第四漏极/源极区域的顶面施加蚀刻工艺，并且作为蚀刻工艺的结果，在第一漏极/源极区域中形成第一凹部，在第二漏极/源极区域中形成第二凹部，在第三漏极/源极区域中形成第三凹部，以及在第四漏极/源极区域中形成第四凹部。
该方法还包括：形成第一漏极/源极接触件、第二漏极/源极接触件、第三漏极/源极接触件和第四漏极/源极接触件，其中，第一漏极/源极接触件的底部位于第一凹部中；第二漏极/源极接触件的底部位于第二凹部中；第三漏极/源极接触件的底部位于第三凹部中；并且第四漏极/源极接触件的底部位于第四凹部中。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体衬底上方形成第一栅极结构；
外延生长第一半导体材料以在半导体衬底中形成第一漏极/源极区域和第二漏极/源极区域，所述第一漏极/源极区域和所述第二漏极/源极区域位于所述第一栅极结构的相对侧；
向所述第一漏极/源极区域和所述第二漏极/源极区域的顶面施加第一蚀刻工艺，并且作为所述第一蚀刻工艺的结果，在所述第一漏极/源极区域中形成第一凹部且在所述第二漏极/源极区域中形成第二凹部；以及
形成第一漏极/源极接触件和第二漏极/源极接触件，其中：
所述第一漏极/源极接触件的底部位于所述第一凹部中；并且
所述第二漏极/源极接触件的底部位于所述第二凹部中，
其中，在平行于所述第一栅极结构的延伸方向的截面上以及在垂直于所述第一栅极结构的延伸方向的截面上，所述第一凹部和所述第二凹部均呈现为向下凹陷的曲线。
2.根据权利要求1所述的形成半导体器件的方法，还包括：
形成位于所述第一漏极/源极区域下方的第一位错平面；以及
形成位于所述第二漏极/源极区域下方的第二位错平面，其中所述第一位错平面平行于所述第二位错平面。
3.根据权利要求2所述的形成半导体器件的方法，其中：
在外延生长所述第一半导体材料的步骤之前，在所述半导体衬底上方形成所述第一栅极结构。
4.根据权利要求3所述的形成半导体器件的方法，还包括：
在所述半导体衬底上方形成第二栅极结构；
外延生长第二半导体材料以在所述半导体衬底中形成第三漏极/源极区域和第四漏极/源极区域，其中，所述第三漏极/源极区域和所述第四漏极/源极区域位于所述第二栅极结构的相对侧；以及
向所述第三漏极/源极区域和所述第四漏极/源极区域的顶面施加所述第一蚀刻工艺，并且作为所述第一蚀刻工艺的结果，形成所述第三漏极/源极区域和所述第四漏极/源极区域的凹陷顶面。
5.根据权利要求4所述的形成半导体器件的方法，其中：
所述第一漏极/源极区域、所述第二漏极/源极区域和所述第一栅极结构形成n型晶体管；以及
所述第三漏极/源极区域、所述第四漏极/源极区域和所述第二栅极结构形成p型晶体管。
6.根据权利要求1所述的形成半导体器件的方法，其中：
在前段制程(FEOL)工艺之后且在后段制程(BEOL)工艺之前执行的中段制程(MEOL)工艺中形成所述第一凹部和所述第二凹部。
7.根据权利要求1所述的形成半导体器件的方法，其中：
所述第一凹部的深度在5nm至25nm的范围内；以及
所述第二凹部的深度在5nm至25nm的范围内。
8.一种半导体器件，包括：
衬底，包括通过隔离区域分离的第一部分和第二部分；
第一栅极结构，位于所述第一部分上方；
第一漏极/源极区域和第二漏极/源极区域，位于所述第一部分中且位于所述第一栅极结构的相对侧，其中，所述第一漏极/源极区域和所述第二漏极/源极区域具有凹面，其中，在平行于所述第一栅极结构的延伸方向的截面上以及在垂直于所述第一栅极结构的延伸方向的截面上，所述凹面均呈现为向下凹陷的曲线；
第二栅极结构，位于所述第二部分上方；以及
第三漏极/源极区域和第四漏极/源极区域，位于所述第二部分中且位于所述第二栅极结构的相对侧，其中，所述第三漏极/源极区域和所述第四漏极/源极区域具有凹面，其中，在平行于所述第二栅极结构的延伸方向的截面上以及在垂直于所述第二栅极结构的延伸方向的截面上，所述第三漏极/源极区域和所述第四漏极/源极区域的凹面均呈现为向下凹陷的曲线。
9.根据权利要求8所述的半导体器件，还包括：
所述第一漏极/源极区域、所述第二漏极/源极区域和所述第一栅极结构形成n型晶体管；以及
所述第三漏极/源极区域、所述第四漏极/源极区域和所述第二栅极结构形成p型晶体管。
10.一种形成半导体器件的方法，包括：
在所述衬底上方形成第一栅极结构和第二栅极结构；
在衬底的第一部分中外延生长第一半导体材料以形成第一漏极/源极区域和第二漏极/源极区域，所述第一漏极/源极区域和所述第二漏极/源极区域位于所述第一栅极结构的相对侧；
在所述衬底的第二部分中外延生长第二半导体材料以形成第三漏极/源极区域和第四漏极/源极区域，所述第三漏极/源极区域和所述第四漏极/源极区域位于所述第二栅极结构的相对侧，所述第一部分和所述第二部分通过隔离区域分离；
向所述第一漏极/源极区域、所述第二漏极/源极区域、所述第三漏极/源极区域和所述第四漏极/源极区域的顶面施加蚀刻工艺，并且作为所述蚀刻工艺的结果，在所述第一漏极/源极区域中形成第一凹部，在所述第二漏极/源极区域中形成第二凹部，在所述第三漏极/源极区域中形成第三凹部，以及在所述第四漏极/源极区域中形成第四凹部；以及
形成第一漏极/源极接触件、第二漏极/源极接触件、第三漏极/源极接触件和第四漏极/源极接触件，其中：
所述第一漏极/源极接触件的底部位于所述第一凹部中；
所述第二漏极/源极接触件的底部位于所述第二凹部中；
所述第三漏极/源极接触件的底部位于所述第三凹部中；并且
所述第四漏极/源极接触件的底部位于所述第四凹部中。
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