WO2015054914A1 - 一种非对称FinFET结构及其制造方法 - Google Patents

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WO2015054914A1
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尹海洲
张珂珂
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中国科学院微电子研究所
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    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin

Definitions

  • Asymmetric FinFET structure and manufacturing method thereof Asymmetric FinFET structure and manufacturing method thereof
  • the present invention relates to a semiconductor device structure and a method of fabricating the same, and, in particular, to an asymmetric FinFET structure and a method of fabricating the same.
  • the Fin channel portion in order to enhance the gate-to-channel control capability and better suppress the short channel effect, it is desirable that the Fin channel portion be as narrow as possible.
  • the channel thickness is less than 10 nm, since the carrier mobility decreases as the channel thickness decreases, the device performance is more severely affected.
  • the channel portion near the source end is particularly affected. Severe, and at the drain end, the effect of channel width on mobility has no major effect due to the effect of high field saturation.
  • Drain Induction Barrier Lower is a non-ideal effect in short-channel devices, that is, when the channel length is reduced, the source-drain voltage is increased to make the source and drain regions PN
  • the power line in the channel can pass from the drain region to the source region, and the source barrier height is lowered, so that the number of carriers for injecting the source region into the channel increases, and the drain current increases.
  • the influence of the DIBL becomes more and more serious, the transistor threshold voltage is lowered, the device voltage gain is lowered, and the integration of the VLSI is also limited.
  • the present invention provides an asymmetric FinFET structure and a fabrication method thereof, the channel region of which is close to the source end portion.
  • the thickness is 1 to 3 times the thickness of the drain end portion, and the length of the thin channel portion is 1 to 3 times the length of the thick channel portion. That is to say, near the source end, the influence of the channel width on the mobility is mainly considered, and the channel width is large; and in the vicinity of the drain end, since the channel width has little effect on the carrier mobility, In order to reduce the influence of DIBL, the channel width is small.
  • the present invention effectively suppresses the adverse effects of the short channel effect and improves the device performance. Summary of the invention
  • the present invention provides an asymmetric FinFET structure and a fabrication method thereof, which effectively suppresses the short channel effect of the device and improves device performance. Specifically, the present invention provides an asymmetry
  • FinFET manufacturing methods including:
  • the etch stop layer may be formed by forming a P-type heavily doped region on top of the channel.
  • the heavily doped region is formed by ion implantation, the element of the ion implantation is BF2, the doping concentration is le9cm-3 ⁇ 5el9cm-3, and the implantation depth is 10nm.
  • the step g may be performed before the step b, that is, an etch stop layer may be formed on the channel before the fins are formed.
  • the etch stop layer may be formed by depositing a mask.
  • the semiconductor structure is covered by the photoresist in a range of 1/4 to 1/2 of the channel length from the source end to the source boundary.
  • step i the channel thinning method can perform isotropic independence on the exposed channel side.
  • the channel thinning method may be to oxidize the exposed channel side.
  • the present invention also provides a method of fabricating an asymmetric FinFET, including:
  • the cap layer may be formed by depositing a mask.
  • the range of the semiconductor channel not covered by the mask is the channel from the source end 1/4 to 1/2 channel length to the source end boundary.
  • the first channel width is 5 to 10 nm
  • the second channel width is 10 to 20 nm
  • the method further comprises: p. sequentially depositing a gate dielectric material, a work function adjusting material, and a gate metal material.
  • the present invention provides an asymmetric FinFET structure comprising:
  • the shallow trenches on both sides of the fin are isolated;
  • Source and drain regions located at both ends of the fin
  • the thickness of the channel region near the source end portion is 1 to 3 times the thickness of the portion near the drain end.
  • the present invention effectively suppresses the adverse effects of the short channel effect and improves the device performance.
  • 1, 2, 3, 4, 6, 8, 8, and 12 schematically illustrate three-dimensional isometric views of semiconductor structures formed in various stages in accordance with the first embodiment of the present invention.
  • FIG. 11 is a corresponding top plan view of the semiconductor fin structure of FIG.
  • the present invention provides a FinFET structure, including: a semiconductor substrate 101;
  • the thickness of the channel region 300 near the source end portion is 1 to 3 times the thickness of the drain end portion.
  • the length of the thick channel portion is 1/4 to 2/3 of the total length of the channel.
  • the substrate 101 includes a silicon substrate (e.g., a silicon wafer).
  • the village bottom 101 can include various doping configurations.
  • the substrate 101 may also include other basic semiconductors such as germanium or a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the substrate 101 can have, but is not limited to, a thickness of about a few hundred microns, such as can range from 400 um to 800 um.
  • the fins 102 are formed by etching the substrate 101 and have the same material and crystal orientation as the substrate 101. Generally, the fins 102 have a length of 80 nm to 200 nm and a thickness of 30 nm to 50 nm.
  • the source and drain regions are located at opposite ends of the fins 102 and have the same length.
  • the channel is located in the middle of the fin 102, between the source and drain regions. In the present invention, the thickness of the channel region near the source end portion is 1 to 3 times the thickness of the drain end portion, wherein the thick channel portion The length is 1/4 ⁇ 2/3 of the total length of the channel.
  • the asymmetric FinFET structure provided by the present invention mainly considers the influence of the channel width on the mobility at a portion near the source end of the fin channel, and has a large width; and near the drain end, the channel width is opposite to the carrier.
  • the impact of mobility is small, so the width is small in order to reduce the impact of DIBL.
  • the present invention effectively suppresses the adverse effects of the short channel effect and improves device performance.
  • the gate dielectric layer 107 is preferably made of silicon oxynitride or silicon oxide or a high K material. Its equivalent oxidation thickness is from 0.5 nm to 5 nm.
  • the gate structure includes a conductive gate stack and a pair of insulating dielectric spacers 201 and 201 on either side of the gate stack.
  • the gate stack may be only a metal gate or a metal/polysilicon composite gate with silicide on the upper surface of the polysilicon.
  • the semiconductor material of the substrate and the fins may be selected from a Group IV semiconductor such as a Si or Ge, or a III-V semiconductor such as GaAs, InP, GaN, SiC, or a laminate of the above semiconductor materials.
  • etch stop layer refers to a layer whose etch rate is less than the etch rate of the semiconductor layer to be etched away.
  • the semiconductor layer can be selectively removed by the difference in etching speed between the etch stop layer and the semiconductor layer.
  • the etch stop layer may be composed of a P-type semiconductor or SiGe having a high doping (for example, a doping concentration higher than 5el9 cm-3), wherein the dopant may be at least selected from the group consisting of B, Al, Ga, In, Tl. One.
  • the present invention contemplates fabricating semiconductor fins 102 over a semiconductor substrate 101.
  • the semiconductor substrate 101 and the fins 102 are composed of silicon.
  • the fins 102 are formed by epitaxially growing a semiconductor layer on the surface of the semiconductor substrate 101 and etching the semiconductor layer, the epitaxial growth
  • the long method may be molecular beam epitaxy (MBE) or other methods, which may be dry etching or dry/wet etching.
  • MBE molecular beam epitaxy
  • the width of the fins 102 is greater than the expected channel width. In this embodiment, the channel width may be 30 to 50 nm, such as 35 nm, 40 nm, or 45 nm.
  • the semiconductor substrate 101 is shallow trench isolation.
  • silicon nitride and a buffered silicon dioxide pattern are first formed on the semiconductor substrate 101 except for the fins 102 as a mask for trench etching.
  • a trench having a certain depth and a side wall angle is etched on the semiconductor substrate 101.
  • Thin layer of silicon dioxide is then grown to round the apex of the trench and to remove damage introduced on the silicon surface during the etch.
  • the oxidation is followed by trench filling and annealing.
  • the surface of the semiconductor substrate is planarized using a CMP process, and silicon nitride is used as a barrier layer for CMP.
  • Fig. 2 The structure of the semiconductor after the shallow trench isolation is completed is shown in Fig. 2.
  • a dummy gate stack 200 is formed over the trench and a source and drain region is formed.
  • the dummy gate stack 200 may be a single layer or a plurality of layers.
  • the dummy gate stack 200 may comprise a polymer material, amorphous silicon, polysilicon or TiN and may have a thickness of 10-100 nm.
  • the dummy gate stack 200 can be formed by processes such as thermal oxidation, chemical vapor deposition (CVD), atomic layer deposition (ALD), and the like.
  • the source/drain region formation method may be ion implantation and then annealing activation ions, in-situ doping epitaxy, and/or a combination of both.
  • sidewall spacers 201 and 202 are formed on sidewalls of the gate stack for spacing the gates.
  • the sidewalls 201 and 202 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and combinations thereof, and/or other suitable materials.
  • the side walls 201 and 202 may have a multi-layered structure.
  • the spacers 201 and 202 may be formed by a deposition etching process, and may have a thickness ranging from 10 nm to 100 nm, such as 30 nm, 50 nm or 80 nm.
  • the interlayer dielectric layer 105 is deposited and planarized in parallel to expose the dummy gate stack 200.
  • the interlayer dielectric layer 105 can be formed by CVD, high density plasma CVD, spin coating, or other suitable methods.
  • the material of the interlayer dielectric layer 105 may include SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, low k material, or a combination thereof.
  • the thickness of the interlayer dielectric layer 105 may range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm.
  • the planarization process is performed to expose the dummy gate stack 200 and is flush with the interlayer dielectric layer 105 (the term "flush" in the present invention means that the height difference between the two is within the range allowed by the process error. ).
  • the dummy gate stack is removed to expose the channel portion as shown in FIG.
  • the dummy gate structure 220 can be removed by wet etching and/or dry etching. In one embodiment, plasma etching is employed.
  • Figure 5 is a cross-sectional view of the semiconductor structure of Figure 4 taken along a section perpendicular to the channel.
  • an etch stop layer 106 is formed on top of the trench.
  • the etch stop layer 106 may be formed by forming a P-type heavily doped region of a certain thickness at the top of the channel.
  • the heavily doped region may be formed by ion implantation or other methods, such as injection of BF2 by ion implantation at the top of the channel, wherein the BF2 doping concentration is le9cm-3 ⁇ 5el9cm-3, such as 3 el9cm-3, injection
  • the depth is 6 nm to 15 nm, such as 8 nm, 10 nm or 12 nm.
  • the semiconductor structure after forming the etch stop layer 106 is as shown in Fig. 6. Fig.
  • the step of forming the etch stop layer 106 may form an etch stop layer 106 over the trench prior to forming the fins 102, such as by depositing a reticle to form the etch stop layer 106, and then forming the fins 102. .
  • the channel is thinned along the direction perpendicular to the channel side surface on both sides of the channel until the second channel width is obtained.
  • the second channel width is 12 to 24 nm.
  • the method for thinning the channel may be isotropic etching.
  • the two sides of the channel may be thinned by wet etching and/or dry etching, and the thickness may be 8 nm to 15 nm. , such as 10nm.
  • the channel thinning method may be oxidation, and the channel is thinned by oxidizing silicon in a certain thickness on both sides of the channel into silicon dioxide, and the thickness may be 8 nm to 15 nm, such as 10nm.
  • the photoresist 400 is overlaid on the semiconductor structure on the source side. Specifically, a photoresist is deposited on the semiconductor structure, and the semiconductor structure is exposed by a mask, and then the exposed photoresist 400 is subjected to etched etching, and the semiconductor on the drain side is used. The photoresist 400 on the structure is removed, exposing the drain end and the channel portion to be thinned near the drain end side, wherein the range covered by the photoresist 400 is the channel distance 1/4 ⁇ 1/2 from the source end. The length of the channel is at the source boundary, as shown in Figure 8.
  • the channel not covered by the photoresist 400 is thinned along the sides of the channel perpendicular to the channel side surface until the first channel width is obtained, preferably, the first channel width for 6 ⁇ 12nm.
  • the method for thinning the channel may be isotropic etching. In this embodiment, the thinning may be performed by wet etching and/or dry etching, and the thickness may be 6 nm to 12 nm, such as 10 nm.
  • the channel thinning method may be oxidation, and the channel is thinned by oxidizing silicon in a certain thickness on both sides of the channel into silicon dioxide, and the thickness may be 6 nm to 12 nm, such as 10nm.
  • the etch stop layer 106 is removed.
  • the etch stop layer 106 can be removed by wet etching and/or dry etching.
  • the wet etching process includes the use of a hydrogen-oxygen containing solution (e.g., ammonium hydroxide), deionized water, or other suitable etchant solution; the dry etching process includes, for example, plasma etching or the like.
  • the semiconductor structure after the etch stop layer 106 is removed is as shown in FIG. 9.
  • FIGS. 9 and 10 schematically show the semiconductor structure along the corresponding FIG. A cross-sectional view perpendicular to the channel and a top view of the semiconductor structure. It can be seen that after thinning, the thickness of the channel near the source is significantly smaller than the thickness of the channel near the drain.
  • the gate dielectric layer 107 may be a thermal oxide layer, including silicon oxide or silicon oxynitride; or a high-k dielectric such as HfA10N, HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON, A1203, La203.
  • the gate dielectric layer 107 may have a thickness of 1 nm to 10 nm, for example, 3 nm, 5 nm or 8 nm, of one or a combination of ZrO 2 and LaAlO.
  • the work function adjusting layer 108 may be made of a material such as TiN or TaN, and has a thickness ranging from 3 nm to 15 nm.
  • the gate metal layer 109 may be a one-layer or multi-layer structure.
  • the material may be one of TaN, TaC, TiN, TaAlN, TiAlN, ⁇ 1 ⁇ , TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax or a combination thereof.
  • the thickness may range, for example, from 10 nm to 40 nm, such as 20 nm or 30 nm.
  • a second embodiment of the present invention will be briefly described, that is, a village bottom 101 is provided; a cap layer 206 is formed on the top of the channel; and fins 102 are formed on the bottom of the village, the fins
  • the width of 102 is the first channel width; the shallow trench isolation is performed; the dummy gate stack is formed over the channel to form the source and drain regions; the interlayer dielectric layer 105 is deposited, planarized to expose the dummy gate stack; Except for the dummy gate stack, the channel portion is exposed; a mask 500 is formed on the side of the channel near the drain end; and the channel not covered by the mask 500 is selectively extended along the direction of the channel side surface perpendicular to both sides of the channel, Until the second ditch is obtained
  • the track width is removed; the cap dielectric material, the work function adjusting material, and the gate metal material are sequentially deposited.
  • the difference between the second embodiment and the first embodiment is that the width of the initially formed fin 102 is the first channel width, and the portion of the channel near the source end needs to be thickened in a subsequent process.
  • a photoresist is deposited on the semiconductor structure, and the photoresist near the drain end of the fin 102 is removed by the mask to expose the portion of the channel near the drain end.
  • a mask 500 is formed on the side of the exposed channel portion as shown in FIG.
  • the mask 500 is silicon nitride, and a layer of silicon nitride is deposited on the side of the channel by CVD, and the oxide layer may have a thickness of 10 nm.
  • the photoresist portion on the side of the channel portion to be epitaxially grown is exposed to expose the channel portion.
  • the portion of the channel near the source end is selectively epitaxially grown to obtain the desired second channel width.
  • the mask 500 is then removed.
  • the process section of the remaining steps refers to the first embodiment, and details are not described herein again.
  • the second embodiment is different in that the portion of the channel near the drain end is not required to be etched to obtain the first channel width, but the channel is compared in the initial stage. Thin, it is necessary to thicken the portion of the channel near the source end in a subsequent process. 1 ⁇ ], because the selective epitaxy of the channel requires a high temperature environment of about 800 ° C, and the temperature environment will cause the diffusion of channel impurities, so the cap layer 206 should not use ion implantation to form a heavily doped region as Barrier layer.
  • a village bottom 101 is provided; a cap layer 206 is formed on the top of the channel; fins 102 are formed on the bottom of the village, and the width of the fins 102 is a first trench width; a shallow trench isolation; a dummy gate stack formed over the trench to form a source and drain region; a source/drain portion on the fin 102 is epitaxially grown until the source drain region has the width of the second trench 1.5 to 4 times the width of the track; depositing the interlayer dielectric layer 105, planarizing to expose the dummy gate stack; removing the dummy gate stack to expose the channel portion; forming a mask 500 on the side of the channel near the drain end; The channel not covered by the mask 500 is selectively epitaxially oriented along the sides of the channel perpendicular to the channel side surface until the second channel width is obtained; the cap layer 206 is removed; the gate dielectric material and the work function are sequentially
  • a cap layer 206 is formed on the top of the channel on the semiconductor substrate, a fin 102 is formed, a shallow trench isolation is formed, and a dummy gate stack is formed over the channel.
  • Source and drain area is the second channel width, that is, the width of the initial source/drain region is narrow, which causes a large parasitic resistance, and needs to be thickened in a later process. Therefore, after the source/drain regions are formed, the source and drain regions on the fins 102 are used as the substrate, and epitaxial growth is performed, and the crystal orientation of the epitaxial growth coincides with the crystal orientation of each surface of the source and drain regions.
  • the epitaxial growth method may be chemical vapor deposition (CVD), molecular beam epitaxy (MBE) or other methods.
  • the process of the remaining steps after the thickening of the source and drain regions may be specifically referred to the first embodiment, and the method according to the third embodiment will not be further described herein.
  • the width of the initial fin 102 is the width of the second channel. In order to reduce the parasitic resistance of the source and drain regions, it is necessary to thicken the source and drain regions at a later stage. Similarly, for the fabrication method in the second embodiment, the source/drain regions with less parasitic resistance can be obtained by epitaxial growth of the source and drain regions, and details are not described herein.
  • the fabrication method of the present invention effectively balances the influence of the channel width on the carrier mobility and the non-ideal effect brought by the DIBL, effectively suppressing the short channel of the device.
  • the effect compared with the prior art, effectively improves device performance and reduces process complexity.

Abstract

本发明提供了一种非对称 FinFET的制造方法，包括：a.提供衬底（101）； b.在所述衬底上形成鳍片（102），所述鳍片的宽度为第二沟道宽度；c.进行浅沟槽隔离； d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层； f.移除伪栅叠层，露出沟道部分；g.在沟道顶部形成刻蚀停止层（106）；h. 在源端一侧的半导体结构上覆盖光刻胶（400）； i. 沿沟道两侧垂直于沟道侧表面方向对未被光刻胶覆盖的沟道进行减薄，直至得到第一沟道宽度；j. 移除刻蚀停止层。本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。

Description

种非对称 FinFET结构及其制造方法
[0001]本申请要求了 2013年 10月 14日提交的、 申请号为 201310478425.9、 发明名称为 "一种非对称 FinFET结构及其制造方法" 的中国专利申请的优 先权， 其全部内容通过引用结合在本申请中。
技术领域
[0002]本发明涉及一种半导体器件结构及其制造方法， 具体地， 涉及一种非 对称 FinFET结构及其制造方法。
技术背景
[0003]随着半导体器件的尺寸按比例缩小， 出现了阔值电压随沟道长度减小 而下降的问题， 也即， 在半导体器件中产生了短沟道效应。 为了应对来自半 导体涉及和制造方面的挑战， 导致了鰭片场效应晶体管， 即 FinFET 的发展。
[0004】在 FinFET 结构中， 为了增强栅对沟道的控制能力， 更好的抑制短沟 道效应， 希望 Fin沟道部分越窄越好。 然而， 在沟道厚度小于 10nm 以后， 由于载流子迁移率随着沟道厚度的减小而降低， 器件性能会受到较严重的影 响， 特別地， 在靠近源端的沟道部分所受影响尤为严重， 而在漏端， 由于高 场饱和作用的影响， 沟道宽度对迁移率的影响不起主要作用。
[0005】漏端感应势垒降低效应 （Drain Induction Barrier Lower) 是短沟道器件 中存在的一种非理想效应， 即当沟道长度减小， 源漏电压增加而使得源区和 漏区 PN结耗尽区靠近时， 沟道中的电力线可以从漏区穿越到源区， 并导致 源端势垒高度降低， 从而使源区注入沟道的载流子数目增加， 漏端电流增大。 随着沟道长度的进一步减小， DIBL 的影响越来越严重， 使晶体管阔值电压 降低， 器件电压增益下降， 同时也限制了超大规模集成电路集成度的提高。 为了降低 DIBL 的影响， 希望沟道宽度， 尤其是靠近漏端的沟道宽度越窄越 好。
[0006] 因此， 为了平衡沟道宽度对载流子迁移率和 DIBL 效应的影响， 优化 器件性能， 本发明提供了一种非对称 FinFET 结构及其制作方法， 其沟道区 靠近源端部分的厚度是靠近漏端部分的厚度的 1至 3倍， 且其薄沟道部分的 长度是厚沟道部分的长度的 1至 3倍。 也就是说， 在靠近源端的地方， 主要 考虑沟道宽度对迁移率的影响， 沟道宽度较大； 而在靠近漏端的地方， 由于 沟道宽度对载流子迁移率的影响不大， 因此为了降低 DIBL 的影响， 沟道宽 度较小。 与现有技术相比， 本发明有效地抑制了短沟道效应的不良影响， 提 高了器件性能。 发明内容
[0007]本发明提供了一种非对称 FinFET结构及其制作方法， 有效抑制了器 件的短沟道效应， 提高了器件性能。 具体地， 本发明提供了一种非对称
FinFET的制造方法， 包括：
a. 提供村底；
b. 在所述村底上形成鰭片，所述鰭片的宽度为第二沟道宽度；
c 进行浅沟槽隔离；
d. 在所述鰭片中部的沟道上方和侧面形成伪栅叠层， 在鰭片两端分別形 成源漏区；
e. 淀积层间介质层以覆盖所述伪栅叠层和所述源漏区， 进行平坦化， 露 出伪栅叠层；
f. 移除伪栅叠层， 露出沟道部分；
g. 在沟道顶部形成刻蚀停止层；
h. 在源端一侧的半导体结构上覆盖光刻胶；
i. 沿沟道两侧垂直于沟道侧表面方向对未被光刻胶 盖的沟道进行减薄 直至得到第一沟道宽度；
j. 移除刻蚀停止层。 [0008】其中， 在步骤 g中， 所述刻蚀停止层的形成方式可以是在沟道顶部形 成 P型重摻杂区域。 所述重摻杂区域的形成方式为离子注入， 所述离子注入 的元素为 BF2, 摻杂浓度为 lel9cm-3~5el9cm-3,注入深度为 10nm。
[0009】其中， 可选的， 所述步骤 g可以在步骤 b前进行， 即可在形成鰭片之 前在沟道上方形成刻蚀停止层。 其中， 所述刻蚀停止层的形成方式可以是淀 积掩膜版。
[0010】其中， 在步骤 h 中， 所述半导体结构上被光刻胶覆盖的范围为沟道距 离源端 1/4~1/2沟道长度处至源端边界。
[0011】其中， 在步骤 i 中， 所述沟道减薄方法可以对暴露的沟道侧面进行各 向同性刻独。
[0012】其中， 在步骤 i 中， 所述沟道减薄方法可以是对暴露的沟道侧面进行 氧化。
[0013]本发明还提供了一种非对称 FinFET的制造方法， 包括：
a. 提供村底；
b. 在沟道顶部形成盖帽层；
c 在所述村底上形成鰭片，所述鰭片的宽度为第一沟道宽度；
d. 进行浅沟槽隔离；
e. 在所述鰭片中部的沟道上方和侧面形成伪栅叠层， 在鰭片两端分別形 成源漏区；
f. 淀积层间介质层以覆盖所述伪栅叠层和所述源漏区， 进行平坦化， 露 出伪栅叠层；
g. 移除伪栅叠层， 露出沟道部分；
h. 在靠近漏端的沟道侧面形成掩膜；
i. 沿沟道两侧垂直于沟道侧表面方向对未被掩膜 盖的沟道进行选择性 外延， 直至得到第二沟道宽度；
j . 移除盖帽层。
[0014】其中， 可选的， 在步骤 b 中， 所述盖帽层的形成方式可以是淀积掩膜 版。 [0015】其中， 在步骤 h 中， 所述半导体沟道上未被掩膜覆盖的范围为沟道距 离源端 1/4~1/2沟道长度处至源端边界。
[0016】其中， 所述第一沟道宽度为 5~10nm， 所述第二沟道宽度为 10~20nm。
[0017】其中， 在步骤 j 之后， 还包括： p.依次淀积栅介质材料、 功函数调节 材料以及栅极金属材料。
[0018]相应地， 本发明提供了一种非对称 FinFET结构， 包括：
半导体村底；
位于所述村底上的鰭片；
位于所述村底上方， 鰭片两侧的浅沟槽隔离；
覆盖所述浅沟槽隔离的层间介质层；
覆盖所述鰭片中部的栅极叠层；
位于所述鰭片两端的源漏区；
以及位于所述鰭片中部， 所述栅极叠层下方的沟道区；
其中， 所述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的 1至 3 倍。
[0019】根据本发明提供的非对称 FinFET 结构， 在鰭片沟道部分靠近源端的 地方， 主要考虑沟道宽度对迁移率的影响， 宽度较大； 而在靠近漏端的地方， 由于沟道宽度对载流子迁移率的影响不大， 因此为了降低 DIBL 的影响， 宽 度较小。 与现有技术相比， 本发明有效地抑制了短沟道效应的不良影响， 提 高了器件性能。 附图说明
[0020] 图 1、 图 2、 图 3、 图 4、 图 6、 图 8、 图 9和图 12示意性地示出形成 根据本发明中实施例一中各阶段半导体结构的三維等角图。
[0021】 图 5、 图 7、 图 10和图 13示意性地示出形成根据本发明中实施例一中 各阶段半导体结构的剖面图。
[0022] 图 11为图 10中半导体鰭片结构的所对应的俯视图。
[0023]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0024]如图 12 所示， 本发明提供了一种 FinFET 结构， 包括： 半导体村底 101 ;
[0025】位于所述村底 101上的鰭片 102 ;
[0026】位于所述村底 101上方， 鰭片 102两侧的浅沟槽隔离 103 ;
[0027]覆盖所述浅沟槽隔离 103的层间介质层 105 ;
[0028】覆盖所述鰭片 102中部的栅极叠层；
[0029】位于所述鰭片 102两端的源漏区；
[0030】 以及位于所述鰭片 102中部， 所述栅极叠层下方的沟道区 300 ;
[0031】其中， 所述沟道区 300靠近源端部分的厚度是靠近漏端部分的厚度的 1至 3倍。
[0032]其中， 所述厚沟道部分的长度是沟道总长度的 1/4~2/3。
[0033】村底 101包括硅村底 （例如硅晶片）。 其中， 村底 101可以包括各种摻 杂配置。 其他实施例中村底 101 还可以包括其他基本半导体， 例如锗或化合 物半导体， 例如碳化硅、 砷化镓、 砷化铟或者磷化铟。 典型地， 村底 101 可 以具有但不限于约几百微米的厚度， 例如可以在 400um-800um的厚度范围内。
[0034]鰭片 102通过刻蚀村底 101形成， 与村底 101具有相同的材料和晶向， 通常， 鰭片 102的长度为 80nm~200nm， 厚度为为 30 nm~50nm。 源漏区位于 鰭片 102两端， 具有相同的长度。 沟道位于鰭片 102 中部， 源漏区之间， 在 本发明中， 述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的 1至 3倍， 其中， 所述厚沟道部分的长度是沟道总长度的 1/4~2/3。 本发明提供的非对称 FinFET结构， 在鰭片沟道部分靠近源端的地方， 主要考虑沟道宽度对迁移率 的影响， 宽度较大； 而在靠近漏端的地方， 由于沟道宽度对载流子迁移率的 影响不大， 因此为了降低 DIBL 的影响， 宽度较小。 与现有技术相比， 本发 明有效地抑制了短沟道效应的不良影响， 提高了器件性能。
[0035】栅介质层 107优选材料为氮氧化硅， 也可为氧化硅或高 K材料。 其等 效氧化厚度为 0.5nm~5nm。 [0036]栅结构包括导电的栅极叠层和一对位于该栅极叠层两侧的绝缘介质侧 墙 201和 201。 栅极叠层可以只为金属栅极， 也可以为金属 /多晶硅复合栅极， 其中多晶硅上表面上具有硅化物。
[0037】以下将参照附图更详细地描述本实发明。 在各个附图中， 相同的元件 采用类似的附图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例 绘制。
[0038】应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一 层、 另一个区域"上面"或"上方"时， 可以指直接位于另一层、 另一个区域上 面， 或者在其与另一层、 另一个区域之间还包含其它的层或区域。 并且， 如 果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域"下面"或"下 方"。
[0039】如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将采用
"直接在 上面"或"在 上面并与之邻接"的表述方式。
[0040】在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人 员能够理解的那样， 可以不按照这些特定的细节来实现本实用新型。 例如， 村底和鰭片的半导体材料可以选自 IV族半导体， 如 Si或 Ge， 或 III-V族半 导体， 如 GaAs、 InP、 GaN、 SiC， 或上述半导体材料的叠层。
[0041]在本文中， 术语"刻蚀停止层"是指其刻蚀速度小于将刻蚀掉的半导体 层的刻蚀速度的层。 利用刻蚀停止层与半导体层之间刻蚀速度的差异， 可以 选择性地去除半导体层。 刻蚀停止层可由高摻杂 （ 例如摻杂浓度高于 5el9cm-3 )的 P型半导体或 SiGe组成， 其中摻杂剂可为选自由 B、 Al、 Ga、 In、 Tl构成的组中的至少一种。
[0042]下面将结合附图对本发明的实施例一进行详细说明。 需要说明的是， 本发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0043】参见图 1， 本发明意图制作位于半导体村底 101上方的半导体鰭片 102。 仅仅作为示例， 半导体村底 101和鰭片 102都由硅组成。 通过在半导体村底 101 表面外延生长半导体层并刻蚀该半导体层而形成鰭片 102， 所述外延生 长方法可以是分子束外延法 （MBE) 或其他方法， 所述刻蚀方法可以是干法 刻蚀或干法 /湿法刻蚀。 其中， 所述鰭片 102宽度大于预期沟道宽度， 在本实 施例中， 该沟道宽度可以为 30~50nm， 如 35nm、 40nm或 45nm。
[0044】鰭片 102生长完成之后， 对半导体村底 101进行浅沟槽隔离。 优选地， 首先对半导体村底 101除鰭片 102以外的其他区域上形成氮化硅和緩冲二氧 化硅图形， 作为沟槽腐蚀的掩膜。 接下来在半导体村底 101 上腐蚀出具有一 定深度和侧墙角度的沟槽。 然后生长以薄层二氧化硅以圓滑沟槽的顶角和去 掉刻蚀过程中在硅表面引入的损伤。 氧化之后是沟槽填充以及退火。 接下来 使用 CMP工艺对半导体村底表面进行平坦化， 氮化硅作为 CMP的阻挡层。 CMP后， 使用热的磷酸取出暴露出的氮化硅。 最后在硅表面生长一层牺牲氧 化层并漂洗掉， 以进一步去掉硅表面的缺陷及损伤。 完成浅沟槽隔离后的半 导体结构如图 2所示。
[0045】接下来， 在沟道上方形成伪栅叠层 200， 并形成源漏区。 所述伪栅叠 层 200可以是单层的， 也可以是多层的。 伪栅叠层 200可以包括聚合物材料、 非晶硅、 多晶硅或 TiN， 厚度可以为 10-100nm。 可以采用热氧化、 化学气相 沉积 （CVD)、 原子层沉积 （ALD) 等工艺来形成伪栅叠层 200。 所述源漏 区形成方法可以是离子注入然后退火激活离子、 原位摻杂外延和 /或二者的组 合。
[0046]可选地， 在栅极堆叠的侧壁上形成侧墙 201 和 202， 用于将栅极隔开。 侧墙 201和 202可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅及其组合， 和 /或 其他合适的材料形成。 侧墙 201和 202可以具有多层结构。 侧墙 201和 202 可以通过包括沉积刻蚀工艺形成， 其厚度范围可以是 10nm -lOOnm , 如 30nm、 50nm或 80nm。
[0047】接下来， 淀积层间介质层 105， 并并行平坦化， 露出伪栅叠层 200。 具体的， 层间介质层 105可以通过 CVD、 高密度等离子体 CVD、 旋涂或其 他合适的方法形成。 层间介质层 105 的材料可以采用包括 Si02、 碳摻杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 层间介质层 105 的厚度范围可以是 40nm -150nm， 如 80nm、 lOOnm或 120nm。 如图 3所示， 执行平坦化处理， 使伪栅叠层 200暴露出来， 并与层间介质层 105齐平 （本 发明中的术语"齐平"指的是两者之间的高度差在工艺误差允许的范围内）。
[0048】接下来， 去除伪栅叠层， 露出沟道部分， 如图 4所示。 具体的， 去除 伪栅结构 220可以采用湿刻和 /或干刻除去。 在一个实施例中， 采用等离子体 刻蚀。 图 5为图 4中半导体结构沿与沟道垂直方向截面的剖面图。
[0049]接下来， 在沟道顶部形成刻蚀停止层 106。 所述刻蚀停止层 106的形 成方式可以是在沟道顶部形成一定厚度的 P型重摻杂区域。 可以采用离子注 入或其他方法形成所述重摻杂区域， 如在沟道顶部通过离子注入法注入 BF2 形成， 其中， BF2摻杂浓度为 lel9cm-3~5el9cm-3,如 3 el9cm-3,注入深度为 6nm~15nm,如 8nm、 10nm或 12nm。 形成刻蚀停止层 106后的半导体结构如 图 6所示， 图 7为图 6中半导体结构沿与沟道垂直方向截面的剖面图。 所述 形成刻蚀停止层 106的步骤可以在形成鰭片 102之前在沟道上方形成刻蚀停 止层 106， 例如通过淀积掩膜版形成所述刻蚀停止层 106， 然后再形成鰭片 102。
[0050】接下来， 沿沟道两侧垂直于沟道侧表面方向对沟道进行减薄， 直至得 到第二沟道宽度， 优选的， 所述第二沟道宽度为 12~24nm。 其中， 所述沟道 减薄方法可以是各向同性刻蚀， 在本实施例中， 可采用湿刻和 /或干刻的方法 将沟道两侧减薄， 减薄厚度可以是 8nm~15nm， 如 10nm。 可选的， 所述沟道 减薄方法可以是氧化， 通过将沟道两侧一定厚度内的硅氧化成为二氧化硅的 方法对沟道进行减薄， 减薄厚度可以是 8nm~15nm， 如 10nm。
[0051】沟道整体减薄完成之后， 在源端一侧的半导体结构上覆盖光刻胶 400。 具体地， 在半导体结构上淀积光刻胶， 利用掩膜板对所述半导体结构进行曝 光， 之后对曝光后的光刻胶 400进行各向 1§]性刻蚀， 将漏端一侧半导体结构 上的光刻胶 400去除， 暴露出漏端以及靠近漏端一侧需要减薄的沟道部分， 其中， 被光刻胶 400覆盖的范围为沟道距离源端 1/4~1/2 沟道长度处至源端 边界， 如图 8所示。
[0052]之后， 沿沟道两侧垂直于沟道侧表面方向对未被光刻胶 400覆盖的沟 道进行减薄， 直至得到第一沟道宽度， 优选的， 所述第一沟道宽度为 6~12nm。 其中， 所述沟道减薄方法可以是各向同性刻蚀， 在本实施例中， 可 采用湿刻和 /或干刻的方法进行减薄， 减薄厚度可以是 6nm~12nm， 如 10nm。 可选的， 所述沟道减薄方法可以是氧化， 通过将沟道两侧一定厚度内的硅氧 化成为二氧化硅的方法对沟道进行减薄， 减薄厚度可以是 6nm~12nm， 如 10nm。
[0053】接下来， 移除刻蚀停止层 106。 刻蚀停止层 106可以采用湿刻和 /或干 刻除去。 湿刻工艺包括采用氢氧包含溶液 （例如氢氧化铵）、 去离子水、 或 其他合适的刻蚀剂溶液； 干刻工艺例如包括等离子体刻蚀等。 移除刻蚀停止 层 106后的半导体结构如图 9所示， 为了更清楚的示出减薄后的沟道， 图 9 和图 10分別示意性地示出了图 8所对应的半导体结构沿与沟道垂直方向的剖 面图和该半导体结构的俯视图。 可以看出， 经过减薄， 靠近源端的沟道厚度 明显小于靠近漏端的沟道厚度。
[0054】接下来， 在伪栅空位中依次淀积栅介质层 107、 功函数调节层 108和 栅极金属层 109， 如图 11所示。 具体的， 所述栅介质层 107可以是热氧化层， 包括氧化硅、 氮氧化硅； 也可为高 K介质， 例如 HfA10N、 HfSiAlON , HfTaAlON , HfTiAlON、 HfON、 HfSiON、 HfTaON、 HfTiON、 A1203、 La203、 Zr02、 LaAlO中的一种或其组合， 栅介质层 107的厚度可以为 lnm -10nm， 例如 3nm、 5nm或 8nm。 所述功函数调节层 108可以采用 TiN、 TaN 等材料制成， 其厚度范围为 3nm~15nm。 所述栅极金属层 109可以为一层或 者多层结构。 其材料可以为 TaN、 TaC、 TiN、 TaAlN、 TiAlN、 ΜοΑ1Ν、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax 中的一种 或其组合。 其厚度范围例如可以为 10nm -40nm， 如 20nm或 30nm。
[0055】接下来参照图 13， 对本发明的实施例二进行简要说明， 即， 提供村底 101 ; 在沟道顶部形成盖帽层 206 ; 在所述村底上形成鰭片 102,所述鰭片 102 的宽度为第一沟道宽度； 进行浅沟槽隔离； 在沟道上方形成伪栅叠层， 形成 源漏区； 淀积层间介质层 105， 进行平坦化， 露出伪栅叠层； 移除伪栅叠层， 露出沟道部分； 在靠近漏端的沟道侧面形成掩膜 500 ; 沿沟道两侧垂直于沟 道侧表面方向对未被掩膜 500覆盖的沟道进行选择性外延， 直至得到第二沟 道宽度； 移除盖帽层 206 ; 依次淀积栅介质材料、 功函数调节材料以及栅极 金属材料。
[0056】实施例二与实施例一的区別在于， 初始时形成的鰭片 102的宽度为第 一沟道宽度， 需在后续工艺中对沟道靠近源端的部分进行加厚。
[0057】具体的， 在形成盖帽层 206之后， 在半导体结构上淀积光刻胶， 利用 掩膜板将鰭片 102沟道上靠近漏端的光刻胶去除， 暴露出沟道靠近漏端的部 分， 之后， 在暴露出的沟道部分侧面形成掩膜 500， 如图 13所示。 优选的， 所述掩膜 500为氮化硅， 通过 CVD在沟道侧面淀积一层氮化硅， 所述氧化 层厚度可以是 10nm。 再对需要进行外延生长的沟道部分侧面的光刻胶去除 暴露出沟道部分。 之后， 对沟道靠近源端的部分进行选择性外延， 得到所需 第二沟道宽度。 之后去除掩膜 500。 其余步骤的工艺科参考实施例一， 在此 不再赘述。
[0058】与实施例一相比， 实施例二的不同之处在于， 不需要对沟道靠近漏端 的部分进行刻蚀得到第一沟道宽度， 而是在初始阶段就将沟道做得较薄， 需 要在后续工艺中对沟道靠近源端的部分进行加厚。 1§]时， 由于对沟道进行选 择性外延时需要 800°C左右的高温环境， 而该温度环境会引起沟道杂质的扩 散， 因此盖帽层 206不宜选用离子注入形成重摻杂区域作为阻挡层。
[0059】接下来对本发明的实施例三进行简要说明， 即， 提供村底 101 ; 在沟 道顶部形成盖帽层 206 ; 在所述村底上形成鰭片 102,所述鰭片 102的宽度为 第一沟道宽度； 进行浅沟槽隔离； 在沟道上方形成伪栅叠层， 形成源漏区； 鰭片 102上的源漏部分进行外延生长， 直至源漏区宽度为所述第二沟道宽度 的 1.5~4倍； 淀积层间介质层 105， 进行平坦化， 露出伪栅叠层； 移除伪栅 叠层， 露出沟道部分； 在靠近漏端的沟道侧面形成掩膜 500 ; 沿沟道两侧垂 直于沟道侧表面方向对未被掩膜 500覆盖的沟道进行选择性外延， 直至得到 第二沟道宽度； 移除盖帽层 206 ; 依次淀积栅介质材料、 功函数调节材料以 及栅极金属材料。
[0060】具体的， 与实施例二类似， 依次在半导体村底上在沟道顶部形成盖帽 层 206、 形成鰭片 102、 进行浅沟槽隔离、 在沟道上方形成伪栅叠层、 形成 源漏区。 其中， 鰭片 102 的宽度即为第二沟道宽度， 也就是说， 初始源漏区 的宽度较窄， 会产生较大的寄生电阻， 需要在后期工艺中进行加厚。 因此， 在形成源漏区之后， 以鰭片 102 上的源漏区部分为村底， 进行外延生长， 外 延生长的晶向与源漏区各表面的晶向相一致。 具体地外延生长方法可以是化 学汽相淀积 （CVD)、 分子束外延法 （MBE) 或其他方法。
[0061】源漏区加厚之后其余步骤的工艺， 如淀积层间介质层、 移除伪栅叠层 等步骤可具体参考实施例一， 在此不再赘述根据实施例三所述的方法， 初始 的鰭片 102 宽度为第二沟道宽度， 为了减小源漏区寄生电阻， 需要在后期对 源漏区部分进行加厚。 同样的， 对于实施例二中的制作方法， 也可采用对源 漏区进行外延生长的方法得到寄生电阻较小的源漏区， 在此不再赘述。
[0062】根据本发明的实施例， 采用本发明的制作方法， 有效地兼顾了沟道宽 度对载流子迁移率的影响和 DIBL 带来的非理想效应， 有效地抑制了器件的 短沟道效应， 与现有技术相比， 有效地提高了器件性能， 降低了工艺复杂度。
[0063] 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0064]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种非对称 FinFET的制造方法， 包括：
a.提供村底 (101) ;
b.在所述村底上形成鰭片 （102) ，所述鰭片 （102) 的宽度为第二沟道宽 度；
c.进行浅沟槽隔离；
d.在所述鰭片中部的沟道上方和侧面形成伪栅叠层， 在鰭片两端分別形 成源漏区；
e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区， 进行平坦化， 露 出伪栅叠层；
f.移除伪栅叠层， 露出沟道部分；
g.在沟道顶部形成刻蚀停止层 （106) ；
h.在源端一侧的半导体结构上覆盖光刻胶 （400) ；
i.沿沟道两侧垂直于沟道侧表面方向对未被光刻胶 （400) 覆盖的沟道进 行减薄， 直至得到第一沟道宽度；
j.移除刻蚀停止层 （106) 。
2、 根据权利要求 1所述的 FinFET制造方法， 其特征在于， 在步骤 g中， 所 述刻蚀停止层 （106) 的形成方式是在沟道顶部形成 P型重摻杂区域。
3、 根据权利要求 2所述的 FinFET制造方法， 其特征在于， 所述重摻杂区域 的形成方式为离子注入。
4、 根据权利要求 3所述的 FinFET制造方法， 其特征在于， 所述离子注入的 元素为 BF2， 摻杂浓度为 lel9cm-3~5el9cm-3， 注入深度为 10nm。
5、 根据权利要求 1所述的 FinFET制造方法， 其特征在于， 所述步骤 g在步 骤 b前进行， 在形成鰭片 （102) 之前在沟道上方形成刻蚀停止层 （106) 。
6、 根据权利要求 5所述的 FinFET制造方法， 其特征在于， 在步骤 g中， 所 述刻蚀停止层 （106) 的形成方式是淀积掩膜版。
7、 根据权利要求 1所述的 FinFET制造方法， 其特征在于， 在步骤 h中， 所 述半导体结构上被光刻胶覆盖的范围为沟道距离源端 1/4~1/2沟道长度处至 源端边界。
8、 根据权利要求 1所述的 FinFET制造方法， 其特征在于， 在步骤 i中， 所 述沟道减薄方法是对暴露的沟道侧面进行各向 1§]性刻蚀。
9、 根据权利要求 1所述的 FinFET制造方法， 其特征在于， 在步骤 i中， 所 述沟道减薄方法是对暴露的沟道侧面进行氧化。
10、 一种非对称 FinFET的制造方法， 包括：
a.提供村底 (101) ;
b.在沟道顶部形成盖帽层 （206) ；
c.在所述村底上形成鰭片 （102 ) ，所述鰭片 （102 ) 的宽度为第一沟道宽 度；
d.进行浅沟槽隔离；
e.在所述鰭片中部的沟道上方和侧面形成伪栅叠层， 在鰭片两端分別形 成源漏区；
f.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区， 进行平坦化， 露 出伪栅叠层；
g.移除伪栅叠层， 露出沟道部分；
h.在靠近漏端的沟道侧面形成掩膜 （500) ；
i.沿沟道两侧垂直于沟道侧表面方向对未被掩膜 (500) 覆盖的沟道进行 选择性外延， 直至得到第二沟道宽度；
j.移除盖帽层 （206) 。
1 1、 根据权利要求 10所述的 FinFET制造方法， 其特征在于， 在步骤 b中， 所述盖帽层 （206) 的形成方式是淀积掩膜版。
12、 根据权利要求 10所述的 FinFET制造方法， 其特征在于， 在步骤 h中， 所述半导体结构上未被掩膜 （500) 覆盖的范围为沟道距离源端 1/4~1/2沟道 长度处至源端边界。
13、 根据权利要求 10所述的 FinFET制造方法， 其特征在于， 在步骤 e中形 成源漏区时还包括对鰭片 （102) 上的源漏部分进行外延生长， 直至源漏区 宽度为所述第二沟道宽度的 1.5~4倍。
14、 根据权利要求 1或 10所述的 FinFET制造方法， 其特征在于， 所述第一 沟道宽度为 5~10nm。
15、 根据权利要求 1或 10所述的 FinFET制造方法， 其特征在于， 所述第二 沟道宽度为 10~20nm。
16、 根据权利要求 1或 10所述的 FinFET制造方法， 其特征在于， 在步骤 j 之后， 还包括： p.依次淀积栅介质材料、 功函数调节材料以及栅极金属材料。
17、 一种非对称 FinFET结构， 包括：
半导体村底 （101 ) ；
位于所述村底 （101 ) 上的鰭片 （102) ；
位于所述村底 （101 ) 上方， 鰭片 （102) 两侧的浅沟槽隔离 （103) ； 覆盖所述浅沟槽隔离 （103) 的层间介质层 （105) ；
覆盖所述鰭片 （102) 中部的栅极叠层；
位于所述鰭片 （102) 两端的源漏区；
以及位于所述鰭片 （102) 中部， 所述栅极叠层下方的沟道区 （300) ； 其中， 所述沟道区 （300) 靠近源端部分的厚度是靠近漏端部分的厚度 的 1至 3倍。
18、 根据权利要求 17所述的 FinFET结构， 其特征在于， 所述厚沟道部分的 长度是沟道总长度的 1/4~2/3。
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