CN110896034A - 一种鳍状结构及半导体器件的制备方法 - Google Patents

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Abstract

本发明提供鳍状结构的制备方法,包括步骤:自衬底外延形成第一高迁移率材料层,或,依次外延应变缓冲层和第一高迁移率材料层以形成叠层;自顶层向下形成若干鳍状结构;淀积氧化介质层并进行第一次平坦化处理;选择性去除至少一个鳍状结构以形成至少一个凹槽;选择性外延第二高迁移率材料后进行第二次平坦化处理以在凹槽中形成第二外延结构;选择性去除至少一个鳍状结构和/或第二外延结构以形成至少一个凹槽;选择性外延第三高迁移率材料后进行第三次平坦化处理,在凹槽中形成第三外延结构;依次形成第n外延结构;腐蚀氧化介质层,使鳍状结构、第二外延结构、第三外延结构和第n外延结构露头。本发明还提供半导体器件的制备方法。

Description

一种鳍状结构及半导体器件的制备方法
技术领域
本发明涉及半导体技术领域,特别是涉及一种鳍状结构及半导体器件的制备方法。
背景技术
为了满足高电子迁移率沟道鳍式场效晶体管(FinFET,FinField-EffectTransistor)性能以及电路设计需求,需要在衬底上形成不同材料的鳍(Fin)状结构,现有的用于形成鳍状结构的工艺STI last和STI first。
其中,采用STI last形成鳍状结构的具体方法是,利用选择性外延的方法在硅衬底上形成具有一定厚度的高迁移率材料层,然后利用光刻和刻蚀工艺,自高迁移率材料层的顶层向下形成若干鳍状结构,在已形成的结构上淀积氧化介质层(STI,Shallow TrenchIsolation),氧化介质层一般为SiO2,采用化学机械抛光工艺(CMP,Chemical MechanicalPolishing)使鳍状结构露头。
可见,采用STI last工艺形成的鳍状结构具有工艺简单的优点,但是却不适用于在衬底上集成两种及以上材料的鳍状结构。
采用STI first形成鳍状结构的具体方法是,先在Si衬底上形成Si Fin;在已经形成的结构上淀积氧化介质层(STI,Shallow Trench Isolation),氧化介质层一般为SiO2;采用化学机械抛光工艺(CMP,Chemical Mechanical Polishing)使Si Fin露头;采用湿法刻蚀或干法刻蚀工艺将Si Fin回刻;采用选择性外延、平坦化工艺在Si Fin的位置重新形成不同材料的Fin的替代。
采用STI first工艺虽然能够形成两种及以上材料的鳍状结构,但是由于Si Fin的干法刻蚀和Si Fin回刻后,形成的凹槽状结构的侧壁的粗糙度、深度和底部形貌各异,无法确保外延形成的不同材料的Fin的替代的质量一致性,进而会影响最终的FinFET器件的迁移率。而且,需要多次光刻、刻蚀、选择性外延和平坦化,工艺较为复杂。
发明内容
针对上述问题,本发明的目的是提供一种工艺简单且适用于两种及以上材料的鳍状结构及半导体器件的制备方法。
为了实现上述目的,本发明采用以下技术方案:一种鳍状结构的制备方法,包括以下步骤:
S100、提供衬底,自衬底的顶层外延第一高迁移率材料以形成第一高迁移率材料层,或,依次外延应变缓冲层和第一高迁移率材料层以形成叠层;
S101、自第一高迁移率材料层的顶层向下光刻刻蚀形成若干鳍状结构;
S102、在已形成的结构上淀积氧化介质层,并进行第一次平坦化处理;
S103、选择性去除至少一个鳍状结构,以形成至少一个凹槽;
S104、在已形成的结构上选择性外延第二高迁移率材料后进行第二次平坦化处理,以在凹槽中形成第二外延结构;第二高迁移率材料与第一高迁移率材料不同,或第二高迁移率材料与第一高迁移率材料相同但成分不同;
S105、选择性去除至少一个鳍状结构和/或第二外延结构,以形成至少一个凹槽;
S106、在已形成的结构上选择性外延第三高迁移率材料后进行第三次平坦化处理,以在凹槽中形成第三外延结构;第三高迁移率材料与第一高迁移率材料、第二高迁移率材料不同,或第三高迁移率材料与第一高迁移率材料或第二高迁移率材料相同但成分不同;
S107、重复步骤S105和S106,依次形成第n外延结构,其中n为大于3的正整数;第n外延结构的材料与第n-1外延结构的材料不同,或材料相同但成分不同;
S108、腐蚀氧化介质层,使鳍状结构、第二外延结构、第三外延结构和第n外延结构露头。
优选地,选择性去除至少一个鳍状结构,以形成至少一个凹槽的步骤包括:
在氧化介质层的顶层涂覆光刻胶,并在光刻胶的顶层定义出待去除的鳍状结构的区域;
采用湿法刻蚀或干法刻蚀去除区域内的鳍状结构,以形成凹槽;
去除光刻胶。
优选地,选择性去除至少一个鳍状结构,以形成至少一个凹槽的步骤包括:
在氧化介质层的顶层淀积以形成硬掩膜层;
在硬掩膜层涂覆光刻胶,并在光刻胶的顶层定义出待去除的鳍状结构的区域;
采用湿法刻蚀或干法刻蚀区域中的硬掩膜层,并去除光刻胶;
采用湿法刻蚀或干法刻蚀区域中的鳍状结构,以形成凹槽。
优选地,形成凹槽后,且选择性外延前或后去除硬掩膜层。
优选地,硬掩膜层的材料是SiO2、SiN或非晶碳中的任意一种。
优选地,鳍状结构、第二外延结构、第三外延结构和第n外延结构的材料均是SixGe1-x、Ge、III-V中的任意一种,其中,0≤x≤100%。
优选地,应变缓冲层的材料是SiyGe1-y、InGaAs或GaAs中的任意一种,其中,10%≤y≤80%。
优选地,在已形成的结构上淀积氧化介质层后,还包括以下步骤:
对已形成的结构进行低温退火处理。
优选地,低温退火处理的方法包括炉管退火、快速退火或激光退火中的任意一种,或任意两种低温退火处理方法的组合;
其中,炉管退火的退火温度为600-800摄氏度,退火时间为20-60分钟;
快速退火的退火温度为700-850摄氏度,退火时间为10-60秒;
激光退火的退火温度为750-1150摄氏度,退火时间为10纳秒至500毫秒。
优选地,腐蚀氧化介质层的溶液为HF溶液或BOE溶液。
本发明还提供一种半导体器件的制备方法,包括以下步骤:
利用鳍状结构的制备方法,沿第一方向制备形成鳍状结构;
沿第二方向,在每一个鳍状结构的上方均形成假栅;并在假栅的两侧形成侧墙;
在侧墙两侧的鳍状结构上刻蚀并生长源漏外延层,形成源/漏区;
在已形成的结构上沉积氧化介质层,并对氧化介质层进行平坦化处理,以露出假栅的顶部;
去除假栅;并依次在栅极区域内形成栅极介质层和栅极。
本发明提供的鳍状结构的制备方法,由于首先采用STI last工艺制备形成若干鳍状结构,然后再利用STI first工艺选择性去除某一或某几个鳍状结构,然后在去除的鳍状结构的位置处选择性外延形成与鳍状结构材料不同或材料相同成分不同的第二外延结构,平坦化处理后腐蚀氧化介质层,使未去除的鳍状结构和新形成的第二外延结构露头。更进一步地,可以选择性去除鳍状结构和/或第二外延结构(第二外延结构为若干个,选择性去除其中一个或几个,而非全部不去),然后在去除的鳍状结构和/或第二外延结构的位置处选择性外延形成与鳍状结构和第二外延结构材料不同或材料相同但成分不同的第三外延结构,以此类推,最终能够在衬底上形成至少两种不同材料或相同材料但不同成分的鳍状结构。
本发明提供的鳍状结构的制备方法能够克服STI last工艺存在的不能在衬底上形成多种材料的鳍状结构的问题,而相对于STI first工艺具有工艺简单的优点。
附图说明
图1是本发明提供的第一个实施例的鳍状结构的制备方法的流程图;
图2至图29是本发明提供的鳍状结构的制备方法每一步骤对应的结构变化图;
图30是本发明提供的第一个实施例的半导体器件的制备方法的流程图。
其中,10. 衬底,11. 第一高迁移率材料层,12. 应变缓冲层,13. 鳍状结构,140.第一凹槽,141. 第二凹槽,15. 氧化介质层,160. 第二外延结构,161. 第一外延结构,17.光刻胶层,18. 硬掩膜层。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是,本发明还可以采用其他不同于在此描述的其他方式来实施,因此,本发明并不限于下面公开的具体实施例的限制。
为了解决不能在衬底上集成多种材料的鳍状结构以及集成多种材料的鳍状结构存在的工艺复杂等技术问题,本发明提供一种鳍状结构及半导体器件的制备方法。
图1示出了本发明提供的一种鳍状结构的制备方法的一个实施例,包括以下步骤:
S100、提供衬底10,自衬底10的顶层外延第一高迁移率材料以形成第一高迁移率材料层11(具体参见图2),或,外延应变缓冲层12和第一高迁移率材料层11以形成叠层(具体参见图3);
在本步骤中,衬底10优选为Si衬底,当然,也可以是具有高阻抗性能的SOI(Silicon-On-Insulator,绝缘衬底上的硅)衬底,其具有顶层硅、背衬底和介于两者之间的埋氧化层。
第一高迁移率材料可以是SixGe1-x、Ge、III-V中的任意一种,其中,0≤x≤100%。第一高迁移率材料层11的厚度比鳍状结构13露头的高度大即可,不限定为某一具体的数值或数值范围。
当然,也可以先在衬底10的顶层先外延形成一层应变缓冲层12,然后在应变缓冲层12的顶层外延形成一层第一高迁移率材料层11,应变缓冲层12和第一高迁移率材料层11构成叠层结构,基于叠层结构形成的鳍状结构13,相对于仅在衬底10上形成第一高迁移率材料层11而形成的鳍状结构13的厚度较厚,以适应不同器件的集成需求。
应变缓冲层12的材料可以是SiyGe1-y、InGaAs或GaAs中的任意一种,其中,10%≤y≤80%。
应变缓冲层12的厚度优选在1-3微米之间选取任意值。
S101、自第一高迁移率材料层11的顶层向下光刻刻蚀形成若干鳍状结构13;
在本步骤中,可以首先利用侧墙转移或其他光刻技术在第一高迁移率材料层11的顶层定义出鳍状结构13的图形,图形为间隔且相互平行分布的条状结构,包括需要刻蚀的区域和不需要刻蚀的区域,然后利用干法刻蚀或湿法刻蚀自需要刻蚀的区域的顶层向下刻蚀形成第一凹槽140,两相邻的第一凹槽140之间则形成鳍状结构13。
鳍状结构13的高度、宽度和长度可以根据待集成的器件需要的阈值电压确定,在此不限定为某一具体的数值或数值范围。
鳍状结构13自上至下可以包括第一高迁移率材料层11和衬底10(具体参见图4),或,第一高迁移率材料层11和应变缓冲层12(具体参见图5)。
用于形成鳍状结构13所采用的光刻和刻蚀工艺为本领域技术人员公知的技术,且不是本发明的核心改进点,因此,不做详细阐述。
S102、具体参见图6和图7,在已形成的结构上淀积氧化介质层15,并进行第一次平坦化处理;
在本步骤中,已形成的结构包括衬底10和形成于衬底10上,间隔且相互平行分布的鳍状结构13。
在已形成的结构上淀积氧化介质层15后,氧化介质层15将鳍状结构13之间的第一凹槽140填满且将鳍状结构13完全覆盖。
氧化介质层15优选为SiO2,淀积形成氧化介质层15的方法可以是等离子体增强化学的气相沉积法(PECVD)、低压化学气相沉积法(LPCVD)、高深宽比工艺(HARP)、高压化学气相沉积法(HPCVD)和火焰气相沉积法(FCVD)中的任意一种。由于上述沉积法不是本发明研究的重点,而且均是现有技术中较为成熟的工艺方法,因此不做具体阐述。
淀积形成氧化介质层15之后,进行低温退火处理。低温退火处理的方法可以是炉管退火、快速退火或激光退火中的任意一种,或者任意两种低温退火处理方法的组合;
其中,炉管退火的退火温度为600-800摄氏度,退火时间为20-60分钟;
快速退火的退火温度为700-850摄氏度,退火时间为10-60秒;
激光退火的退火温度为750-1150摄氏度,退火时间为10纳秒至500毫秒。
低温退火处理之后,采用化学机械抛光工艺(CMP,Chemical MechanicalPolishing)对淀积氧化介质层15后的结构的顶层进行平坦化处理,以使鳍状结构13的顶端外露。
S103、选择性去除至少一个鳍状结构13,以形成至少一个第二凹槽141;
在本步骤中,可以采用两种方式选择性去除至少一个鳍状结构13,以形成至少一个第二凹槽141。
其中,第一种方式包括以下步骤(具体参见图8至图9以及图12至图13):
在已形成的结构的顶层涂覆以形成光刻胶层17,并在光刻胶层17的顶层定义出待去除的鳍状结构13的区域(具体参见图8或图12),其中,已形成的结构包括衬底10、鳍状结构13和氧化介质层15。
采用湿法刻蚀或干法刻蚀去除区域中的鳍状结构13,以形成第二凹槽141(具体参见图9或图13)。
形成第二凹槽141后,且选择性外延第二高迁移率材料前,去除光刻胶层17。
其中,第二种方式包括以下步骤(具体参见图16至图18以及图22至图24):
在已形成的结构的顶层淀积以形成硬掩膜层18,硬掩膜层18的材料可以是SiO2、SiN或非晶碳中的任意一种,其中,已形成的结构包括衬底10、鳍状结构13和氧化介质层15。
在硬掩膜层18涂覆光刻胶(图中未示出),并在光刻胶的顶层定义出待去除的鳍状结构13的区域(具体参见图17和图23),采用湿法刻蚀或干法刻蚀区域中的硬掩膜层18,并去除光刻胶;
采用湿法刻蚀或干法刻蚀去除区域中的鳍状结构13,以形成第二凹槽141(具体参见图18和图24)。
形成第二凹槽141且选择性外延第二高迁移率材料前或后,进行第二次平坦化处理前,去除硬掩膜层18(参见图26)。
S104、在已形成的结构上选择性外延第二高迁移率材料后进行第二次平坦化处理,以在第二凹槽141中形成第二外延结构160(具体参见图11、图15、图21、图27);第二高迁移率材料与第一高迁移率材料不同,或第二高迁移率材料与第一高迁移率材料相同但成分不同;
在本步骤中,如果采用上述第一种方式去除鳍状结构13以形成第二凹槽141,选择性外延第二高迁移率材料而在第二凹槽141和/或鳍状结构13上形成凸出于氧化介质层15的顶层的第一外延结构161(具体参见图10、图14)。
采用化学机械抛光工艺进行平坦化处理,即去除凸出于氧化介质层15顶层的部分,最终在第二凹槽141中形成的第二外延结构160与氧化介质层15的顶层齐平。
第二高迁移率材料与第一高迁移率材料不同,以确保在衬底10上集成至少两种不同的鳍状结构,第二高迁移率材料也可以是SixGe1-x、Ge、III-V中的任意一种,其中,0≤x≤100%。
示例地:当第一高迁移率材料为SixGe1-x时,第二高迁移率材料则可以为Ge,其中,0≤x≤100%,反之亦然。
当然,第一高迁移率材料和第二高迁移率材料还可以是其他组合方式。
S105、选择性去除至少一个鳍状结构13和/或所述第二外延结构160,以继续形成至少一个第二凹槽141;
在本步骤中,可以继续采用步骤S103的方法去除经步骤S104之后形成的结构上的至少一个鳍状结构13,或者,当经步骤S104之后形成的结构上具有多个材料或成分区别于鳍状结构13的第二外延结构160时,也可以采用步骤S103的方法去除其中一个或去除个数小于总个数的第二外延结构160,亦或是采用步骤103的方法既去除经步骤S104之后形成的结构上的鳍状结构13、又去除其中一个或去除个数小于总个数的第二外延结构160,以在去除的部分继续形成第二凹槽141。
S106、在已形成的结构上选择性外延第三高迁移率材料后进行第三次平坦化处理,以在经步骤S105后形成的第二凹槽141中形成第三外延结构(图中未示出);第三高迁移率材料与第一高迁移率材料、第二高迁移率材料不同,或第三高迁移率材料与第一高迁移率材料或第二高迁移率材料相同但成分不同;
经本步骤后,已形成的结构上集成了三种不同材料或相同材料但不同成分的鳍状结构13、第二外延结构160和第三外延结构。
S107、重复所述步骤S105和S106,依次形成第n外延结构,其中n为大于3的正整数;第n外延结构的材料与第n-1外延结构的材料不同,或材料相同但成分不同;
在本步骤中,可以去除经步骤S106形成的结构上的鳍状结构13、和/或第二外延结构160、和/或第三外延结构,然后选择性外延形成第n外延结构,其中n为大于3的正整数。
经本步骤后,已形成的结构上集成了至少四种不同材料或相同材料但不同成分的鳍状结构13、第二外延结构160、第三外延结构……第n外延结构。
S108、腐蚀氧化介质层15,使鳍状结构13、第二外延结构160、第三外延结构和第n外延结构(具体参见图28和图29)露头。
在本步骤中,可以采用STI recess工艺使其露头。
STI recess工艺可以选择HF(氢氟酸)溶液或BOE(缓冲氧化物刻蚀液)溶液选择性腐蚀氧化介质层15。
本发明还提供一种鳍状结构的制备方法的第一个具体实施例:
S200、提供Si衬底,自Si衬底的顶层选择性外延一层SixGe1-x,其中,0≤x≤100%;
S201、利用侧墙转移在SixGe1-x的顶层定义出鳍状结构的图形,图形为两个间隔且相互平行分布的条状结构;利用干法刻蚀或湿法刻蚀自需要刻蚀的区域的顶层向下刻蚀形成第一凹槽,两相邻的第一凹槽之间则形成鳍状结构;鳍状结构自上而下包括SixGe1-x层和Si衬底层;
S202、在已形成的结构上淀积氧化介质层,氧化介质层的材料为SiO2;采用炉管退火的方式进行低温退火处理,退火温度是600摄氏度、退火时间为60分钟;低温退火处理后采用采用化学机械抛光工艺进行磨平,以使鳍状结构的顶层外露;
S203、选择性去除一个鳍状结构,以形成至少第二凹槽;
选择性去除一个鳍状结构,以形成至少第二凹槽的步骤包括:
在已形成的结构的顶层涂覆以形成光刻胶层,并在光刻胶层的顶层定义出待去除的鳍状结构的区域。
采用湿法刻蚀或干法刻蚀去除区域中的鳍状结构,以形成第二凹槽,去除光刻胶层;
S204、在已形成的结构上选择性外延Ge以在第二凹槽和鳍状结构的顶层形成第一外延结构,平坦化处理后在第二凹槽中形成第二外延结构。
S205、利用HF(氢氟酸)溶液腐蚀氧化介质层,使鳍状结构和第二外延结构露头,以在衬底上集成两种材料不同的鳍状结构。
本发明还提供一种鳍状结构的制备方法的第二个具体实施例:
S300、提供Si衬底,自Si衬底的顶层选择性外延一层应变缓冲层,应变缓冲的材料是SiyGe1-y,其中,10%≤y≤80%,在应变缓冲层的顶层选择性外延一层SixGe1-x,其中,0≤x≤100%;
S301、利用侧墙转移在SixGe1-x的顶层定义出鳍状结构的图形,图形为两个间隔且相互平行分布的条状结构;利用干法刻蚀或湿法刻蚀自需要刻蚀的区域的顶层向下刻蚀形成第一凹槽,两相邻的第一凹槽之间则形成鳍状结构;鳍状结构自上而下包括SixGe1-x层、SiyGe1-y和Si衬底层;
S302、在已形成的结构上淀积氧化介质层,氧化介质层的材料为SiO2;采用快速退火的方式进行低温退火处理,退火温度是700摄氏度、退火时间为60分钟;低温退火处理后采用采用化学机械抛光工艺进行磨平,以使鳍状结构13的顶层外露;
S303、选择性去除一个鳍状结构,以形成至少一个第二凹槽;
选择性去除一个鳍状结构,以形成至少一个第二凹槽的步骤包括:
在已形成的结构的顶层淀积以形成硬掩膜层,硬掩膜层的材料是SiO2
在硬掩膜层涂覆光刻胶,并在光刻胶的顶层定义出待去除的鳍状结构的区域;
采用湿法刻蚀或干法刻蚀区域中的硬掩膜层,并去除光刻胶;
采用湿法刻蚀或干法刻蚀去除区域中的鳍状结构,以形成第二凹槽。
S304、在已形成的结构上选择性外延Ge以在第二凹槽和鳍状结构上形成第一外延结构,平坦化处理后在第二凹槽中形成第二外延结构;
平坦化处理前,先去除已形成的结构顶层的硬掩膜层,然后再进行平坦化处理。
S305、利用HF(氢氟酸)溶液腐蚀氧化介质层,使鳍状结构和第二外延结构露头,以在衬底上集成两种材料不同的鳍状结构。
本发明还提供一种鳍状结构的制备方法的第三个具体实施例:
本实施例与第一和第二实施例的区别在于,在形成第二外延结构后,选择性去除一个鳍状结构和一个第二外延结构,以形成两个第二凹槽,形成第二凹槽的方法是:
在已形成的结构的顶层淀积以形成硬掩膜层,硬掩膜层的材料是SiO2;
在硬掩膜层涂覆光刻胶,并在光刻胶的顶层定义出待去除的鳍状结构和第二外延结构的区域,采用湿法刻蚀或干法刻蚀区域中的硬掩膜层,并去除光刻胶;
采用湿法刻蚀或干法刻蚀去除区域中的鳍状结构和第二外延结构,以形成第二凹槽。
在已形成的结构上选择性外延III-V后,去除硬掩膜层并进行平坦化处理,以在第二凹槽中形成第三外延结构。
腐蚀氧化介质层,使鳍状结构、第二外延结构和第三外延结构露头,最终在衬底上集成三种材料不同的鳍状结构。
本发明还提供一种半导体器件的制备方法(具体可参见图30),包括以下步骤:
S400、利用鳍状结构的制备方法,沿第一方向制备形成鳍状结构;
S401、沿第二方向,在每一个鳍状结构的上方均形成假栅;并在假栅的两侧形成侧墙;
本步骤中,第二方向可与第一方向垂直,还可以根据实际工况设置第一方向与第二方向之间的夹角;具体地,先沿第二方向,在若干鳍状结构上沉积假栅的栅极材料,其中,栅极材料可以为多晶硅;然后可以采用湿法刻蚀或干法刻蚀工艺,刻蚀栅极材料形成假栅;再沉积侧墙的侧墙材料,之后可以采用湿法刻蚀或干法刻蚀工艺,刻蚀侧墙材料形成侧墙。
S402、在侧墙两侧的鳍状结构上刻蚀并生长源漏外延层,形成源/漏区;
本步骤中,先刻蚀假栅两侧的鳍状结构,形成凹陷区;然后在鳍状结构的凹陷区生长源漏区材料,以形成源/漏区。
S403、在已形成的结构上沉积氧化介质层,并对氧化介质层进行平坦化处理,以露出假栅的顶部;
本步骤中,在已形成的结构上沉积一层氧化介质层,其中,氧化介质层可以为SiO2,其沉积的厚度应足以埋入突出的假栅;之后采用化学机械抛光等工艺对氧化介质层进行平坦化,以露出假栅的顶部。
S404、去除假栅,并依次在栅极区域内形成栅极介质层和栅极。
本步骤中,可以采用干法或湿法刻蚀工艺去除假栅,在去除假栅之后,在栅极区域内沉积一层栅极介质层。
优选地,栅极介质层为高介电常数层。
具体地,高介电常数层可HfO2(二氧化铪)、ZrO2(二氧化锆)、TiO2(二氧化钛)或Al2O3(三氧化二铝)等介电常数较高的材料。
沉积之后,在栅极介质层上形成栅极,其中,栅极可为TaN(氮化钽)、TiN(氮化钛)、TiAlC(碳铝钛)等满足要求的任一种或几种物质的叠层。
栅极介质层和栅极的层厚可根据具体情况设置。
需要说明的是,可以通过多种方式来实现步骤S201至步骤S204,如何实现步骤S401至步骤S404并非本发明的主要特征所在,因此在本说明书中,只对其进行简要地介绍,以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (11)

1.一种鳍状结构的制备方法,其特征在于,包括以下步骤:
S100、提供衬底,自所述衬底的顶层外延第一高迁移率材料以形成第一高迁移率材料层,或,依次外延应变缓冲层和所述第一高迁移率材料层以形成叠层;
S101、自所述第一高迁移率材料层的顶层向下光刻刻蚀形成若干鳍状结构;
S102、在已形成的结构上淀积氧化介质层,并进行第一次平坦化处理;
S103、选择性去除至少一个所述鳍状结构,以形成至少一个凹槽;
S104、在已形成的结构上选择性外延第二高迁移率材料后进行第二次平坦化处理,以在所述凹槽中形成第二外延结构;所述第二高迁移率材料与所述第一高迁移率材料不同,或所述第二高迁移率材料与所述第一高迁移率材料相同但成分不同;
S105、选择性去除至少一个所述鳍状结构和/或所述第二外延结构,以形成至少一个所述凹槽;
S106、在已形成的结构上选择性外延第三高迁移率材料后进行第三次平坦化处理,以在所述凹槽中形成第三外延结构;所述第三高迁移率材料与所述第一高迁移率材料、第二高迁移率材料不同,或所述第三高迁移率材料与所述第一高迁移率材料或第二高迁移率材料相同但成分不同;
S107、重复所述步骤S105和S106,依次形成第n外延结构,其中n为大于3的正整数;所述第n外延结构的材料与第n-1外延结构的材料不同,或材料相同但成分不同;
S108、腐蚀所述氧化介质层,使所述鳍状结构、第二外延结构、第三外延结构和第n外延结构露头。
2.根据权利要求1所述的鳍状结构的制备方法,其特征在于,所述选择性去除至少一个所述鳍状结构,以形成至少一个凹槽的步骤包括:
在所述氧化介质层的顶层涂覆光刻胶,并在所述光刻胶的顶层定义出待去除的所述鳍状结构的区域;
采用湿法刻蚀或干法刻蚀去除所述区域内的所述鳍状结构,以形成所述凹槽;
去除所述光刻胶。
3.根据权利要求1所述的鳍状结构的制备方法,其特征在于,所述选择性去除至少一个所述鳍状结构,以形成至少一个凹槽的步骤包括:
在所述氧化介质层的顶层淀积以形成硬掩膜层;
在所述硬掩膜层涂覆光刻胶,并在所述光刻胶的顶层定义出待去除的所述鳍状结构的区域;
采用湿法刻蚀或干法刻蚀所述区域中的所述硬掩膜层,并去除所述光刻胶;
采用湿法刻蚀或干法刻蚀去除所述区域中的所述鳍状结构,以形成所述凹槽。
4.根据权利要求3所述的鳍状结构的制备方法,其特征在于,形成所述凹槽后,且选择性外延前或后去除所述硬掩膜层。
5.根据权利要求3所述的鳍状结构的制备方法,其特征在于,所述硬掩膜层的材料是SiO2、SiN或非晶碳中的任意一种。
6.根据权利要求1所述的鳍状结构的制备方法,其特征在于,所述鳍状结构、第二外延结构、第三外延结构和第n外延结构的材料均是SixGe1-x、Ge、III-V中的任意一种,其中,0≤x≤100%。
7.根据权利要求1所述的鳍状结构的制备方法,其特征在于,所述应变缓冲层的材料是SiyGe1-y、InGaAs或GaAs中的任意一种,其中,10%≤y≤80%。
8.根据权利要求1所述的鳍状结构的制备方法,其特征在于,在已形成的结构上淀积所述氧化介质层后,还包括以下步骤:
对已形成的结构进行低温退火处理。
9.根据权利要求8所述的鳍状结构的制备方法,其特征在于,所述低温退火处理的方法包括炉管退火、快速退火或激光退火中的任意一种,或任意两种所述低温退火处理方法的组合;
其中,所述炉管退火的退火温度为600-800摄氏度,退火时间为20-60分钟;
所述快速退火的退火温度为700-850摄氏度,退火时间为10-60秒;
所述激光退火的退火温度为750-1150摄氏度,退火时间为10纳秒至500毫秒。
10.根据权利要求1所述的鳍状结构的制备方法,其特征在于,腐蚀所述氧化介质层的溶液为HF溶液或BOE溶液。
11.一种半导体器件的制备方法,其特征在于,包括以下步骤:
利用权利要求1至9任意一项所述的鳍状结构的制备方法,沿第一方向制备形成鳍状结构;
沿第二方向,在每一个所述鳍状结构的上方均形成假栅;并在所述假栅的两侧形成侧墙;
在所述侧墙两侧的所述鳍状结构上刻蚀并生长源漏外延层,形成源/漏区;
在已形成的结构上沉积氧化介质层,并对所述氧化介质层进行平坦化处理,以露出所述假栅的顶部;
去除所述假栅;并依次在栅极区域内形成栅极介质层和栅极。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728304A (zh) * 2008-10-16 2010-06-09 上海华虹Nec电子有限公司 降低沟槽隔离漏电的方法
US20120171832A1 (en) * 2010-12-29 2012-07-05 Globalfoundries Singapore Pte. Ltd. Finfet with stressors
CN103177948A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的鳍部以及鳍式场效应管的形成方法
CN103311125A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 具有应变区的finFET器件
CN106960846A (zh) * 2016-01-12 2017-07-18 联华电子股份有限公司 半导体元件及其制作方法
US20180082883A1 (en) * 2015-09-15 2018-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and Methods of Forming FETS
CN108807544A (zh) * 2013-06-26 2018-11-13 美商新思科技有限公司 具有异质结和改进的沟道控制的FinFET
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728304A (zh) * 2008-10-16 2010-06-09 上海华虹Nec电子有限公司 降低沟槽隔离漏电的方法
US20120171832A1 (en) * 2010-12-29 2012-07-05 Globalfoundries Singapore Pte. Ltd. Finfet with stressors
CN103177948A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的鳍部以及鳍式场效应管的形成方法
CN103311125A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 具有应变区的finFET器件
CN108807544A (zh) * 2013-06-26 2018-11-13 美商新思科技有限公司 具有异质结和改进的沟道控制的FinFET
US20180082883A1 (en) * 2015-09-15 2018-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and Methods of Forming FETS
CN106960846A (zh) * 2016-01-12 2017-07-18 联华电子股份有限公司 半导体元件及其制作方法
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法

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