CN106960846A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该半导体元件包含有一基底、一包含有一第一导电型态的第一阱区、一包含有一第二导电型态的第二阱区、一第一鳍片结构、以及一第二鳍片结构。该第一导电型态与该第二导电型态彼此互补。该基底包含有一第一半导体材料，该第一鳍片结构与该第二鳍片结构包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。该第一鳍片结构内的该第一半导体材料包含有一第一浓度，该第二鳍片结构内的该第一半导体材料包含有一第二浓度，且该第二浓度大于该第一浓度。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种具有鳍片结构的半导体元件及其制作方法。
背景技术
外延(epitaxial)结构广泛地用于半导体制作工艺中，举例来说，现有技术常利用选择性外延成长(selective epitaxial growth，以下简称为SEG)技术于一单晶基板内形成一晶格排列与基板相同的外延结构，例如硅锗(silicon germanium，以下简称为SiGe)外延结构。利用SiGe外延结构的晶格常数(lattice constant)大于硅基板晶格的特点，SiGe外延结构可产生应力，并用于改善MOS晶体管的性能。
然而，外延结构的采用固然可有效提升元件效能，但外延结构的制作大大地增加了半导体制作工艺的复杂度以及制作工艺控制的困难度。举例来说，不同导电类型的元件需要不同类型的应力，一般来说p型元件需要压缩(compressive)应力，而n型元件需要伸张(tensile)应力，因此进一步增加了具有外延结构的半导体元件在设计与制作上的难度。
由此可知，外延结构的存在虽可有效增进元件效能，然而随着半导体制作工艺与产品的复杂度不断提升，业界仍不断地面对挑战。
发明内容
因此，本发明的一目的在于提供一种半导体元件及其制作方法，且根据该制作方法获得的半导体元件具有可提供互补导电型态元件所需的不同应力件。
根据本发明所提供的权利要求，提供一种半导体元件，该半导体元件包括一基底、一形成在该基底内且包括一第一导电型态的第一阱区、一形成在该基底内且包括一第二导电型态的第二阱区、一形成在该第一阱区上的第一鳍片结构、以及一形成在该第二阱区上的第二鳍片结构。该第一导电型态与该第二导电型态彼此互补。该基底包含有一第一半导体材料、该第一鳍片结构包含有该第一半导体材料与一第二半导体材料、该第二鳍片结构包含有该第一半导体材料与该第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。该第一鳍片结构内的该第一半导体材料包含有一第一浓度，该第二鳍片结构内的该第一半导体材料包含有一第二浓度，且该第二浓度大于该第一浓度。
根据本发明所提供的权利要求，另提供一种鳍片结构的制作方法，该制作方法首先提供一基底，该基底包含有一第一半导体材料，且该基底定义有一第一阱区与一第二阱区。接下来，在该第一阱区上形成一第一图案化外延结构，以及在该第二阱区上形成一第二图案化外延结构。在形成该第一图案化外延结构与该第二图案化外延结构之后，在该基底上形成一介电层，且该介电层环绕该第一图案化外延结构与该第二图案化外延结构。随后进行一蚀刻制作工艺，移除部分该第一图案化外延结构，以在该第一阱区上形成一凹槽。在形成该凹槽后，在该凹槽内形成一外延半导体层。之后，移除部分该介电层以在该第一阱区上形成一第一鳍片结构，以及在该第二阱区上形成一第二鳍片结构。
根据本发明所提供的权利要求，还提供一种鳍片结构的制作方法，该制作方法首先提供一基底，该基底上包含有一介电层，该基底包含有一第一半导体材料，该介电层内形成有一第一沟槽与一第二沟槽。接下来，在该第一沟槽内形成一第一外延结构，以及在该第二沟槽内形成一第二外延结构。在形成该第一外延结构与该第二外延结构之后，进行一蚀刻制作工艺，用以移除部分该第一外延结构，以形成一凹槽。随后，在该凹槽内形成一外延半导体层。而在形成该外延半导体层之后，移除部分该介电层，以在该基底上形成一第一鳍片结构与一第二鳍片结构。
根据本发明所提供的半导体元件及其制作方法，提供一种取代鳍片(replacementfin)的制作工艺，利用移除部分第一外延结构/第一图案化外延结构，并重新形成不同的外延结构等步骤，使得最终获得的第一鳍片结构与第二鳍片结构因所包含的半导体材料和/或浓度的不同，而获得相对的压缩或伸张应力。换句话说，根据本发明所提供的制作方法，获得可提供具互补导电型态晶体管的半导体元件所需的应力件。此外，本发明所提供的半导体元件及其制作方法，可与先制作介电层(STI-first)与后制作介电层(STI-last)等不同的制作工艺方法整合，故还具有制作工艺实用性与制作工艺弹性。
附图说明
图1至图8为本发明所提供的半导体结构的制作方法的一第一优选实施例的示意图，其中
图2为本发明所提供的半导体结构的制作方法的一变化型的示意图；
图9至图10为本发明所提供的半导体结构的制作方法的一第二优选实施例的示意图；
图11至图16为本发明所提供的半导体结构的制作方法的一第三优选实施例的示意图；
图17至图20为本发明所提供的半导体结构的制作方法的一第四优选实施例的示意图。
主要元件符号说明
100、200 基底
100n、200n n型阱区
100p、200p p型阱区
110、110’、120、120’、160、160’、220、220’、260、260’ 外延半导体层
110n、110n’、210n n型外延半导体层
110p、110p’、210p p型外延半导体层
112、212 下外延层
112n、212n n型下外延层
112p、212p p型下外延层
114、214 上外延层
114n、214n n型上外延层
114p、214p p型上外延层
130、130’、132、132’ 图案化外延结构
230、230’、232、232’ 外延结构
134、134’ 虚置外延结构
140、240 介电层
140S、240S 介电层表面
242、244 沟槽
140S 介电层的表面
150、150’、250、250’ 图案化硬掩模
152、152’、252、252’ 凹槽
170、170’、172、172’、270、270’、272、272’ 鳍片结构
174、174’ 虚置鳍片结构
180p、280p p型栅极层
180n、280n n型栅极层
182、282 栅极介电层
184p、284p p型栅极导电层
184n、284n n型栅极导电层
T1 下外延层的厚度
T2 上外延层的厚度
T3 单一膜层的外延半导体层的厚度
T4 外延半导体层的厚度
T5 外延半导体层的厚度
D 凹槽的深度
D’ 沟槽的深度
HFin 鳍片高度
WFin 第一凹槽的宽度、鳍片宽度
具体实施方式
熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以揭露本发明的不同特征，但不以此为限。另外，以下揭露的附图被简化以更清楚表达本发明的特征，故以下揭露的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下揭露的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的揭露不应指限定于已下图是揭露的特定形状，且应包括如因制作工艺技术造成的形状的偏差。
此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件“上”，是指该组成元件直接设置在该另一组成元件上，也可指涉或有其他组成元件介于两者之间。然而，当某一组成元件被称为直接形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所揭露的当某一组成元件“形成”在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造在该组成元件上。
另外，本发明中所使用的用语如“底部”、“下方”、“上方”、“顶部”、“之中”、“之内”等，用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的“上方”即成为“下方”。或在不同视角中，前述的“上方”可能成为“之中”或“之内”。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位与/或视角而定。
请参阅图1至图8，图1至图8为本发明所提供的半导体结构的制作方法的一第一优选实施例的示意图。如图1所示，本优选实施例所提供的半导体结构的制作方法首先提供一基底100，且基底100包含有一第一半导体材料，第一半导体材料可以是硅、锗、III-V族化合物(compound)、或者是II-VI族化合物。在本优选实施例中，第一半导体材料优选为硅，然而不限于此。另外，在本优选实施例中，基底100可以是一块硅(bulk)基底。又，在本发明的其他实施例中，基底100也可以是一绝缘层上半导体(semiconductor on insulator，SOI)基底。根据本实施例，接下来可分别通过一n型离子注入制作工艺将n型掺杂质例如磷(phosphorous，P)注入部分基底100内，以及利用p型离子注入制作工艺将p型掺杂质例如硼(boron，B)注入部分基底100内，随后进行适合的热处理方法，而在基底100内分别形成一n型阱区100n与一p型阱区100p，如图1所示。在本发明的实施例中，硼的浓度可以是5E17/cm3，而磷的浓度可以是5E17/cm3，但熟悉该项技术的人士应知注入的离子种类与浓度都不限于此。
请继续参阅图1。接下来，在基底100上通过一SEG方法形成一下外延层(lowerepitaxial layer)112，下外延层112包含一厚度T1，且厚度T1可以是100纳米(nanometer，nm)，但不限于此。下外延层112除包含前述的第一半导体材料之外，还包含一第二半导体材料，且第二半导体材料的一晶格常数不同于第一半导体材料的一晶格常数。在本优选实施例中，第二半导体材料的晶格常数大于第一半导体材料的晶格常数。举例来说，本优选实施例所提供的第二半导体材料为锗，但不限于此。因此，下外延层112为一外延SiGe层。此外，下外延层112中第二半导体材料的一浓度可以是20％，但不限于此。更重要的是，在本优选实施例中，在利用SEG方法形成前述的下外延层112之后，分别通过一n型离子注入制作工艺将n型掺杂质例如磷注入进入n型阱区100n上方的下外延层112内，以及利用p型离子注入制作工艺将p型掺杂质例如硼注入p型阱区100p上方的下外延层112内，随后进行适合的热处理方法，而在n型阱区100n的上方形成一n型下外延层112n，同时在p型阱区100n的上方形成一p型下外延层112p，如图1所示。在本发明的实施例中，磷的浓度可以是1E18/cm3，而硼的浓度可以是1E18/cm3，但熟悉该项技术的人士应知注入的离子种类与浓度都不限于此。
请仍然参阅图1。在形成n型下外延层112n与p型下外延层112p之后，再进行一SEG方法，而在n型下外延层112n与p型下外延层112p上形成一上外延层(upper epitaxiallayer)114，上外延层114包含一厚度T2，厚度T2也可为100nm，但不限于此。上外延层114也包含第一半导体材料与第二半导体材料，故上外延层114也为一外延SiGe层。但值得注意的是，上外延层114中第二半导体材料的一浓度大于下外延层112中第二半导体材料的浓度。举例来说，上外延层114中第二半导体材料的浓度可以是40％，但不限于此。在形成上外延层114之后，可分别通过一n型离子注入制作工艺将n型掺杂质例如磷注入n型阱区100n上方的上外延层114内，以及利用p型离子注入制作工艺将p型掺杂质例如硼注入p型阱区100p上方的上外延层114内，随后进行适合的热处理方法，而在n型阱区100n与n型下外延层112n的上方形成一n型上外延层114n，同时在p型阱区100n与p型下外延层112p的上方形成一p型上外延层114p，如图1所示。在本发明的实施例中，磷的浓度可以是3E18/cm3，而硼的浓度可以是3E18/cm3。如前所述，熟悉该项技术的人士应知，上述注入的离子种类与浓度都不限于此。
请继续参阅图1。在本优选实施例中，下外延层112与上外延层114构成一外延半导体层110。详细地说，n型下外延层112n与n型上外延层114n构成n型外延半导体层110n，同理p型下外延层112p与p型上外延层114p构成p型外延半导体层110p。如图1所示，外延半导体层110可以是一锗浓度由下而上渐次增加，且n型/p型离子浓度也由下而上渐次增加的复合膜层。然而，熟悉该项技术的人士应知，下外延层112与上外延层114中第二半导体材料的浓度并不限于此，该浓度可依制作工艺与产品需要调整，只要下外延层112中第二半导体材料的一浓度小于上外延层114中第二半导体材料的浓度即可。另外，在本发明的其他实施例中，上外延层114与下外延层112之间甚至可包括一层以上的中间外延层(图未示)，中间外延层也包含第一半导体材料与第二半导体材料，且中间外延层中第二半导体材料的浓度介于上/下外延层114/112之间。换句话说，在本发明的其他实施例中，外延半导体层110可以是一锗浓度由下而上逐渐增加的复合膜层。举例来说，外延半导体层110可以是一锗浓度由下而上由0％逐渐提升至50％，且n型/p型离子浓度也由下而上渐次增加的复合膜层。
请参阅图2，图2为本发明所提供的鳍片结构的制作方法的一变化型的示意图。在本变化型中，可利用一SEG方法形成一外延半导体层110’，且外延半导体层110’为一单一膜层。外延半导体层110’中的锗浓度可预定为30％，但此预定浓度可依据不同产品的需求对制作工艺调整，故不限于此。单一膜层的外延半导体层110’包含一厚度T3，而厚度T3可以是200nm，但不限于此。此外在形成外延半导体层110’之后，还通过一n型离子注入制作工艺将磷注入n型阱区100n上方的外延半导体层110’内，且此时磷的浓度可以是3E18/cm3。此外还通过一p型离子注入制作工艺将硼注入p型阱区100p上方的外延半导体层110’内，且此时硼的浓度可以是3E18/cm3。如前所述，熟悉该项技术的人士应知，上述注入的离子种类与浓度都不限于此。此外如前所述，在进行前述的n型/p型离子注入制作工艺之后，可进行一热处理，而n型阱区100n上形成一n型外延半导体层110n’，并在p型阱区100p上形成一p型外延半导体层110p’。随后可进行后述步骤，故于此不加以赘述。
请同时参阅图1与图2。在形成上述包含有第一半导体材料与第二半导体材料的外延半导体层110/110’之后，还在外延半导体层110/110’上形成另一外延半导体层120。外延半导体层120也可以由SEG方法形成，但不限于此。外延半导体层120包含一厚度T4，厚度T4可以是40nm，但不限于此。值得注意的是，外延半导体层120仅包含第一半导体材料，故外延半导体层120为一外延硅层。此外，外延半导体层120为一未掺杂(undoped)外延层。也就是说，外延半导体层120内并未包含任何导电掺杂质(conductive dopant)，因此外延半导体层120为一本质(intrinsic)硅层。
请参阅图3。接下来，图案化外延半导体层120与外延半导体层110。在本优选实施例中，外延半导体层120与外延半导体层110的图案化方法可采用间隙壁影像转移方法(spacer image transfer，以下简称为SIT)，又称自对准双重图案化方法(self-aligneddouble patterning，SADP)，但并不限于此。在本发明的其他实施例中，外延半导体层120与外延半导体层110的图案化方法可采用双重SIT(double SIT)方法，但也不限于此。据此，在n型阱区100n内形成一图案化外延结构130，以及在p型阱区100p内形成一图案化外延结构132。此外，在本发明的其他实施例中，还可在n型阱区100n内与p型阱区100p交界处或其他区域选择性地形成一虚置外延结构134，用以在后续制作工艺中改善基底表面的元件均匀度。在本发明的一实施例中，当采用SIT方法图案化外延半导体层120与外延半导体层110时，得到的图案化外延结构130/132与虚置外延结构134的宽度可以是48nm，但不限于此。而在本发明的一实施例中，当采用双重SIT方法图案化外延半导体层120与外延半导体层110时，得到的图案化外延结构130/132与虚置外延结构134的宽度可以是26nm，但也不限于此。在本优选实施例中，图案化外延结构130中未掺杂的外延硅层120可视为一第一部分，而n型的外延SiGe层110n(即n型下外延层112n与n型上外延层114n)可视为夹设于第一部分与基底100之间的一第二部分。同理，图案化外延结构132中未掺杂的外延硅层120可视为第一部分，而p型的外延SiGe层110p(即p型下外延层112p与p型上外延层114p)可视为夹设于第一部分与基底100之间的一第三部分。由此可知，图案化外延结构130的第二部分与图案化外延结构132的第三部分具有互补的导电类型。
请参阅图4。在形成上述图案化外延结构130/132与虚置外延结构134之后，在基底100上形成一介电层140。介电层140的形成可利用一绝缘材料填满图案化外延结构130/132与虚置外延结构134之间的空隙，而此绝缘材料可利用合适的氧化和/或沉积方法形成。举例来说，上述方法可包含一CVD制作工艺，而此CVD制作工艺可包含等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)制作工艺、远距等离子体增强化学气相沉积(remoteplasma-enhanced CVD，RPECVD)制作工艺、或原子层化学气相沉积(atomic layer CVD，ALCVD)制作工艺等。另外，CVD制作工艺可以是低压化学气相沉积(low-pressure CVD，LPCVD)制作工艺或超高真空化学气相沉积(ultra vacuum CVD，UVCVD)制作工艺、或低温化学气相沉积(low temperature chemical vapor deposition，LPCVD)制作工艺其中之一。在本发明所提供的实施例中，CVD制作工艺也可包含一流动式化学气相沉积(flowableCVD，FCVD)制作工艺，用以利用原位蒸气成长氧化物(in-situ steam generated，以下简称为ISSG oxide)与ALD氧化物形成上述氧化物材料。随后可进行一平坦化制作工艺，用以移除多余的绝缘材料，使得介电层140、图案化外延结构130/132与虚置外延结构134的顶部表面共平面，且介电层140环绕图案化外延结构130/132以及虚置外延结构134。
接下来请参阅图5。在形成介电层140之后，形成一图案化硬掩模150，且图案化硬掩模150覆盖p型阱区100p上的介电层140与图案化外延结构132。在本发明的其他实施例中，图案化硬掩模150甚至可覆盖部分或全部虚置外延结构134。如图5所示，图案化硬掩模150暴露出n型阱区100n上的介电层140与图案化外延结构130。在本发明的其他实施例中，图案化硬掩模150甚至可暴露部分或全部虚置外延结构134。接下来，利用一合适的蚀刻制作工艺移除部分图案化外延结构130。详细地说，在本优选实施例中，蚀刻制作工艺用以移除图案化外延结构130的第一部分(即外延半导体层120)，而在n型阱区100n上形成一凹槽152，如图5所示。凹槽152包含一深度D，凹槽152的深度D可大于或等于第一部分(即外延半导体层120)的厚度T4，且优选为等于第一部分(即外延半导体层120)的厚度T4。
请参阅图6。在完成凹槽152之后，在凹槽152内形成一外延半导体层160，随后移除图案化硬掩模150。外延半导体层160可通过SEG方法形成，但不限于此。此外，在进行前述SEG方法之后，可还进行一平坦化制作工艺，用以移除多余的外延材料，使得外延半导体层160填满凹槽152，且外延半导体层160、介电层140与外延半导体层120共平面。外延半导体层160至少包含第二半导体材料，在本优选实施例中，第二半导体材料为锗。在本发明的其他实施例中，外延半导体层160也可同时包含前述的第一半导体材料与第二半导体材料，即包含SiGe。但需注意的是，外延半导体层160中的第二半导体材料的浓度必定大于图案化外延结构130的第二部分(即n型下外延层112n与n型上外延层114n)中第二半导体材料的浓度。另外需注意的是，外延半导体层160也为一未掺杂外延层。也就是说，外延半导体层160内并未包含任何导电掺杂质，因此外延半导体层160为本质硅锗或本质锗层。另外，外延半导体层160具有一厚度T5，且厚度T5即等于凹槽152的深度D。
请参阅图7。在完成所有外延层的制作后，进行一回蚀刻(etching back)制作工艺，用以移除部分介电层140，使得部分或全部的外延半导体层160与部分或全部外延半导体层120突出于介电层140的表面140S。至此，在n型阱区100n上形成一鳍片结构170、在p型阱区100p上形成一鳍片结构172、以及在基底100上形成一虚置鳍片结构174。如图7所示，在本优选实施例中，鳍片结构170/172与虚置鳍片结构174突出于介电层140的表面140S，且具有一突出高度。一般说来，此一突出高度定义为鳍片高度HFin，在本优选实施例中，鳍片高度HFin小于或等于外延半导体层160的厚度T5，但不限于此。
请参阅图8，接下来，可选择性地移除虚置鳍片结构174。换句话说，在本发明的其他实施例中，虚置鳍片结构174可保留于基底100上，故并不限于图8所绘示者。随后，在基底100上，尤其是介电层140与鳍片结构170/172上形成栅极层。在本优选实施例中，n型阱区100n内的鳍片结构170上形成一p型栅极层180p，而p型阱区100p内的鳍片结构172上则形成一n型栅极层180n。p型栅极层180p包括一栅极介电层182与一p型栅极导电层184p，而n型栅极层180n则包括栅极介电层182与一n型栅极导电层184n。值得注意的是，由于栅极导电层184p/184n的导电型态与所欲形成的晶体管的导电型态相同，因此n型阱区100n上的p型栅极层180p的导电型态与n型外延半导体层110n(n型下外延层112n与n型上外延层114n)的导电型态互补，而p型阱区100p上的n型栅极层180n的导电型态与p型外延半导体层110p(包括p型下外延层112p与p型上外延层114p)的导电型态互补。如图7所示，n型/p型栅极层180n/180p的延伸方向与鳍片结构170/172以及虚置鳍片结构174的延伸方向垂直，且n型/p型栅极层180n/180p覆盖部分鳍片结构170/172的顶部与侧壁。
根据本发明的实施例，栅极介电层182可包含现有介电材料如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介电材料。而在本优选实施例中，栅极介电层182还可包含高介电常数(high-K)材料，例如氧化铪(HfO)、硅酸铪(HfSiO)或、铝、锆、镧等金属的金属氧化物或金属硅酸盐(metal silicates)等，但不限于此。另外，当本优选实施例的栅极介电层182采用high-K材料时，本发明可与金属栅极(metal gate)制作工艺整合，以提供足以匹配high-K栅极介电层的控制电极。据此，栅极导电层184p/184n可配合金属栅极的前栅极(gate-first)制作工艺或后栅极(gate-last)制作工艺采用不同的材料。举例来说，当本优选实施例与前栅极制作工艺整合时，栅极导电层184n/184p可包含金属如钽(Ta)、钛(Ti)、钌(Ru)、钼(Mo)、或上述金属的合金如铝钛(TiAl)、金属氮化物如氮化钽(TaN)、氮化钛(TiN)、氮化钼(MoN)等、金属碳化物如碳化钽(TaC)等。且该等金属的选用以所欲获得的多栅极晶体管元件的导电形式为原则，即以满足n型或p型晶体管所需功函数要求的金属为选用原则。另外，栅极导电层184n/184p可为单层结构或复合层(multi-layered)结构。而当本优选实施例与后栅极制作工艺整合时，栅极导电层作为一虚置栅极(dummy gate)，其可包含半导体材料如多晶硅等。随后，可进行制作鳍式场效晶体管(fin field effecttransistor，以下简称为FinFET)元件所需的后续步骤，而在n型阱区100n上形成一p型FinFET元件(图未示)，并在p型阱区100p上形成一n型FinFET元件(图未示)。
请继续参阅图8。根据本优选实施例，形成在n型阱区100n上的鳍片结构170包含有未掺杂的外延半导体层160，以及具有n型导电掺杂质的n型外延半导体层110n。而形成在p型阱区100p上的鳍片结构172则包含有未掺杂的外延半导体层120，以及具有p型导电掺杂质的p型外延半导体层110p。值得注意的是，虽然n型外延半导体层110n与p型外延半导体层110p的导电型态相反，但外延半导体层110n/110p中的硅-锗(即第一半导体材料-第二半导体材料)的比例完全相同。在鳍片结构170中，外延半导体层160的硅浓度小于n型外延半导体层110n的硅浓度，换句话说鳍片结构170中外延半导体层160的锗浓度大于n型外延半导体层110n的锗浓度，故外延半导体层160对n型外延半导体层110n产生一压缩(compressive)应力，因此可进一步增加p型FinFET元件的通道区域的载流子迁移率。此外锗浓度介于外延半导体层160与基底100之间的n型外延半导体层110n可作为一应变松弛缓冲(strain relaxed buffer，以下简称为SRB)层。因此，在生成晶格系数不同于基底100的外延半导体层160时，因晶格不匹配(mismatch)而产生的差排缺陷可被限制在此一膜层中。在鳍片结构172中，外延半导体层120的硅浓度大于p型外延半导体层110p的硅浓度，故外延半导体层120对p型外延半导体层110p产生一伸张(tensile)应力，因此可进一步增加n型FinFET元件的通道区域的载流子迁移率。此外由此可知，鳍片结构172中外延半导体层120的硅浓度大于鳍片结构170中外延半导体层160的硅浓度。也可注意的是，由于n型外延半导体层110n包含有与p型FinFET元件的导电型态互补的导电掺杂质，而p型外延半导体层110p包含有与n型FinFET元件的导电型态互补的导电掺杂质，因此设置于外延半导体层160/120(即通道区域形成处)下方的n型/p型外延半导体层110n/110p可作为一抗凿穿(anti punchthrough，以下简称为APT)层，用以避免FinFET元件在操作时发生凿穿效应。
请参阅图9至图10，图9至图10为本发明所提供的半导体结构的制作方法的一第二优选实施例的示意图。首先需注意的是，在第二优选实施例中，与第一优选实施例相同的组成元件可包含相同的材料选择，且可利用相同的方法完成，故本优选实施例中，与第一优选实施例相同的组成元件的材料选择与形成方法不再予以赘述。且本优选实施例中，与第一优选实施例相同的组成元件可包含与第一优选实施例相同的符号说明。如图9所示，本优选实施例所提供的半导体结构的制作方法首先提供一基底100，基底100包含有一第一半导体材料例如硅，且基底100内形成有一n型阱区100n与一p型阱区100p。接下来可进行前述的SEG方法、离子注入方法以及热处理方法，而在基底100上，尤其是n型阱区100n上方形成一n型下外延层112n，而p型阱区100p上方则形成一p型下外延层112p。如前所述，n型/p型下外延层112n/112p包含第一半导体材料与一第二半导体材料，且第二半导体材料的一晶格常数不同于第一半导体材料的一晶格常数。在本优选实施例中，第二半导体材料的晶格常数大于第一半导体材料的晶格常数。举例来说，本优选实施例所提供的第二半导体材料为锗，但不限于此。
请仍然参阅图9。在形成n型下外延层112n与p型下外延层112p之后，可进行前述的SEG方法、离子注入方法以及热处理方法，而在n型下外延层112n上形成一n型上外延层114n，以及在p型下外延层112p上形成一p型上外延层114p。如前所述，n型/p型上外延层114n/114p也包含第一半导体材料与第二半导体材料，故本优选实施例中n型/p型上外延层114n/114p也为一外延SiGe层。但值得注意的是，n型/p型上外延层114n/114p中第二半导体材料的一浓度大于n型/p型下外延层112n/112p中第二半导体材料的浓度。此外如图9所示，n型上/下外延层114n/112n构成一n型外延半导体层110n，而p型上/下外延层114p/112p构成一p型外延半导体层110p。
请继续参阅图9。在形成上述包含有第一半导体材料与第二半导体材料的n型/p型外延半导体层110n/110p之后，还在n型/p型外延半导体层110n/110p上形成另一外延半导体层120’。外延半导体层120’包含一厚度T4，厚度T4可以是40nm，但不限于此。值得注意的是，在本优选实施中，外延半导体层120’仅包含第二半导体材料，故外延半导体层120’为一外延锗层。然而，在本发明的其他实施例中，外延半导体层120’可包含第一半导体材料与第二半导体材料，例如SiGe。但需注意的是，外延半导体层120’中第二半导体材料的浓度以大于其下方的n型/p型上外延层114n/114p中第二半导体材料的浓度为准则。此外，外延半导体层120’也为一未掺杂外延层。也就是说，外延半导体层120’内并未包含任何导电掺杂质，故外延半导体层120’为一本质锗层或本质硅锗层。
请仍然参阅图9。接下来，图案化外延半导体层120’与n型/p型外延半导体层110n/110p，而在n型阱区100n上形成一图案化外延结构130’，以及在p型阱区100p上形成一图案化外延结构132’。此外，在本发明的其他实施例中，还可在n型阱区100n与p型阱区100p交界处或其他区域上选择性地形成一虚置外延结构134’，用以在后续制作工艺中改善基底表面的元件均匀度。在本优选实施例中，图案化外延结构130’中未掺杂的外延锗层120’可视为一第一部分，而n型的外延SiGe层110n(即n型下外延层112n与n型上外延层114n)可视为夹设于第一部分与基底100之间的一第二部分。同理，图案化外延结构132’中未掺杂的外延锗层120’可视为第一部分，而p型的外延SiGe层110p(即p型下外延层112p与p型上外延层114p)可视为夹设于第一部分与基底100之间的一第三部分。由此可知，图案化外延结构130’的第二部分与图案化外延结构132’的第三部分具有互补的导电类型。
请仍然参阅图9。在形成上述图案化外延结构130’/132’与虚置外延结构134’之后，在基底100上依序形成一介电层140与一图案化硬掩模150’，且图案化硬掩模150’覆盖n型阱区100p内的介电层140与图案化外延结构130’。接下来，利用一合适的蚀刻制作工艺移除暴露的部分图案化外延结构132’。详细地说，在本优选实施例中，蚀刻制作工艺移除图案化外延结构132’的第一部分(即外延半导体层120’)，而在p型阱区100p上形成一凹槽152’，如图9所示。
请参阅图10。在完成凹槽152’之后，在凹槽152’内形成一外延半导体层160’。外延半导体层160’可通过SEG方法形成，但不限于此。此外，在进行前述SEG方法之后，可还进行一平坦化制作工艺，用以移除多余的外延材料，使得外延半导体层160’填满凹槽152’，且外延半导体层160’、介电层140与外延半导体层120’共平面。值得注意的是，在本优选实施例中外延半导体层160’仅包含第一半导体材料，故外延半导体层160’为一外延硅层。此外，外延半导体层160’为一未掺杂外延层。也就是说，外延半导体层160’内并未包含任何导电掺杂质，因此外延半导体层160’为一本质硅层。另外，外延半导体层160’具有一厚度(图未示)，且外延半导体层160’的厚度等于凹槽152’的深度D。
请继续参阅图10。在完成所有外延层的制作后，进行一回蚀刻制作工艺，用以移除部分介电层140，使得部分或全部的外延半导体层160’与部分或全部的外延半导体层120’突出于介电层140的表面140S。至此，在n型阱区100n上形成一鳍片结构170’、在p型阱区100p上形成一鳍片结构172’、以及在基底100上形成一虚置鳍片结构174’。如图10所示，在本优选实施例中，鳍片结构170’/172’与虚置鳍片结构174’突出于介电层140的表面140S，且具有一突出高度。如前所述，此一突出高度定义为鳍片高度HFin，在本优选实施例中，鳍片高度HFin小于或等于外延半导体层160’的厚度，但不限于此。
接下来，可选择性地移除虚置鳍片结构174’。随后，在基底100上，尤其是介电层140与鳍片结构170’/172’上形成栅极层。如前所述，可在n型阱区100n上的鳍片结构170’上形成一p型栅极层(图未示)，而在p型阱区100p内的鳍片结构172’上形成一n型栅极层(图未示)。随后，如前所述可进行制作FinFET元件所需的后续步骤，而在n型阱区100n上形成一p型FinFET元件(图未示)，并在p型阱区100p上形成一n型FinFET元件(图未示)。由于这些步骤完全同于第一优选实施例，故于此不再赘述。
请继续参阅图10。根据本优选实施例，形成在n型阱区100n上的鳍片结构170’包含有未掺杂的外延半导体层120’，以及具有n型导电掺杂质的n型外延半导体层110n。而形成在p型阱区100p上的鳍片结构172’则包括未掺杂的外延层160’，以及具有p型导电掺杂质的p型外延半导体层110p。如前所述，虽然n型外延半导体层110n与p型外延半导体层110p的导电型态相反，但n型外延半导体层110n与p型外延半导体层110p中的硅-锗(即第一半导体材料-第二半导体材料)的比例完全相同。在鳍片结构170’中，外延半导体层120’的硅浓度小于n型外延半导体层110n的硅浓度，换句话说鳍片结构170’中外延半导体层120’的锗浓度大于n型外延半导体层110n的锗浓度，故外延半导体层120’对n型外延半导体层110n产生一压缩应力，因此可进一步增加p型FinFET元件的通道区域的载流子迁移率。此外锗浓度介于外延半导体层120’与基底100之间的n型外延半导体层110n可作为一SRB层。而在鳍片结构172’中，外延半导体层160’的硅浓度大于p型外延半导体层110p的硅浓度，故外延半导体层160’对p型外延半导体层110p产生一伸张应力，因此可进一步增加n型FinFET元件的通道区域的载流子迁移率。此外也可注意的是，由于n型外延半导体层110n包含有与p型FinFET元件的导电型态互补的导电掺杂质，而p型外延半导体层110p包含有与n型FinFET元件的导电型态互补的导电掺杂质，因此设置在外延半导体层120’(即通道区域形成处)下方的n型外延半导体层110n，与设置在外延半导体层160’下方的p型外延半导体层110p可分别作为一APT层，用以避免FinFET元件在操作时发生凿穿效应。
根据上述的第一优选实施例与第二优选实施例，可知本发明提供一种后制作介电层(STI-last)的取代鳍片(replacement fin)制作工艺，利用移除部分图案化外延结构，并重新形成不同的外延结构等步骤，使得最终获得的鳍片结构因所包含的半导体材料浓度的不同，而获得相对的压缩或伸张应力。换句话说，根据本发明所提供的制作方法，获得可提供互补导电型态元件所需的不同应力件，以及互补导电型态元件所需的通道区域。
接下来请参阅图11至图16，图11至图16为本发明所提供的半导体结构的制作方法的一第三优选实施例的示意图。首先需注意的是，在第三优选实施例中，与第一优选实施例相同的组成元件可包含相同的材料选择，且可利用相同的方法完成，故本优选实施例中与第一优选实施例相同的组成元件的材料选择与形成方法不再予以赘述。
如图11所示，本优选实施例所提供的半导体结构的制作方法首先提供一基底200，基底200包含有一第一半导体材料例如硅。如图11所示，基底200内形成有一n型阱区200n与一p型阱区200p。接下来，在基底200上形成一介电层240，介电层240的制作方式可采用浅沟隔离STI的制作方法。简单地说，首先在基底200上依序形成一垫氧化层(图未示)与一硬掩模层(图未示)，随后图案化垫氧化层与硬掩模层。图案化的垫氧化层与硬掩模层可用以定义鳍片结构的位置与宽度，但不限于此。接下来，利用合适的蚀刻制作工艺通过此一图案化的垫氧化层与硬掩模层蚀刻基底200，而在基底200内形成多个凹槽(图未示)。随后，在该等浅沟内填入绝缘材料。
接下来，进行一平坦化制作工艺，用以移除多余的绝缘材料与图案化的硬掩模层与垫氧化层，而在基底200上形成多个STI，而该等STI即为本优选实施例中所述的介电层240。接下来，进行一干蚀刻制作工艺，用以移除STI 240之间的基底200，而在STI之间，即介电层240内形成多个沟槽242、244。值得注意的是，至少一沟槽242形成在n型阱区200n上的介电层240之内，且至少一沟槽244形成在p型阱区200p上的介电层240之内。在本优选实施例中，沟槽242/244的底部可如图11所示，与介电层240的底部共平面。另外，如图11所示，沟槽242/244具有一宽度WFin以及一深度D1，宽度WFin可用以定义一鳍片结构的宽度，而在本优选实施例中沟槽242/244的深度D’可以例如是100nm至300nm，但不限于此。
此外，在本实施例的一变化型中，用以形成前述的沟槽242/244的蚀刻制作工艺可过度蚀刻(over-etching)暴露于介电层240底部的基底200，因此沟槽242/244的底部可低于介电层240的底部。在本实施例的另一变化型中，还可在基底200上任何区域内的介电层240之内依需要形成其他沟槽，且该等沟槽可在后续制作工艺中形成虚置外延结构或虚置鳍片结构。
请参阅图12。接下来，在基底200上通过一SEG方法形成一下外延层212，下外延层212包含一厚度T1，且厚度T1可以是100nm，但不限于此。下外延层212除包含前述的第一半导体材料之外，还包含一第二半导体材料，且第二半导体材料的一晶格常数不同于第一半导体材料的一晶格常数。在本优选实施例中，第二半导体材料的晶格常数大于第一半导体材料的晶格常数。举例来说，本优选实施例所提供的第二半导体材料为锗，但不限于此。因此，下外延层212为一外延SiGe层。此外，下外延层212中第二半导体材料的一浓度可以是20％，但不限于此。更重要的是，在本优选实施例中，在利用SEG方法形成前述的下外延层212之后，可分别通过一n型离子注入制作工艺将n型掺杂质例如磷注入n型阱区200n上方的下外延层212内，以及利用p型离子注入制作工艺将p型掺杂质例如硼注入p型阱区200p上方的下外延层212内，随后进行适合的热处理方法，而在n型阱区200n的上方形成一n型下外延层212n，同时在p型阱区200p的上方形成一p型下外延层212p，如图12所示。
请仍然参阅图12。在形成n型下外延层212n与p型下外延层212p之后，再进行一SEG方法，而在n型下外延层212n与p型下外延层212p上形成一上外延层214，上外延层214包含一厚度T2，厚度T2也可为100nm，但不限于此。上外延层214也包含第一半导体材料与第二半导体材料，故上外延层214也为一外延SiGe层。但值得注意的是，上外延层214中第二半导体材料的一浓度大于下外延层212中第二半导体材料的浓度。举例来说，外延层214中第二半导体材料的浓度可以是40％，但不限于此。在形成上外延层214之后，还分别通过一n型离子注入制作工艺将磷注入n型下外延层212n上方的上外延层214内，以及一p型离子注入制作工艺将硼注入p型下外延层212p上方的上外延层214内。并且在进行前述的n型与p型离子注入制作工艺之后进行一热处理，而在n型下外延层212n上形成一n型上外延层214n，并在p型下外延层212p上形成一p型上外延层214p。
在本优选实施例中，n型下外延层212n与n型上外延层214n构成一n型外延半导体层210n，其厚度即n型上/下外延层214n/212n的厚度的和。同理，p型下外延层212p与p型上外延层214p构成一p型外延半导体层210p，其厚度即p型上/下外延层214p/212p的厚度的和。如图12所示，n型/p型外延半导体层210n/210p可以是一锗浓度由下而上渐次增加，且n型/p型离子浓度也由下而上渐次增加的复合膜层。然而，熟悉该项技术的人士应知，下外延层212与上外延层214中第二半导体材料的浓度并不限于此，该浓度可依制作工艺与产品需要调整，只要下外延层212中第二半导体材料的一浓度小于上外延层214中第二半导体材料的浓度即可。另外，在本发明的其他实施例中，上外延层214与下外延层212之间甚至可包含一层以上的中间外延层(图未示)，中间外延层也包含第一半导体材料与第二半导体材料，且中间外延层中第二半导体材料的浓度介于上/下外延层214/212之间。换句话说，在本发明的其他实施例中，n型/p型外延半导体层210n/210p可以是一锗浓度由下而上逐渐增加的复合膜层。举例来说，n型/p型外延半导体层210n/210p可以是一锗浓度由下而上由0％逐渐提升至50％，且n型/p型离子浓度也由下而上渐次增加的复合膜层的复合膜层。
然而，根据本发明所提供的一变化型，n型/p型外延半导体层210n/210p也可以是一单一膜层(图未示)。此一单一膜层中的锗浓度可预定为30％，但此预定浓度可依据不同产品的需求于制作工艺中调整，故不限于此。单一膜层的外延半导体层包含一厚度，而厚度可以是200nm，但不限于此。如前所述，在形成此单一膜层的外延半导体层之后，还分别通过一n型离子注入制作工艺与一p型离子注入制作工艺，将具有互补型态的掺杂质分别注入n型阱区200n与p型阱区200p上方的外延半导体层内，随后进行一热处理，而n型阱区200n上形成单一膜层n型外延半导体层210n，同时在p型阱区200p上形成单一膜层p型外延半导体层210p。
请仍然参阅图12。在形成上述包含有第一半导体材料与第二半导体材料的n型/p型外延半导体层210n/210p之后，还于n型/p型外延半导体层210n/210p上形成另一外延半导体层220，且外延半导体层220填满沟槽242/244。外延半导体层220也可以由SEG方法形成，但不限于此。外延半导体层220包含一厚度T4，厚度T4可以是40nm，但不限于此。值得注意的是，外延半导体层220仅包含第一半导体材料，故外延半导体层220为一外延硅层。此外，外延半导体层220为一未掺杂外延层。也就是说，外延半导体层220内并未包含任何导电掺杂质，因此外延半导体层220为本质硅层。因此，本优选实施例于n型阱区200n上的介电层240内形成一外延结构230，同时在p型阱区200p上的介电层240内形成一外延结构232。在本优选实施例中，外延结构230中未掺杂的外延硅层220可视为一第一部分，而n型的外延SiGe层210n(即n型下外延层212n与n型上外延层214n)可视为夹设于第一部分与基底200之间的一第二部分。同理，外延结构232中未掺杂的外延硅层220可视为第一部分，而p型的外延SiGe层210p(即p型下外延层212p与p型上外延层214p)可视为夹设于第一部分与基底200之间的一第三部分。由此可知，外延结构230的第二部分与外延结构232的第三部分具有互补的导电类型。
接下来请参阅图13。在介电层240形成外延结构230/232之后，在介电层240上形成一图案化硬掩模250，且图案化硬掩模250覆盖p型阱区200p上的介电层240与外延结构232。也就是说，图案化硬掩模250暴露出n型阱区200n上的介电层240与外延结构230。接下来，利用一合适的蚀刻制作工艺移除部分外延结构230。详细地说，在本优选实施例中，蚀刻制作工艺即用以移除外延结构230的第一部分(即外延半导体层220)，而在n型阱区200n上形成一凹槽252，如图13所示。凹槽252包含一深度D，凹槽252的深度D可大于或等于第一部分(即外延半导体层220)的厚度T4，且优选为等于第一部分(即外延半导体层220)的厚度T4。
请参阅图14。在完成凹槽252之后，在凹槽252内形成一外延半导体层260，随后移除图案化硬掩模250。外延半导体层260可通过SEG方法形成，但不限于此。此外，在进行前述SEG方法之后，可还进行一平坦化制作工艺，用以移除多余的外延材料，使得外延半导体层260填满凹槽252，且外延半导体层260、介电层240与外延半导体层220共平面。外延半导体层260至少包含第二半导体材料，在本优选实施例中，第二半导体材料为锗。在本发明的其他实施例中，外延半导体层260也可同时包含前述的第一半导体材料与第二半导体材料，即包含SiGe。但需注意的是，外延半导体层260中的第二半导体材料的浓度必定大于外延结构230的第二部分210n(即n型下外延层212n与n型上外延层214n)中第二半导体材料的浓度。另外需注意的是，外延半导体层260也为一未掺杂外延层。也就是说，外延半导体层260内并未包含任何导电掺杂质，因此外延半导体层260为本质硅锗或本质锗层。另外，外延半导体层260具有一厚度T5，且厚度T5即等于凹槽252的深度D。
请参阅图15。在完成所有外延层的制作后，进行一回蚀刻制作工艺，用以移除部分介电层240，使得部分或全部的外延半导体层260与部分或全部的外延半导体层220突出于介电层240的表面240S。至此，在n型阱区200n上形成一鳍片结构270，以及在p型阱区200p上形成一鳍片结构272。如图15所示，在本优选实施例中，鳍片结构270/272突出于介电层240的表面240S，且具有一突出高度。如前所述，此一突出高度定义为鳍片高度HFin，在本优选实施例中，鳍片高度HFin小于或等于外延半导体层260的厚度T5，但不限于此。
请参阅图16。接下来，在基底200上，尤其是介电层240与鳍片结构270/272上形成栅极层。在本优选实施例中，n型阱区200n上的鳍片结构270上形成一p型栅极层280p，而p型阱区200p上的鳍片结构272上则形成一n型栅极层280n。p型栅极层280p包含一栅极介电层280与一p型栅极导电层284p，而n型栅极层280n则包含栅极介电层280与一n型栅极导电层284n。值得注意的是，由于栅极导电层284p/284n的导电型态与所欲形成的晶体管的导电型态相同，因此n型阱区200n中的p型栅极层280p的导电型态与鳍片结构270中的n型外延半导体层210n的导电型态互补，而p型阱区200p中的n型栅极层280n的导电型态与鳍片结构272中的p型外延半导体层210p的导电型态互补。如图16所示，n型/p型栅极层280n/280p的延伸方向与鳍片结构270/272的延伸方向垂直，且n型/p型栅极层280n/280p覆盖部分鳍片结构270/272的顶部与侧壁。而在完成n型/p型栅极层280n/280p的制作后，可进行FinFET元件所需元件的后续制作步骤，而在n型阱区200n上形成一p型FinFET元件(图未示)，并在p型阱区200p上形成一n型FinFET元件(图未示)。
请继续参阅图16。根据本优选实施例，形成在n型阱区200n上的鳍片结构270包含有未掺杂的外延半导体层260，以及具有n型导电掺杂质的n型外延半导体层210n。而形成在p型阱区200p上的鳍片结构272则包含有未掺杂的外延半导体层220，以及具有p型导电掺杂质的外延半导体层210p。值得注意的是，虽然n型外延半导体层210n与p型外延半导体层210p的导电型态相反，但n型外延半导体层210n与p型外延半导体层210p中的硅-锗(即第一半导体材料-第二半导体材料)的比例完全相同。在鳍片结构270中，外延半导体层260的硅浓度小于n型外延半导体层210n的硅浓度。换句话说鳍片结构270中外延半导体层260的锗浓度大于n型外延半导体层210n的锗浓度，故外延半导体层260对n型外延半导体层210n产生一压缩应力，因此可进一步增加p型FinFET元件的通道区域的载流子迁移率。此外锗浓度介于外延半导体层260与基底200之间的n型外延半导体层210n可作为一SRB层。在鳍片结构272中，外延半导体层220的硅浓度大于p型外延半导体层210p的硅浓度，故外延半导体层220对p型外延半导体层210p产生一伸张应力，因此可进一步增加n型FinFET元件的通道区域的载流子迁移率。此外由此可知，鳍片结构272中外延半导体层220的硅浓度大于鳍片结构270中外延半导体层260的硅浓度。也可注意的是，由于n型外延半导体层210n包含有与p型FinFET元件的导电型态互补的导电掺杂质，而p型外延半导体层210p包含有与n型FinFET元件的导电型态互补的导电掺杂质，因此设置在外延半导体层260/220(即通道区域形成处)下方的n型/p型外延层210n/210p可作为一APT层，用以避免FinFET元件在操作时发生凿穿效应。
请参阅图17至图20，图17至图20为本发明所提供的半导体结构的制作方法的一第四优选实施例的示意图。首先需注意的是，在第四优选实施例中，与前述第三优选实施例相同的组成元件可包含相同的材料选择，且可利用相同的方法完成，故本优选实施例中，与第三优选实施例相同的组成元件的材料选择与形成方法不再予以赘述。且本优选实施例中，与第三优选实施例相同的组成元件可包含与第三优选实施例相同的符号说明。如图17所示，本优选实施例所提供的半导体结构的制作方法首先提供一基底200，基底200包含有一第一半导体材料例如硅。如图17所示，基底200内形成有一n型阱区200n与一p型阱区200p。接下来，在基底200上形成一介电层240，介电层240的制作方式可采用前述的STI制作方法，于此不再加以赘述。接下来，进行一干蚀刻制作工艺，用以移除STI之间的基底200，而于STI之间，即介电层240内形成多个沟槽242、244。值得注意的是，至少一沟槽242形成在n型阱区200n上的介电层240之内，且至少一沟槽244形成在p型阱区200p上的介电层240之内。在本优选实施例中，沟槽242/244的底部可如图17所示，与介电层240的底部共平面。另外，如图17所示，沟槽242/244具有一宽度WFin以及一深度D1，宽度WFin可用以定义一鳍片结构的宽度，而在本优选实施例中沟槽242/244的深度D1可以例如是100nm至300nm，但不限于此。此外如前所述，在本实施例的一变化型中，用以形成前述的沟槽242/244的蚀刻制作工艺可过度蚀刻暴露于介电层240底部的基底200，因此沟槽242/244的底部可低于介电层240的底部。
请继续参阅图17。接下来，可进行前述的SEG方法、离子注入方法以及热处理方法，而在沟槽242内，尤其是n型阱区200n上方的沟槽242内形成一n型下外延层212n，以及在p型阱区200p上方的沟槽244内形成一p型下外延层212p。如前所述，n型/p型下外延层212n/212p包含第一半导体材料与一第二半导体材料，且第二半导体材料的一晶格常数不同于第一半导体材料的一晶格常数。在本优选实施例中，第二半导体材料的晶格常数大于第一半导体材料的晶格常数。举例来说，本优选实施例所提供的第二半导体材料为锗，但不限于此。
请仍然参阅图17。在形成n型下外延层212n与p型下外延层212p之后，可进行前述的SEG方法、离子注入方法以及热处理方法，而在n型下外延层212n上形成一n型上外延层214n，以及在p型下外延层212p上形成一p型上外延层214p。如前所述，n型/p型上外延层214n/214p也包含第一半导体材料与第二半导体材料，故本优选实施例中n型/p型上外延层214n/214p也为一外延SiGe层。但值得注意的是，n型/p型上外延层214n/214p中第二半导体材料的一浓度大于n型/p型下外延层212n/212p中第二半导体材料的浓度。此外如图17所示，n型上/下外延层212n/212p构成一n型外延半导体层210n，而p型上/下外延层212p/214p构成一p型外延半导体层210p。
请仍然参阅图17。在形成上述包含有第一半导体材料与第二半导体材料的n型/p型外延半导体层210n/210p之后，还在n型/p型外延半导体层210n/210p上形成另一外延半导体层220’，且外延半导体层220’填满沟槽242/244。外延半导体层220’也可以由SEG方法形成，但不限于此。外延半导体层220’包含一厚度T4，厚度T4可以是40nm，但不限于此。值得注意的是，在本优选实施中，外延半导体层220’仅包含第二半导体材料，故外延半导体层220’为一外延锗层。然而，在本发明的其他实施例中，外延半导体层220’可包含第一半导体材料与第二半导体材料，例如SiGe。但需注意的是，外延半导体层220’中第二半导体材料的浓度以大于其下方的n型/p型上外延层214n/214p中第二半导体材料的浓度为准则。此外，外延半导体层220’也为一未掺杂外延层。也就是说，外延半导体层220’内并未包含任何导电掺杂质，故外延半导体层220’为一本质锗层或本质硅锗层。因此，本优选实施例在n型阱区200n上的介电层240内形成一外延结构230’，同时在p型阱区200p上的介电层240内形成一外延结构232’。在本优选实施例中，外延结构230’中未掺杂的外延锗层220’可视为一第一部分，而n型的外延SiGe层210n(即n型下外延层212n与n型上外延层214n)可视为夹设于第一部分与基底200之间的一第二部分。同理，外延结构232’中未掺杂的外延锗层220’可视为第一部分，而p型的外延SiGe层210p(即p型下外延层212p与p型上外延层214p)可视为夹设于第一部分与基底200之间的一第三部分。由此可知，外延结构230’的第二部分与外延结构232’的第三部分具有互补的导电类型。
请参阅图18。在形成上述外延结构230’/232’之后，在基底200上形成一图案化硬掩模250’，且图案化硬掩模250’覆盖n型阱区200n上的介电层240与外延结构230’。接下来，利用一合适的蚀刻制作工艺移除暴露的部分外延结构232’。详细地说，在本优选实施例中，蚀刻制作工艺移除外延结构232’的第一部分(即外延半导体层220’)，而在p型阱区200n上形成一凹槽252’，如图18所示。
请参阅图19。在完成凹槽252’之后，在凹槽252’内形成一外延半导体层260’，随后移除图案化硬掩模250’。外延半导体层260’可通过SEG方法形成，但不限于此。此外，在进行前述SEG方法之后，可还进行一平坦化制作工艺，用以移除多余的外延材料，使得外延半导体层260’填满凹槽252’，且外延半导体层260’、介电层240与外延半导体层220’共平面。值得注意的是，在本优选实施例中外延半导体层260’仅包含第一半导体材料，故外延半导体层260’为一外延硅层。此外，外延半导体层260’为一未掺杂外延层。也就是说，外延半导体层260’内并未包含任何导电掺杂质，因此外延半导体层260’为一本质硅层。另外，外延半导体层260’具有一厚度T5，且厚度T5即等于凹槽252’的深度D。
请参阅图20。在完成所有外延层的制作后，进行一回蚀刻制作工艺，用以移除部分介电层240，使得部分或全部的外延半导体层260’与外延半导体层220’突出于介电层240的表面240S。至此，在n型阱区200n上形成一鳍片结构270’以及在p型阱区200p上形成一鳍片结构272’。如图20所示，在本优选实施例中，鳍片结构270’/272’突出于介电层240的表面240S，且具有一突出高度。如前所述，此一突出高度定义为鳍片高度HFin，在本优选实施例中，鳍片高度HFin小于或等于外延半导体层260’的厚度T5，但不限于此。
接下来，在基底200上，尤其是介电层240与鳍片结构270’/272’上形成栅极层。如前所述，n型阱区200n上的鳍片结构270’上形成一p型栅极层(图未示)，p型阱区200p上的鳍片结构272’上则形成一n型栅极层(图未示)。如前所述，n型栅极层包含一栅极介电层与一p型栅极导电层，而n型栅极层则包含一栅极介电层与一n型栅极导电层。随后，可进行制作FinFET元件所需的后续步骤，而在n型阱区200n上形成一p型FinFET元件(图未示)，并在p型阱区200p上形成一n型FinFET元件(图未示)。由于这些步骤完全同于第三优选实施例，故于此不再赘述。
请继续参阅图20。根据本优选实施例，形成在n型阱区200n上的鳍片结构270’包含有未掺杂的外延半导体层260’，以及具有n型导电掺杂质的n型外延半导体层210n。而形成在p型阱区200p上的鳍片结构272’则包含有未掺杂的外延层220’，以及具有p型导电掺杂质的p型外延半导体层210p。如前所述，虽然n型外延半导体层210n与p型外延半导体层210p的导电型态相反，但n型外延半导体层210n与p型外延半导体层210p中的硅-锗(即第一半导体材料-第二半导体材料)的比例完全相同。在鳍片结构270’中外延半导体层220’的硅浓度小于n型外延半导体层210n的硅浓度，换句话说鳍片结构270’中外延半导体层220’的锗浓度大于n型外延半导体层210n的锗浓度，故外延半导体层220’对n型外延半导体层210n产生一压缩应力，因此可进一步增加p型FinFET元件的通道区域的载流子迁移率。此外，锗浓度介于外延半导体层220’与基底200之间的n型外延半导体层210n可作为一SRB层。而在鳍片结构272’中，外延半导体层260’的硅浓度大于p型外延半导体层210p的硅浓度，故外延半导体层260’对p型外延半导体层210p产生一伸张应力，因此可进一步增加n型FinFET元件的通道区域的载流子迁移率。此外也可注意的是，由于n型外延半导体层210n包含有与p型FinFET元件的导电型态互补的导电掺杂质，而p型外延半导体层210p包含有与n型FinFET元件的导电型态互补的导电掺杂质，因此设置在外延半导体层220’与260’(即通道区域形成处)下方的n型/p型外延半导体层210n/210p可分别作为一APT层，用以避免FinFET元件在操作时发生凿穿效应。
根据上述的第三优选实施例与第四优选实施例，可知本发明提供一种先制作介电层(STI first)的取代鳍片制作工艺，利用移除部分图案化外延结构，并重新形成不同的外延结构等步骤，使得最终获得的鳍片结构因所包含的半导体材料浓度的不同，而获得相对的压缩或伸张应力。换句话说，根据本发明所提供的制作方法，获得可提供互补导电型态元件所需的不同应力件，以及互补导电型态元件所需的通道区域。
综上所述，根据本发明所提供的半导体元件及其制作方法，提供一种取代鳍片制作工艺，利用移除部分第一外延结构/第一图案化外延结构，并重新形成不同的外延结构等步骤，使得最终获得的第一鳍片结构与第二鳍片结构因所包含的半导体材料浓度的不同，而获得相对的压缩或伸张应力。换句话说，根据本发明所提供的制作方法，获得可提供互补导电型态元件所需的不同应力件。此外，本发明所提供的半导体元件及其制作方法，可与先制作介电层(STI-first)以及后制作介电层(STI-last)等不同的制作工艺方法整合，故还具有制作工艺实用性于制作工艺弹性。且本发明所提供的制作方法还可于用以形成通道区域的外延半导体与基底之间设置用以局限插排缺陷的SRB层，以及用以防止凿穿效应发生的ATP层，故可更加确保晶体管元件的性能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (22)

1.一种半导体元件，包括：
基底，该基底包含有一第一半导体材料；
第一阱区，形成在该基底内，且该第一阱区包含有一第一导电型态；
第二阱区，形成在该基底内，该第二阱区包含有一第二导电型态，且该第一导电型态与该第二导电型态彼此互补；
第一鳍片结构，形成在该第一阱区上，该第一鳍片结构包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数，且该第一鳍片结构内的该第一半导体材料包含有一第一浓度；以及
第二鳍片结构，形成在该第二阱区上，该第二鳍片结构包含有该第一半导体材料与该第二半导体材料，该第二鳍片结构内的该第一半导体材料包含有一第二浓度，且该第二浓度大于该第一浓度。
2.如权利要求1所述的半导体元件，还包含一第一半导体层与一第二半导体层，该第一半导体层夹设于该第一鳍片结构与该基底之间，该第二半导体层夹设于该第二鳍片结构与该基底之间。
3.如权利要求2所述的半导体元件，其中该第一半导体层包含该第一半导体材料，且该第一半导体层内的该第一半导体材料包含有一第三浓度，该第三浓度大于该第一浓度。
4.如权利要求3所述的半导体元件，其中该第二半导体层包含该第一半导体材料，且该第二半导体层内的该第一半导体材料包含有一第四浓度，该第四浓度小于该第二浓度。
5.如权利要求4所述的半导体元件，其中该第三浓度等于该第四浓度。
6.如权利要求2所述的半导体元件，其中该第一半导体层包含该第一导电型态，该第二半导体层包含该第二导电型态。
7.如权利要求6所述的半导体元件，还包含一第一栅极层与一第二栅极层，该第一栅极层形成在该第一鳍片结构上且包含该第二导电型态，该第二栅极层形成在该第二鳍片结构上且包含该第一导电型态。
8.如权利要求2所述的半导体元件，其中该第一半导体层与该第二半导体层分别包含一单层膜层或一复合膜层。
9.一种鳍片结构的制作方法，包括：
提供一基底，该基底包含有一第一半导体材料，且该基底定义有一第一阱区与一第二阱区；
在该第一阱区上形成一第一图案化外延结构，以及在该第二阱区上形成一第二图案化外延结构；
在该基底上形成一介电层，且该介电层环绕该第一图案化外延结构与该第二图案化外延结构；
进行一蚀刻制作工艺，移除部分该第一图案化外延结构，以在该第一阱区上形成一凹槽；
在该凹槽内形成一外延半导体层；以及
移除部分该介电层以在该第一阱区上形成一第一鳍片结构，以及在该第二阱区上形成一第二鳍片结构。
10.如权利要求9所述的制作方法，其中该第一图案化外延结构包括一第一部分与一夹设在该第一部分与该基底之间的第二部分，该第二图案化外延结构包括该第一部分与一夹设在该第一部分与该基底之间的第三部分，该第一图案化外延结构的该第二部分与该第二图案化外延结构的该第三部分包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。
11.如权利要求10所述的制作方法，其中该第一图案化外延结构的该第二部分包含有一第一导电类型，该第二图案化外延结构的该第三部分包含有一第二导电类型，且该第一导电类型与该第二导电类型互补。
12.如权利要求11所述的制作方法，其中该第一图案化外延结构与该第二图案化外延结构的该第一部分包含有该第一半导体材料，且该第一图案化外延结构的该第一部分在该蚀刻制作工艺中被移除。
13.如权利要求12所述的制作方法，其中该外延半导体层包含该第一半导体材料与该第二半导体材料，且该外延半导体层中的该第二半导体材料的一浓度大于该第一图案化外延结构的该第二部分中该第二半导体材料的一浓度。
14.如权利要求11所述的制作方法，其中该第一图案化外延结构与该第二图案化外延结构的该第一部分包含有至少该第二半导体材料，且该第一图案化外延结构的该第一部分在该蚀刻制作工艺中被移除。
15.如权利要求14所述的制作方法，其中该外延半导体层包含该第一半导体材料，且该外延半导体层中的该第一半导体材料的一浓度大于该第一图案化外延结构的该第二部分中该第一半导体材料的一浓度。
16.一种鳍片结构的制作方法，包含有：
提供一基底，该基底上包括一介电层，该基底包含有一第一半导体材料，该介电层内形成有一第一沟槽与一第二沟槽；
在该第一沟槽内形成一第一外延结构，以及在该第二沟槽内形成一第二外延结构；
进行一蚀刻制作工艺，用以移除部分该第一外延结构，以形成一凹槽；
在该凹槽内形成一外延半导体层；以及
移除部分该介电层，以在该基底上形成一第一鳍片结构与一第二鳍片结构。
17.如权利要求16所述的制作方法，其中该第一外延结构包括一第一部分与一夹设于该第一部分与该基底之间的第二部分，该第二外延结构包括该第一部分与一夹设于该第一部分与该基底之间的第三部分，该第一外延结构的该第二部分与该第二外延结构的该第三部分包含有该第一半导体材料与一第二半导体材料，且该第二半导体材料的一晶格常数大于该第一半导体材料的一晶格常数。
18.如权利要求17所述的制作方法，其中该第一外延结构的该第二部分包含有一第一导电类型，该第二外延结构的该第三部分包含有一第二导电类型，且该第一导电类型与该第二导电类型互补。
19.如权利要求18所述的制作方法，其中该第一外延结构与该第二外延结构的该第一部分包含有该第一半导体材料，且该第一外延结构的该第一部分在该蚀刻制作工艺中被移除。
20.如权利要求19所述的制作方法，其中该外延半导体层包含该第一半导体材料与该第二半导体材料，且该外延半导体层中的该第二半导体材料的一浓度大于该第一外延结构的该第二部分中该第二半导体材料的一浓度。
21.如权利要求18所述的制作方法，其中该第一外延结构的与该第二外延结构的该第一部分包含有至少该第二半导体材料，且该第一外延结构的该第一部分在该蚀刻制作工艺中被移除。
22.如权利要求21所述的制作方法，其中该外延半导体层包含该第一半导体材料，且该外延半导体层中的该第一半导体材料的一浓度大于该第一外延结构的该第二部分中该第一半导体材料的一浓度。
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