CN116646402A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底；栅极结构，设置在所述衬底上；侧墙结构，设置在所述栅极结构的两侧；凹部，设置在所述侧墙结构两侧的所述衬底内以及所述栅极结构上；掺杂层，设置在所述凹部上，或所述凹部暴露的所述衬底和所述栅极结构内；补偿层，设置在所述掺杂层上；以及源极和漏极，设置在所述栅极结构两侧的所述补偿层内。通过本发明提供的一种半导体器件及其制作方法，可减少半导体器件的漏电，提高半导体器件的性能。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS）是半导体制造中的最基本器件，广泛适用于各种集成电路中，且根据载流子以及制作时的掺杂类型不同，分为NMOS晶体管和PMOS晶体管。在半导体器件的制作过程中，通过制备金属硅化物降低MOS晶体管的电阻，但由于金属层的扩散，容易导致在源极和漏极和栅极结构之间形成漏电通道，增大MOS晶体管的漏电，甚至会导致MOS晶体管失效。同时，在制作过程中，衬底的损伤可能进一步加剧漏电通道的形成。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的一种半导体器件及其制作方法，能够减少半导体器件的漏电，可以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件，至少包括：
衬底；
栅极结构，设置在所述衬底上；
侧墙结构，设置在所述栅极结构的两侧；
凹部，设置在所述侧墙结构两侧的所述衬底内以及所述栅极结构上；
掺杂层，设置在所述凹部上，或所述凹部暴露的所述衬底和所述栅极结构内；
补偿层，设置在所述掺杂层上；以及
源极和漏极，设置在所述栅极结构两侧的所述补偿层内。
在本发明一实施例中，在所述侧墙结构两侧的所述衬底内，所述补偿层与所述衬底齐平；和/或，在所述栅极结构上，所述补偿层与所述侧墙结构齐平。
在本发明一实施例中，所述掺杂层包括第一掺杂层，所述第一掺杂层位于所述凹部的底部，以及所述凹部暴露的所述衬底上。
在本发明一实施例中，所述第一掺杂层的厚度为所述凹部深度的40%~60%。
在本发明一实施例中，所述掺杂层包括第二掺杂层，所述第二掺杂层位于所述凹部暴露的所述衬底和所述栅极结构内。
在本发明一实施例中，所述源极和所述漏极的深度小于所述第二掺杂层的深度，在所述源极和/或所述漏极的底部以及靠近所述栅极结构一侧的侧壁，所述第二掺杂层设置在所述源极和/或所述漏极与所述衬底之间。
在本发明一实施例中，所述补偿层为硅外延层，且所述补偿层的厚度或所述补偿层和所述第一掺杂层的厚度之和，等于所述凹部的深度。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底；
在所述衬底上形成栅极结构；
在所述栅极结构的两侧形成侧墙结构；
在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
在所述凹部内形成掺杂层；
在所述掺杂层上形成补偿层；以及
在所述栅极结构两侧的所述补偿层内形成源区掺杂和漏区掺杂。
在本发明一实施例中，所述补偿层的形成方法包括：
在所述栅极结构和所述衬底上形成侧墙介质层；
刻蚀所述侧墙介质层，形成所述侧墙结构，并在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
通过外延生长法，在所述凹部的底部，以及所述凹部暴露的所述衬底上形成第一掺杂层；以及
通过外延生长法，在所述第一掺杂层上形成所述补偿层。
在本发明一实施例中，所述补偿层的形成方法包括：
在所述栅极结构和所述衬底上形成侧墙介质层；
刻蚀所述侧墙介质层，形成所述侧墙结构，并在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
通过垂直所述凹部的底部进行离子注入，在所述凹部底部暴露的所述衬底内和所述栅极结构内形成第二掺杂层；
通过对所述凹部侧壁的所述衬底进行倾斜离子注入，在所述凹部侧壁暴露的所述衬底内形成所述第二掺杂层；以及
通过外延生长法，在所述第二掺杂层上形成所述补偿层。
综上所述，本发明提供一种半导体器件及其制作方法，通过对半导体器件的结构及制作方法进行改进，本申请意想不到的效果是能够补偿衬底和栅极结构的刻蚀损伤，减少衬底损伤的影响，有利于在源漏区表面形成金属硅化物，从而降低源漏电阻。且在制备自对准硅化物阻挡层的过程中，掺杂层作为一个保护层，防止金属硅化物工艺中的凸起或导电通道等缺陷的形成，从而减少半导体器件的漏电流，提高半导体器件良率。
本发明对掺杂层的位置进行改进，第二掺杂层位于凹部底部和侧壁暴露的衬底内时，意想不到的效果是可以避免掺杂层导致的源漏掺杂离子激活率的降低，从而避免增加源漏电阻，同时，能够抑制源漏掺杂离子的瞬态增强扩散，有利于形成超浅结。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底分布的示意图。
图2为一实施例中形成浅沟槽隔离结构后的示意图。
图3为一实施例中形成阱区分布后的示意图。
图4为一实施例中形成栅极结构后的示意图。
图5为一实施例中形成侧墙介质层后的示意图。
图6为一实施例中形成侧墙结构和凹部后的示意图。
图7为一实施例中形成第一掺杂层后的示意图。
图8为一实施例中形成补偿层后的结构的示意图。
图9为一实施例中形成重掺杂区后的示意图。
图10为一实施例中半导体器件的示意图。
图11为另一实施例中形成第二掺杂层后的示意图。
图12为另一实施例中形成补偿层后的示意图。
图13为另一实施例中形成重掺杂区后的示意图。
图14为另一实施例中半导体器件的示意图。
标号说明：
10、衬底；101、第一阱区；102、第二阱区；11、第一牺牲层；12、第二牺牲层；13、第一光阻层；131、第一开口；14、浅沟槽隔离结构；15、栅极介质层；16、栅极结构；17、侧墙介质层；18、侧墙结构；181、凹部；19、第一掺杂层；191、第二掺杂层；20、补偿层；21、第一重掺杂区；22、第二重掺杂区；23、自对准硅化物阻挡层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供一种半导体器件及其制作方法，修复形成半导体器件的衬底表面，减少漏电通道的产生，减少漏电的发生，确保半导体器件具有优异性能。且本发明提供的半导体器件的制作方法，可广泛应用于各种具有栅极结构的半导体器件的制程中。
请参阅图1所示，在本发明一实施例中，首先提供衬底10，且衬底10可以为任意适于形成半导体器件的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、硅锗（GeSi）、蓝宝石或硅片等基板，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的种类和厚度，在本实施例中，衬底10例如选择硅片，且衬底10又例如为P型硅片。其中，衬底10上设置不同种类的半导体器件，以提高生产效率，降低生产成本。在本实施例中，例如以一个PMOS晶体管和一个NMOS晶体管为例进行阐述。
请参阅图1所示，在本发明一实施例中，在衬底10上形成第一牺牲层11，第一牺牲层11例如为致密的氧化硅等材料，例如可以通过热氧化法或原位水汽生长法等方法在衬底10上形成第一牺牲层11。在本实施例中，将衬底10放入温度例如为900℃~1150℃的炉管内，向炉管内通入氧气，衬底10与氧气在高温下反应，生成致密的第一牺牲层11，且第一牺牲层11的厚度例如为10nm~30nm。在第一牺牲层11形成后，在第一牺牲层11上形成第二牺牲层12，第二牺牲层12例如为氮化硅或氮化硅和氧化硅的混合层等，在本实施例中，第二牺牲层12例如为氮化硅。其中，第一牺牲层11作为缓冲层可以改善衬底10与第二牺牲层12之间的应力。在本发明中，例如可以通过低压化学气相淀积法（Low Pressure Chemical VaporDeposition，LPCVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)等方法形成第二牺牲层12于第一牺牲层11上。在一些实施例中，第二牺牲层12的厚度例如为50nm~120nm。
请参阅图1所示，在本发明一实施例中，在第二牺牲层12上形成第一光阻层13。通过曝光和显影等工艺，在第一光阻层13上形成多个第一开口131，第一开口131用于定位浅沟槽隔离结构的位置。以第一光阻层13为掩膜，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合等刻蚀方式定量地去除位于第一光阻层13下的第二牺牲层12。再以第二牺牲层12为掩膜，原位去除第一牺牲层11和部分衬底10，得到沟槽。在本实施例中，例如采用干法刻蚀形成沟槽，且刻蚀的气体例如为氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种的组合，或它们和氧气（O2）的混合气体。刻蚀完成后，去除第一光阻层13，第一光阻层13例如通过氧等离子去除或湿法去除。
请参阅图1至图2所示，在本发明一实施例中，在形成沟槽后，在沟槽内例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）等平坦化工艺以将隔离介质和第二牺牲层12的顶部位于同一平面，形成多个浅沟槽隔离结构14。在形成浅沟槽隔离结构14后，去除衬底10上的第二牺牲层12，且第二牺牲层12例如通过湿法工艺去除，且湿法刻蚀溶液例如为热磷酸等。在本实施例中，浅沟槽隔离结构14在衬底10内的深度例如为200nm~400nm。通过设置多个浅沟槽隔离结构14，以隔离不同半导体器件，减少半导体器件间的相互干扰。
请参阅图2至图3所示，在本发明一实施例中，在浅沟槽隔离结构14制备完成后，对衬底10进行离子注入，以形成不同的阱区。首先，在形成PMOS晶体管的区域，以高注入能量注入比衬底10浓度高的掺杂区，即在衬底10内形成第一阱区101。在形成NMOS晶体管的区域，以高注入能量注入比第一阱区101浓度高的掺杂离子，以形成第二阱区102，且第二阱区102和第一阱区101并列设置在衬底10内，第二阱区102和第一阱区101的深度相等，并小于或等于浅沟槽隔离结构14的深度。在本实施例中，第一阱区101和第二阱区102的类型不同，其中，第一阱区101例如设置为N型阱，掺杂离子例如为磷（P）、砷（As）或铝（Al）等，第二阱区102例如设置为P型阱，掺杂离子例如为硼（B）或镓（Ga）等。在形成第一阱区101和第二阱区102后，对第一阱区101和第二阱区102进行快速热退火制程（Rapid Thermal Anneal，RTA），提高半导体器件的抗雪崩击穿能力。
请参阅图3至图4所示，在本发明一实施例中，在第一阱区101和第二阱区102形成之后，去除第一牺牲层11。在本实施例中，例如采用湿法刻蚀去除第一牺牲层11，且湿法刻蚀液例如选用氢氟酸，在常温下进行刻蚀。在其他实施例中，也可以采用其他刻蚀方式，根据具体的制作要求进行选择。去除第一牺牲层11后，在衬底10上形成栅极介质层15，其中，栅极介质层15例如为二氧化硅（SiO2）、氮化硅（SiN）、氧化铪(HfO2)、氧化铝（Al2O3）、氮化铝（AlN）、二氧化钛（TiO2）或氧化钽（Ta2O5）等。在本实施例中，栅极介质层15例如为二氧化硅，栅极介质层15例如通过热氧化等方法形成，且栅极介质层15的厚度例如为5nm~10nm。通过重新形成栅极介质层15，避免受前述刻蚀工艺或离子注入工艺等损伤的第一牺牲层11作为栅极介质层，提高栅极介质层15的质量，提高栅极结构与栅极介质层15的界面性能。
请参阅图4所示，在本发明一实施例中，在栅极介质层15上形成栅极结构16，具体的，在栅极介质层15上形成栅极材料层（图中未显示），栅极材料层例如为多晶硅或金属材料等，且多晶硅为掺杂多晶硅或未掺杂多晶硅，金属材料可以为镁、铝、镍、铜、金、银、TiAl基合金、碳化钛、碳化钽或硅化钨等，也可以是几种材料的合金。在形成栅极材料层后，在栅极材料层上形成图案化的光阻层（图中未显示），以图案化的光阻层为掩膜，例如采用干法刻蚀刻蚀栅极材料层，形成栅极结构16。在刻蚀栅极材料层的过程中，栅极结构16外部的栅极介质层15也会进行刻蚀。
请参阅图4至图6所示，在本发明一实施例中，在形成栅极结构16后，在衬底10、栅极结构16以及浅沟槽隔离结构14上形成侧墙介质层17。在本实施例中，侧墙介质层17的材料例如为氧化硅、氮化硅或者氧化硅和氮化硅叠层等材料。在形成侧墙介质层17之后，例如可采用干法刻蚀等刻蚀工艺去除栅极结构16、浅沟槽隔离结构14以及部分衬底10上的侧墙介质层17，保留栅极结构16两侧的侧墙介质层17，形成侧墙结构18。在形成侧墙结构18时，侧墙结构18两侧的衬底低于栅极结构16下方的衬底，即在侧墙结构18的两侧衬底10内形成凹部181，同时，栅极结构16也低于侧墙结构18，在栅极结构16上也形成凹部181。在本实施例中，凹部181的深度例如为3nm~10nm。可选地，通过增加刻蚀时间，可以使凹部181的深度增加至30nm~50nm。
请参阅图6至图7所示，在本发明一实施例中，在形成侧墙结构18后，在凹部181内形成第一掺杂层19，其中，第一掺杂层19例如为掺杂的硅外延层。其中，掺杂的离子例如为碳等。具体的，第一掺杂层19通过外延生长法形成，且外延生长气体源例如为甲基硅烷（SiCH6）和硅烷（SiH4）的混合，且甲基硅烷和硅烷的气体体积比例如为（0.01~0.02）：1，且外延生长的温度例如为500℃~700℃。通过外延生长法，第一掺杂层19仅在凹部181暴露的硅上形成，即第一掺杂层19形成在凹部181的底部以及凹部181暴露的衬底10的侧壁上。且在第一掺杂层19中，碳原子掺杂处于硅晶格间隙，因而可以增加外延层中的原子密度。同时，碳原子处于晶格间隙，不会对沟道产生应力，因而不会提高或降低NMOS和PMOS的载流子迁移率。在本实施例中，第一掺杂层19的厚度例如为凹部181深度的40%~60%，以确保后期在第一掺杂层19上形成的补偿层的厚度，确保有足够的硅外延层用于形成自对准硅化物阻挡层。
请参阅图7至图8所示，在本发明一实施例中，在第一掺杂层19上形成补偿层20。其中，补偿层20例如为硅外延层，且补偿层20和衬底10的高度齐平，或栅极结构16上的补偿层20与两侧的侧墙结构18齐平。在本实施例中，补偿层20和第一掺杂层19的厚度之和等于凹部的深度，以确保补偿层20和第一掺杂层19能够弥补刻蚀过程中形成的凹部，确保后期形成的自对准硅化物阻挡层不会由栅极结构两侧的衬底上延伸至沟道区，从而减少漏电。其中，补偿层20例如通过外延生长法形成，且外延生长气体源例如为二氯甲硅烷（SiH2Cl2），外延生长的温度例如为700℃~900℃。通过两次外延生长，形成第一掺杂层19和补偿层20，能够弥补在刻蚀形成侧墙结构的过程中，衬底10和栅极结构16的刻蚀损伤，减少刻蚀损伤导致的导电通路。
请参阅图8至图9所示，在本发明一实施例中，在形成补偿层20后，在侧墙结构18两侧的衬底内形成重掺杂区。具体的，在形成PMOS晶体管的区域，在第一阱区101上形成第一重掺杂区21，第一重掺杂区21位于栅极结构16的两侧，用于形成PMOS晶体管的源极和漏极。在形成NMOS晶体管的区域，在第二阱区102上形成第二重掺杂区22，第二重掺杂区22位于栅极结构16的两侧，用于形成NMOS晶体管的源极和漏极。其中，第一重掺杂区21和第一阱区101的掺杂类型相反，第一重掺杂区21的掺杂类型例如为P型掺杂，第二重掺杂区22和第二阱区102的掺杂类型相反，第二重掺杂区22的掺杂类型例如为N型掺杂，即第一重掺杂区21和第二重掺杂区22的掺杂类型不相同。在本实施例中，第一重掺杂区21和第二重掺杂区22的掺杂深度例如大于第一掺杂层19的深度。可选地，第一重掺杂区21和第二重掺杂区22的掺杂深度例如等于第一掺杂层19的深度。
请参阅图9至图10所示，在本发明一实施例中，在形成重掺杂区后，在栅极结构16以及重掺杂区上形成自对准硅化物阻挡层（Self-Aligned Block，SAB）23。具体地，在栅极结构16上的补偿层20、第一重掺杂区21和第二重掺杂区22上形成金属层，且金属层例如为钛层（Ti）、钴层（Co）或镍层（Ni）等，在本实施例中，金属层例如为镍层。然后对衬底10进行第一次退火，第一次退火的温度例如为300℃~350℃，使得金属原子与补偿层20中的硅原子反应，形成中间硅化物层，然后通过化学溶液选择去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度高于第一次退火的温度，第二次退火的温度例如为400℃~500℃。中间硅化物层经过退火之后转化为硅化物层，也就是自对准硅化物阻挡层23。自对准硅化物阻挡层23具有良好的热稳定性，可以降低半导体器件的电阻，保证与后期制备的金属电极的接触良好。在形成自对准硅化物阻挡层23过程中，第一掺杂层中的碳原子倾向于分布在自对准硅化物阻挡层23与补偿层20的界面，因而随着金属硅化物的生长，第一掺杂层中的碳原子会向衬底方向浓缩，在金属硅化物与硅界面的碳浓度得以提高，并最终抑制金属原子向衬底的扩散。因而，第一掺杂层可以抑制金属硅化物工艺中产生凸起或导电通道等缺陷的形成，从而减少半导体器件产生漏电的情况，提高半导体器件的良率。另一方面，补偿层20中的外延本征硅层，有利于在源极和漏极表面形成自对准硅化物阻挡层23。同时，因为碳掺杂会降低源漏掺杂离子的激活率，抑制源漏掺杂离子的瞬态增强扩散，有利于形成超浅结，同时还可以避免碳浓度过高而增加源漏电阻。
请参阅图6和图11所示，在本发明另一实施例中，在形成侧墙结构18后，在凹部181内形成第二掺杂层191，其中，第二掺杂层191例如通过离子注入形成，其中，注入的离子例如为碳等。具体的，在凹部181内，垂直进行离子注入，在凹部181的底部形成第二掺杂层191，然后，倾斜进行离子注入，且进行两次倾斜注入，倾斜角度与侧墙结构18下方的凹部181侧壁的角度例如为30°~60°，在凹部181暴露的衬底10的侧壁上，形成部分第二掺杂层191。因此，在凹部181的底部以及凹部181侧壁暴露的衬底10内形成第二掺杂层191，既部分第二掺杂层191位于侧墙结构18的下方。其中，碳原子掺杂在处于硅晶格间隙，因而可以增加衬底或栅极结构中的原子密度，降低栅极结构的电阻率，提高栅极结构的电性性能。同时，碳原子处于晶格间隙，不会对沟道产生应力，因而不会提高或降低NMOS晶体管和PMOS晶体管的载流子迁移率。
请参阅图11至图12所示，在本发明一实施例中，在第二掺杂层191上形成补偿层20。其中，补偿层20例如为硅外延层，且补偿层20和衬底10的高度一致，或栅极结构16上的补偿层20与两侧的侧墙结构18齐平，即补偿层20的厚度等于凹部的深度，以确保补偿层20够弥补刻蚀过程中形成的凹部，确保后期形成的自对准硅化物阻挡层不会由栅极结构两侧的衬底上延伸至沟道区，从而减少漏电。在本实施例中，补偿层20例如通过外延生长法形成，且外延生长气体源例如为二氯甲硅烷，外延生长的温度例如为700℃~900℃。通过一次外延生长，形成补偿层20，能够弥补在刻蚀形成侧墙结构的过程中，衬底10和栅极结构16的刻蚀损伤，减少因刻蚀损伤导致的导通通路，有利于防止因衬底损伤而造成的半导体器件性能下降。
请参阅图12至图13所示，在本发明一实施例中，在形成补偿层20后，在侧墙结构18两侧的衬底内形成重掺杂区。具体的，在形成PMOS晶体管的区域，在第一阱区101上形成第一重掺杂区21，第一重掺杂区21位于栅极结构16的两侧，用于形成PMOS晶体管的源极和漏极。在形成NMOS晶体管的区域，在第二阱区102上形成第二重掺杂区22，第二重掺杂区22位于栅极结构16的两侧，用于形成NMOS晶体管的源极和漏极。其中，第一重掺杂区21和第一阱区101的掺杂类型相反，第一重掺杂区21的掺杂类型例如为P型掺杂，第二重掺杂区22和第二阱区102的掺杂类型相反，第二重掺杂区22的掺杂类型例如为N型掺杂，即第一重掺杂区21和第二重掺杂区22的掺杂类型不相同。在本实施例中，第一重掺杂区21和第二重掺杂区22的掺杂深度小于或等于补偿层20的深度，形成超浅结。
请参阅图13至图14所示，在本发明一实施例中，在形成重掺杂区后，在栅极结构16以及重掺杂区上形成自对准硅化物阻挡层23。具体地，在栅极结构16上的补偿层20、第一重掺杂区21和第二重掺杂区22上形成金属层，且金属层例如为钛层（Ti）、钴层（Co）或镍层（Ni）等，在本实施例中，金属层例如为镍层。然后对衬底10进行第一次退火，第一次退火的温度例如为300℃~350℃，使得金属原子与补偿层20中的硅原子反应，形成中间硅化物层，然后通过化学溶液选择去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400℃~500℃。中间硅化物层经过退火之后转化为硅化物层，也就是源漏区域表面的补偿层20为本征硅，有利于在源漏区表面形成金属硅化物，从而降低源漏电阻。在形成自对准硅化物阻挡层23过程中，重掺杂区的深度小于第二掺杂层191的深度，可以避免碳掺杂导致的源漏掺杂离子激活率的降低，从而避免增加源漏电阻。同时，碳离子可以抑制源漏掺杂离子的瞬态增强扩散，有利于形成超浅结。且在制备自对准硅化物阻挡层23的过程中，碳掺杂区域作为一个保护层，防止金属硅化物工艺中凸起或导电通道等缺陷的形成，从而减少半导体器件的漏现象，提高半导体器件的制作良率。
综上所述，本发明提供一种半导体器件及其制作方法，通过对半导体器件的结构及制作方法进行改进，本申请意想不到的效果是在形成侧墙结构后，在形成的凹部内形成掺杂层和补偿层，确保衬底表面齐平，能够补偿衬底和栅极结构的刻蚀损伤，减少衬底损伤的影响。同时，确保补偿层为本征硅层，有利于在源漏区表面形成金属硅化物，从而降低源漏电阻。可以避免掺杂层导致的源漏掺杂离子激活率的降低，从而避免增加源漏电阻。同时，碳离子可以抑制源漏掺杂离子的瞬态增强扩散，有利于形成超浅结。且在制备自对准硅化物阻挡层的过程中，碳掺杂区域作为一个保护层，防止金属硅化物工艺中的凸起或导电通道等缺陷的形成，减少半导体器件的漏电现象，并提高半导体器件的制作良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
栅极结构，设置在所述衬底上；
侧墙结构，设置在所述栅极结构的两侧；
凹部，设置在所述侧墙结构两侧的所述衬底内以及所述栅极结构上；
掺杂层，设置在所述凹部上，或所述凹部暴露的所述衬底和所述栅极结构内；
补偿层，设置在所述掺杂层上；以及
源极和漏极，设置在所述栅极结构两侧的所述补偿层内。
2.根据权利要求1所述的半导体器件，其特征在于，在所述侧墙结构两侧的所述衬底内，所述补偿层与所述衬底齐平；和/或，在所述栅极结构上，所述补偿层与所述侧墙结构齐平。
3.根据权利要求1所述的半导体器件，其特征在于，所述掺杂层包括第一掺杂层，所述第一掺杂层位于所述凹部的底部，以及所述凹部暴露的所述衬底上。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一掺杂层的厚度为所述凹部深度的40%~60%。
5.根据权利要求1所述的半导体器件，其特征在于，所述掺杂层包括第二掺杂层，所述第二掺杂层位于所述凹部暴露的所述衬底和所述栅极结构内。
6.根据权利要求5所述的半导体器件，其特征在于，所述源极和所述漏极的深度小于所述第二掺杂层的深度，在所述源极和/或所述漏极的底部以及靠近所述栅极结构一侧的侧壁，所述第二掺杂层设置在所述源极和/或所述漏极与所述衬底之间。
7.根据权利要求3所述的半导体器件，其特征在于，所述补偿层为硅外延层，且所述补偿层的厚度或所述补偿层和所述第一掺杂层的厚度之和，等于所述凹部的深度。
8.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成栅极结构；
在所述栅极结构的两侧形成侧墙结构；
在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
在所述凹部内形成掺杂层；
在所述掺杂层上形成补偿层；以及
在所述栅极结构两侧的所述补偿层内形成源区掺杂和漏区掺杂。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述补偿层的形成方法包括：
在所述栅极结构和所述衬底上形成侧墙介质层；
刻蚀所述侧墙介质层，形成所述侧墙结构，并在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
通过外延生长法，在所述凹部的底部，以及所述凹部暴露的所述衬底上形成第一掺杂层；以及
通过外延生长法，在所述第一掺杂层上形成所述补偿层。
10.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述补偿层的形成方法包括：
在所述栅极结构和所述衬底上形成侧墙介质层；
刻蚀所述侧墙介质层，形成所述侧墙结构，并在所述侧墙结构两侧的所述衬底内以及所述栅极结构上，形成凹部；
通过垂直所述凹部的底部进行离子注入，在所述凹部底部暴露的所述衬底内和所述栅极结构内形成第二掺杂层；
通过对所述凹部侧壁的所述衬底进行倾斜离子注入，在所述凹部侧壁暴露的所述衬底内形成所述第二掺杂层；以及
通过外延生长法，在所述第二掺杂层上形成所述补偿层。
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