CN117577537B - 半导体结构及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制备方法。该方法包括：于衬底表面形成间隔分布的多个伪栅结构；伪栅结构包括：待置换栅电极、补偿层和隔离层，待置换栅电极和补偿层沿远离衬底的方向层叠，隔离层覆盖待置换栅电极侧壁及补偿层的侧壁和顶面；形成层间介质层，层间介质层覆盖隔离层并填充相邻伪栅结构之间间隔；研磨层间介质层及隔离层直至暴露出补偿层的顶面；研磨补偿层，暴露出待置换栅电极的顶面，并使得相邻伪栅结构之间间隔内层间介质层研磨后的表面与待置换栅电极的顶面平齐；将待置换栅电极替换为金属电极，以形成栅极结构。本申请利于提升器件性能及可靠性。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及其制备方法。
背景技术
化学机械研磨技术（Chemical Mechanical Planarization, CMP）在半导体制造中被广泛应用于选择性去除材料以实现形貌的平坦和器件结构的形成。化学机械研磨技术作为一种全局表面平坦技术，可以使用化学氧化和机械研磨以去除材料，从而使材料去除表面达到高水平的平坦度。
然而，在半导体制造过程中，容易因化学机械研磨工艺的使用而于金属栅极表面出现碟形（dishing）效应。这是因为在化学机械研磨过程中，由于金属栅极中间部分的化学机械研磨移除速率比较高，造成金属栅极形成两边高、中间低的碟形凹陷，进而容易影响器件的性能和可靠性。
发明内容
本申请的目的是提供一种半导体结构及其制备方法，利于消除薄膜表面的蝶形效应，以提升器件的性能和可靠性。
为实现本申请的目的，本申请提供了如下的技术方案：
第一方面，本申请提供了一种半导体结构的制备方法，包括：
提供衬底；
于所述衬底表面形成间隔分布的多个伪栅结构；所述伪栅结构包括：待置换栅电极、补偿层和隔离层；所述待置换栅电极和所述补偿层沿远离所述衬底的方向层叠；所述隔离层覆盖所述待置换栅电极侧壁及所述补偿层的侧壁和顶面；
形成层间介质层，所述层间介质层覆盖所述隔离层并填充相邻所述伪栅结构之间间隔；
研磨所述层间介质层及所述隔离层直至暴露出所述补偿层的顶面；
研磨所述补偿层，暴露出所述待置换栅电极的顶面，并使得相邻所述伪栅结构之间间隔内所述层间介质层研磨后的表面与所述待置换栅电极的顶面平齐；
将所述待置换栅电极替换为金属电极，以形成栅极结构。
本申请的半导体制备方法中，通过在伪栅结构内待置换栅电极的顶面设置补偿层，利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题。
在其中一个实施例中，所述形成层间介质层，包括：
于所述衬底上沉积层间介质材料，使得所述层间介质材料覆盖所述隔离层并填充相邻所述伪栅结构之间间隔；所述层间介质材料的硬度和所述补偿层的硬度相同；
对所述层间介质材料进行平坦化处理，获得所述层间介质层。
在其中一个实施例中，所述层间介质材料和所述补偿层的材料相同。
在其中一个实施例中，所述研磨所述层间介质层及所述隔离层直至暴露出所述补偿层顶面，还包括：于位于相邻所述伪栅结构之间间隔内的所述层间介质层的表面形成凹陷；其中，所述补偿层的厚度大于或等于所述凹陷的最大深度。
在其中一个实施例中，所述补偿层的厚度大于或等于所述待置换栅电极的厚度的四分之一。
在其中一个实施例中，所述补偿层的厚度大于或等于150A。
在其中一个实施例中，在所述提供衬底之后，在所述于所述衬底表面形成间隔分布的多个伪栅结构之前，所述制备方法还包括：
于所述衬底表面形成绝缘层；
于所述绝缘层远离所述衬底表面形成多个半导体层；
于所述半导体层远离所述绝缘层表面形成栅介质层；所述待置换栅电极位于所述栅介质层表面；所述隔离层还覆盖所述绝缘层的侧壁、所述半导体层的侧壁、所述栅介质层的侧壁以及所述绝缘层的部分表面。
在其中一个实施例中，所述将所述待置换栅电极替换为金属电极，以形成栅极结构，包括：
去除所述待置换栅电极，暴露出所述栅介质表面；
于所述栅介质层表面及所述层间介质层研磨后的表面沉积金属导电材料；
研磨所述金属导电材料至暴露出所述层间介质层研磨后的表面，使得保留于所述栅介质层表面的所述金属导电材料构成所述金属电极，所述金属电极的顶面与相邻所述伪栅结构之间间隔内所述层间介质层研磨后的表面平齐。
第二方面，本申请还提供一种半导体结构，所述半导体结构包括：
衬底；
多个栅极结构，间隔分布于所述衬底上；所述栅极结构包括：金属电极及覆盖所述金属电极侧壁的隔离层；
层间介质层，覆盖所述隔离层侧壁并填充相邻所述栅极结构之间的间隔；所述层间介质层的顶面与所述金属电极的顶面平齐。
本申请的半导体结构中，通过在伪栅结构内待置换栅电极的顶面设置补偿层，利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题。
在其中一个实施例中，所述半导体结构还包括：
顶部介质层，覆盖于所述层间介质层的顶面、所述隔离层的顶面及所述金属电极的顶面。
综上所述，本申请提供了一种半导体结构及其制备方法，在伪栅结构内待置换栅电极的顶面设置有补偿层，其意想不到的效果是：利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题，进而有利于提升器件性能及可靠性。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一些实施例中提供的一种半导体结构的制备方法的流程图；
图2是一些实施例中提供的另一种半导体结构的制备方法的流程图；
图3是一些实施例中提供的一种步骤S13的流程图；
图4是一些实施例中提供的一种步骤S16的流程图；
图5是一些实施例中提供的一种步骤S13所得结构的截面结构示意图；
图6是一些实施例中提供的一种步骤S14所得结构的截面结构示意图；
图7是一些实施例中提供的一种步骤S15所得结构的截面结构示意图；
图8是一些实施例中提供的一种步骤S162所得结构的截面结构示意图；
图9是一些实施例中提供的一种步骤S163所得结构的截面结构示意图；
图10是一些实施例中提供的一种半导体结构的截面结构示意图。
附图标记说明
10、衬底；20、伪栅结构；201、待置换栅电极；202、补偿层；203、隔离层；30、层间介质层；40、凹陷；50、绝缘层；60、半导体层；70、栅介质层；80、栅极结构；801、金属电极；8011、金属导电材料；90、顶部介质层。
实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
化学机械研磨技术（Chemical Mechanical Planarization, CMP）是集成电路制造过程中实现晶圆表面平坦化的关键工艺。与传统的纯机械或纯化学的抛光方法不同，化学机械研磨技术是通过表面化学作用和机械研磨的技术结合来实现晶圆表面微米或者纳米级别不同材料的去除，从而达到晶圆表面纳米级平坦化，进而使下一步的光刻工艺得以进行。在半导体制造过程中，化学机械研磨技术被广泛应用于选择性去除材料以实现形貌的平坦和器件结构的形成。
化学机械研磨技术（Chemical Mechanical Planarization, CMP）的主要工作原理是在一定压力下及抛光液的存在下，使得被抛光的晶圆对抛光垫做相对运动，借助纳米磨料的机械研磨作用与各类化学试剂之间的化学作用高度有机结合，使得被抛光的晶圆表面达到高度平坦化、低表面粗糙度和低缺陷的要求。
然而，在化学机械研磨技术（Chemical Mechanical Planarization, CMP）中经常会出现碟形（dishing）效应，这是因为薄膜表面经常需要受到机械力的影响，在外部作用力增加时，导致薄膜的中央区域凸起而周围区域凹陷。严重的碟形缺陷会降低产品良率，导致半导体器件在制造过程中的薄膜表面不平整，进而影响器件的性能和可靠性。因此，在化学机械研磨技术（Chemical Mechanical Planarization, CMP）中，对碟形（dishing）效应产生的凹陷控制至关重要，一个科学合理、准确且可靠的方法，可以帮助工艺工程师尽可能减少研磨后的碟形缺陷，使得金属栅表面的平坦度达到光刻聚焦深度水平的要求。
请参阅图1，本申请实施例提供了一种半导体结构的制备方法，该半导体结构的制备方法可以包括如下步骤S11~S16。
S11：提供衬底。
S12：于衬底表面形成间隔分布的多个伪栅结构。伪栅结构包括：待置换栅电极、补偿层和隔离层；待置换栅电极和补偿层沿远离衬底的方向层叠；隔离层覆盖待置换栅电极侧壁及补偿层的侧壁和顶面。
S13：形成层间介质层，层间介质层覆盖隔离层并填充相邻伪栅结构之间间隔。
S14：研磨层间介质层及隔离层直至暴露出补偿层的顶面。
S15：研磨补偿层，暴露出待置换栅电极的顶面，并使得相邻伪栅结构之间间隔内层间介质层研磨后的表面与待置换栅电极的顶面平齐。
S16：将待置换栅电极替换为金属电极，以形成栅极结构。
本申请实施例中，通过在伪栅结构内待置换栅电极的顶面设置补偿层，利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题。
在一些实施例中，请参阅图2，在步骤S11提供衬底之后，在步骤S12于衬底表面形成间隔分布的多个伪栅结构之前，半导体结构的制备方法还可以包括以下步骤S21~S23。
步骤S21：于衬底表面形成绝缘层。
步骤S22：于绝缘层远离衬底表面形成多个半导体层。
步骤S23：于半导体层远离绝缘层表面形成栅介质层；待置换栅电极位于栅介质层表面；隔离层覆盖绝缘层的侧壁、半导体层的侧壁、栅介质层的侧壁以及绝缘层的部分表面。
在一些实施例中，请参阅图3，步骤S13可以包括如下步骤S131和S132。
步骤S131：于衬底上沉积层间介质材料，使得层间介质材料覆盖隔离层并填充相邻伪栅结构之间间隔；层间介质材料的硬度和补偿层的硬度相同。
步骤S132：对层间介质材料进行平坦化处理，获得层间介质层。
示例地，层间介质材料和补偿层的材料相同。
在一些实施例中，步骤S14研磨层间介质层及隔离层直至暴露出补偿层的顶面，还包括：于位于相邻伪栅结构之间间隔内的层间介质层的表面形成凹陷；其中，补偿层的厚度大于或等于所述凹陷的最大深度。
示例地，补偿层的厚度大于或等于待置换栅电极的厚度的四分之一。
示例地，补偿层的厚度大于或等于150A。
在一些实施例中，请参阅图4，步骤S16可以包括如下步骤：S161~S163。
步骤S161:去除待置换栅电极，暴露出栅介质层表面。
步骤S162:于栅介质层表面及层间介质层研磨后的表面沉积金属导电材料。
步骤S163:研磨金属导电材料至暴露出层间介质层研磨后的表面，使得保留于栅介质层表面的金属导电材料构成金属电极，金属电极的顶面与相邻伪栅结构之间间隔内的层间介质层研磨后的表面平齐。
应该理解的是，虽然图1~图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1~图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚地说明上述一些实施例中的半导体结构的制备方法，以下一些实施例请结合图5~图9予以理解。
在步骤S11中，如图5中所示，提供衬底10。
作为示例，衬底10可以包括但不仅限于硅（Si）衬底、氮化镓（GaN）衬底、碳化硅（SiC）衬底、蓝宝石衬底（SOS，Silicon On Sapphire）、绝缘体上硅（SOI，Silicon OnInsulator）衬底、金刚石上硅（SOD，Silicon on Diamond）衬底及淀积在锗硅晶圆上的应变层硅衬底中的至少一种；示例地，在本实施例中，衬底10是硅衬底。
在一种可选的实施方式中，在步骤S11之后，该半导体结构的制备方法还可以包括对衬底10进行清洁的步骤。如此，通过对衬底10进行清洁，可以去除衬底10表面存在的杂质，避免杂质对后续工艺造成影响，进而确保器件的性能。
示例地，可以使用清洗液对衬底10进行清洗以实现对衬底10的清洁，也可以使用氮气等气体对衬底10进行吹扫以实现对衬底10的清洗。
在步骤S21中，于衬底10表面形成绝缘层50。
作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺于衬底10表面形成绝缘层50。
作为示例，绝缘层50可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层中的至少一种。示例地，在本实施例中，绝缘层50是氧化硅层。
在步骤S22中，于绝缘层50远离衬底10表面形成多个半导体层60。
作为示例，采用但不仅限于物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺于绝缘层50远离衬底10表面形成多个半导体材料层（未示出）；示例地，可以采用但不仅限于光刻刻蚀工艺图形化半导体材料层（未示出），以得到半导体层60。
作为示例，半导体层60可以包括但不仅限于N型半导体层或者P型半导体层中的一种。
在步骤S23中，于半导体层60远离绝缘层50表面形成栅介质层70。
作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺、低压化学气相沉积工艺、离子体增强化学气相沉积工艺或许原子层沉积工艺于半导体层60（或半导体材料层）远离绝缘层50表面形成栅介质材料层（未示出）；栅介质材料层（未示出）可以包括但不仅限于氧化层，譬如氧化硅层等等。示例地，可以采用但不仅限于光刻刻蚀工艺图形化栅介质材料层（未示出），以得到栅介质层70。
作为示例，栅介质材料层和半导体材料层可以同步骤图形化。
在步骤S12中，请继续参阅图5，于衬底10表面形成间隔分布的多个伪栅结构20。伪栅结构20包括：待置换栅电极201、补偿层202和隔离层203；待置换栅电极201和补偿层202沿远离衬底10的方向层叠；隔离层203覆盖待置换栅电极201侧壁及补偿层202的侧壁和顶面。
在前述步骤S23形成栅介质层70之后，步骤S12中形成的待置换栅电极201位于栅介质层70表面，隔离层203覆盖于绝缘层50的侧壁、半导体层60的侧壁、栅介质层70的侧壁以及绝缘层50的部分表面。
作为示例，多个伪栅结构20之间间隔可以视实际情况而定。
作为示例，形成待置换栅电极201的材质可以包括但不仅限于多晶硅、非晶硅、单晶硅、多晶锗、非晶锗、单晶锗或者锗化硅中的一种。示例地，在本实施例中，待置换栅电极201是多晶硅栅电极。
作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成补偿层202。补偿层202可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层；示例地，在本实施例中，补偿层202是氧化硅层。
作为示例，补偿层202的厚度大于或等于待置换栅电极201的厚度的四分之一。示例地，补偿层202的厚度大于或等于150A；例如，补偿层202的厚度可以包括150 A、200A、250A、300 A、350A或者400A等等；待置换栅电极201的厚度可以包括35 A、50 A、60 A、75 A或者100A等等。
作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成隔离层203。隔离层203可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层中的至少一种。隔离层203可以包括单层结构；隔离层203也可以包括叠层结构。
示例地，隔离层203可以包括自待置换栅电极201向远离待置换栅电极20的方向依次叠置的氧化硅层、氮化硅层和氮氧化硅层。示例地，在本实施例中，隔离层203是自待置换栅电极201向远离待置换栅电极20的方向依次叠置的氧化硅层和氮化硅层的叠层结构。
在步骤S13中，请继续参阅图5，形成层间介质层30，层间介质层30覆盖隔离层203并填充相邻伪栅结构20之间间隔。
在一些实施例中，步骤S13还包括步骤S131~步骤S132。
在步骤S131中，于衬底10上沉积层间介质材料，使得层间介质材料覆盖隔离层203并填充相邻伪栅结构20之间间隔。
示例地，层间介质材料的硬度和补偿层202的硬度相同。
示例地，层间介质材料的材料和补偿层202的材料相同。
作为示例，可以采用但不仅限于热氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺于衬底上形成层间介质材料层。层间介质材料层和补偿层202的材料和/或硬度相同；层间介质材料层可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层。示例地，在本实施例中，层间介质材料层是氧化硅层。
在步骤S132中，对层间介质材料进行平坦化处理，获得层间介质层30。
作为示例，可以采用但不仅限于化学机械研磨工艺对层间介质材料进行平坦化处理以形成层间介质层30。
在步骤S14中，请参阅图6，研磨层间介质层30及隔离层203直至暴露出补偿层202的顶面。
作为示例，研磨层间介质层30及隔离层203直至暴露出补偿层202顶面，还包括：于位于相邻伪栅结构20之间间隔内的层间介质层30的表面形成凹陷40。
此处，可以理解，凹陷40例如呈碟形凹陷。
示例地，补偿层202的厚度大于或等于凹陷40的最大深度。
在步骤S15中，请参阅图7，研磨补偿层202，暴露出待置换栅电极201的顶面，并使得相邻伪栅结构20之间间隔内层间介质层30研磨后的表面与待置换栅电极201的顶面平齐。
此处，在研磨补偿层202至暴露出待置换栅电极201的顶面之后，补偿层202无残留。
作为示例，可以采用但不仅限于化学机械研磨工艺研磨补偿层202。
在步骤S16中，请参阅图8和图9，将待置换栅电极201替换为金属电极801，以形成栅极结构80。
在一些实施例中，步骤S16还包括步骤S161~步骤S163。
在步骤S161中，去除待置换栅电极20，暴露出栅介质层70表面。
作为示例，可以采用但不仅限于化学气相刻蚀工艺去除待置换栅电极20。
在步骤S162中，请参阅图8，于栅介质层70表面及层间介质层30研磨后的表面沉积金属导电材料8011。
作为示例，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺于栅介质层70表面及层间介质层30研磨后的表面沉积金属导电材料8011。金属导电材料8011可以包括但不仅限于铝（Al）、铜（Cu）、银（Ag）、金（Au）、铂（Pt）、镍（Ni）、钛（Ti）、氮化钛（TiN）、钨（W）、氮化钨（WN）、硅化钨（WSi）中的一种或几种。
在步骤S163中，请参阅图9，研磨金属导电材料8011至暴露出层间介质层30研磨后的表面，使得保留于栅介质层70表面的金属导电材料8011构成金属电极801，金属电极801的顶面与相邻伪栅结构20之间间隔内的层间介质层30研磨后的表面平齐。
作为示例，可以采用但不仅限于化学机械研磨工艺研磨金属导电材料8011至暴露出层间介质层30研磨后的表面，使得保留于栅介质层70表面的金属导电材料8011构成金属电极801，金属电极801的顶面与相邻伪栅结构20之间间隔内的层间介质层30研磨后的表面平齐。
在一些实施例中，在步骤S16之后，该半导体结构的制备方法还可以包括：于形成金属电极801之后的层间介质层30的顶面、隔离层203的顶面及金属电极801的顶面形成顶部介质层90。
作为示例，顶部介质层90可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层中的至少一种。示例地，在本实施例中，顶部介质层90是氧化硅层。
请参阅图10，本申请实施例还提供一种半导体结构，半导体结构可以包括：衬底10、多个栅极结构80及层间介质层30。多个栅极结构80间隔分布于衬底10上。栅极结构80包括：金属电极801及覆盖金属电极801侧壁的隔离层203。层间介质层30覆盖隔离层203侧壁并填充相邻栅极结构80之间的间隔。层间介质层30的顶面与金属电极801的顶面平齐。
本申请实施例的半导体结构，采用前述一些实施例中的制备方法制备形成。可以通过在伪栅结构内待置换栅电极的顶面设置补偿层，利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题。
作为示例，衬底10可以包括但不仅限于硅（Si）衬底、氮化镓（GaN）衬底、碳化硅（SiC）衬底、蓝宝石衬底（SOS，Silicon On Sapphire）、绝缘体上硅（SOI，Silicon OnInsulator）衬底、金刚石上硅（SOD，Silicon on Diamond）衬底及淀积在锗硅晶圆上的应变层硅衬底中的至少一种。示例地，在本实施例中，衬底10是硅衬底。
作为示例，金属电极801可以包括但不仅限于铝（Al）电极、铜（Cu）电极、银（Ag）电极、金（Au）电极、铂（Pt）电极、镍（Ni）电极、钛（Ti）电极、氮化钛（TiN）电极、钨（W）电极、氮化钨（WN）电极、硅化钨（WSi）电极中的一种或几种。示例地，在本实施例中，金属电极80是钨电极。
作为示例，隔离层203可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层中的至少一种。隔离层203可以包括单层结构，隔离层203也可以包括叠层结构。示例地，隔离层203可以包括自待置换栅电极201向远离待置换栅电极20的方向依次叠置的氧化硅层、氮化硅层和氮氧化硅层。示例地，在本实施例中，隔离层203是自待置换栅电极201向远离待置换栅电极20的方向依次叠置的氧化硅层和氮化硅层的叠层结构。
作为示例，层间介质层30可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层。示例地，在本实施例中，层间介质层30是氧化硅层。
在一些实施例中，请继续参阅图10，半导体结构还可以包括顶部介质层90。顶部介质层90覆盖于层间介质层30的顶面、隔离层203的顶面及金属电极801的顶面。
示例地，顶部介质层90可以包括但不仅限于氧化硅层、氮化硅层或者氮氧化硅层中的至少一种。示例地，在本实施例中，顶部介质层90是氧化硅层。
综上所述，在本申请实施例提供的半导体结构及其制备方法中，通过在伪栅结构内待置换栅电极的顶面设置补偿层，其意想不到的效果是：利用补偿层的厚度补偿层间介质层在研磨过程中出现的碟形凹陷，以在研磨去除补偿层之后，确保相邻伪栅结构之间间隔内层间介质层的研磨表面与待置换栅极的顶面平齐，从而能够在不消耗晶体管栅极高度的同时有效解决层间介质层出现碟形凹陷的问题，进而有利于提升器件性能及可靠性。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底表面形成间隔分布的多个伪栅结构；所述伪栅结构包括：待置换栅电极、补偿层和隔离层；所述待置换栅电极和所述补偿层沿远离所述衬底的方向层叠；所述隔离层覆盖所述待置换栅电极侧壁及所述补偿层的侧壁和顶面；
形成层间介质层，所述层间介质层覆盖所述隔离层并填充相邻所述伪栅结构之间间隔；
研磨所述层间介质层及所述隔离层直至暴露出所述补偿层的顶面；
研磨所述补偿层，暴露出所述待置换栅电极的顶面，并使得相邻所述伪栅结构之间间隔内所述层间介质层研磨后的表面与所述待置换栅电极的顶面平齐；
将所述待置换栅电极替换为金属电极，以形成栅极结构；
其中，在所述提供衬底之后，在所述于所述衬底表面形成间隔分布的多个伪栅结构之前，所述方法还包括：于所述衬底表面形成绝缘层；于所述绝缘层远离所述衬底表面形成多个半导体层；于所述半导体层远离所述绝缘层表面形成栅介质层；所述待置换栅电极位于所述栅介质层表面；所述隔离层还覆盖所述绝缘层的侧壁、所述半导体层的侧壁、所述栅介质层的侧壁以及所述绝缘层的部分表面。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成层间介质层，包括：
于所述衬底上沉积层间介质材料，使得所述层间介质材料覆盖所述隔离层并填充相邻所述伪栅结构之间间隔；所述层间介质材料的硬度和所述补偿层的硬度相同；
对所述层间介质材料进行平坦化处理，获得所述层间介质层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述层间介质材料和所述补偿层的材料相同。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述研磨所述层间介质层及所述隔离层直至暴露出所述补偿层顶面，还包括：于位于相邻所述伪栅结构之间间隔内的所述层间介质层的表面形成凹陷；其中，所述补偿层的厚度大于或等于所述凹陷的最大深度。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述补偿层的厚度大于或等于所述待置换栅电极的厚度的四分之一。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述补偿层的厚度大于或等于150A。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述研磨所述补偿层暴露出所述待置换栅电极的顶面，并使得相邻所述伪栅结构之间间隔内所述层间介质层研磨后的表面与所述待置换栅电极的顶面平齐之后，所述补偿层无残留。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述将所述待置换栅电极替换为金属电极，以形成栅极结构，包括：
去除所述待置换栅电极，暴露出所述栅介质层表面；
于所述栅介质层表面及所述层间介质层研磨后的表面沉积金属导电材料；
研磨所述金属导电材料至暴露出所述层间介质层研磨后的表面，使得保留于所述栅介质层表面的所述金属导电材料构成所述金属电极，所述金属电极的顶面与相邻所述伪栅结构之间间隔内所述层间介质层研磨后的表面平齐。
9.一种半导体结构，其特征在于，采用如权利要求1至权利要求8中任一项所述的制备方法制备形成，包括：
衬底；
多个栅极结构，间隔分布于所述衬底上；所述栅极结构包括：金属电极及覆盖所述金属电极侧壁的隔离层；
层间介质层，覆盖所述隔离层侧壁并填充相邻所述栅极结构之间的间隔；所述层间介质层的顶面与所述金属电极的顶面平齐。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：
顶部介质层，覆盖于所述层间介质层的顶面、所述隔离层的顶面及所述金属电极的顶面。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165606A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 用于高-k金属栅极技术的增强栅极替换工艺
CN103456692A (zh) * 2012-05-30 2013-12-18 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管的形成方法
CN106486381A (zh) * 2015-08-29 2017-03-08 台湾积体电路制造股份有限公司 用于制造改善污染的半导体器件的方法
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
CN116646402A (zh) * 2023-07-21 2023-08-25 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法
CN117038674A (zh) * 2023-10-10 2023-11-10 合肥新晶集成电路有限公司 半导体结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4488565B2 (ja) * 1999-12-03 2010-06-23 富士通株式会社 半導体記憶装置の製造方法
US9331209B2 (en) * 2008-01-09 2016-05-03 Faquir C Jain Nonvolatile memory and three-state FETs using cladded quantum dot gate structure
US11626315B2 (en) * 2016-11-29 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and planarization method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165606A (zh) * 2011-12-16 2013-06-19 台湾积体电路制造股份有限公司 用于高-k金属栅极技术的增强栅极替换工艺
CN103456692A (zh) * 2012-05-30 2013-12-18 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管的形成方法
CN106486381A (zh) * 2015-08-29 2017-03-08 台湾积体电路制造股份有限公司 用于制造改善污染的半导体器件的方法
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
CN116646402A (zh) * 2023-07-21 2023-08-25 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法
CN117038674A (zh) * 2023-10-10 2023-11-10 合肥新晶集成电路有限公司 半导体结构及其制备方法

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