CN202332858U - 一种金属氧化物半导体场效应晶体管 - Google Patents

一种金属氧化物半导体场效应晶体管 Download PDF

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Abstract

本实用新型的实施例公开了一种金属氧化物半导体场效应晶体管MOSFET，包括：源极区；栅极区；漏极区；以及具有第一掺杂类型的体区，该体区包括阶梯形掺杂区，其中，阶梯形掺杂区的掺杂浓度高于体区上表面的掺杂浓度，该阶梯形掺杂区包括：第一掺杂区，位于栅极区下方；第二掺杂区，位于源极区和漏极区下方；其中，第一掺杂区比第二掺杂区的深度浅，更靠近体区的上表面。

Description

一种金属氧化物半导体场效应晶体管
技术领域
本实用新型涉及电子元器件，尤其涉及金属氧化物半导体场效应晶体管(MOSFET)。 
背景技术
采用互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)工艺制造的器件可用于多种电路，包括集成电路(IC)形式的电路。采用CMOS工艺制造的器件有很多，常见的有金属氧化物半导体场效应晶体管(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)。众所周知，MOSFET具有源极、漏极和栅极。对增强型MOSFET而言，当向其栅极施加一个大于阈值电压的正向电压时，沿着栅极区与体区的交界处将产生反型层(也称之为沟道)，MOS晶体管导通。沟道提供了从源极到漏极的电流通路。当栅极电压减小使得沟道消失时，MOSFET关断。 
通常，为了在给定的集成电路尺寸内封装更多的MOS晶体管，常常将这些晶体管设计为具有较短的沟道长度。然而沟道长度的减小会导致不期望的短沟道效应，例如穿通效应和热载流子效应。现有的解决短沟道效应的方案包括减小栅极氧化层的厚度和提高体区的掺杂浓度。然而这些解决方案也存在缺点：减小栅极氧化层的厚度会限制晶体管的最大栅极电压，而提高体区掺杂浓度将减小MOS晶体管的击穿电压，并加剧热载流子效应。 
实用新型内容
为了解决前面描述的一个问题或者多个问题，本实用新型提出一种金属氧化物半导体场效应晶体管。 
根据本实用新型一实施例，提供了一种金属氧化物半导体场效应晶体管，包括：源极区；栅极区；漏极区；以及具有第一掺杂类型的体区，该体区包括阶梯形掺杂区，其中阶梯形掺杂区的掺杂浓度高于体区上表面的掺杂浓度。该阶梯形掺杂区包括：第一掺杂区，位于栅极区下方；第二掺杂区，位于源极区和漏极区下方；其中第一掺杂区比第二掺杂区的深度浅，更靠近体区的上表面。 
在一个实施例中，该金属氧化物半导体场效应晶体管为P沟道金属氧化物半导体场效应晶体管，第一掺杂类型为N型。 
在一个实施例中，阶梯形掺杂区位于体区上表面下方的第一深度处，其中第一深度为0.5μm～1.5μm。 
在一个实施例中，体区上表面的掺杂浓度低于体区内掺杂区的掺杂浓度。 
根据本实用新型提供的实施例，可制作尺寸小、沟道长度短的MOSFET，并且避免了如穿通效应和热载流子效应的短沟道效应。 
附图说明
为了更好的理解本实用新型，将根据以下附图对本实用新型进行详细描述： 
图1是根据本实用新型一实施例的PMOS晶体管的剖视图； 
图2是根据本实用新型另一实施例的PMOS晶体管的剖视图。 
具体实施方式
下面参照附图充分描述本实用新型的示范实施例。这些实施例公开了大量的细节，例如所用材料、制作工艺以及结构来清楚的说明本实用新型。本领域技术人员将理解，没有一些具体细节，本实用新型同样可以实施。为了清晰明了的阐述本实用新型，本文省略了一些具体的公知技术的描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。 
尽管本实用新型是结合PMOS晶体管的具体实施例来描述的，但由于PMOS晶体管的各个掺杂区域的类型与NMOS晶体管相反， 因此本实用新型的实施例仅仅需要稍作改变就可以应用于NMOS晶体管。NMOS晶体管同样满足本实用新型的精神和保护范围。 
图1是根据本实用新型一实施例的PMOS晶体管的剖视图。该PMOS晶体管位于硅衬底101中的N型体区102内。在一个实施例中，PMOS晶体管是增强型P沟道金属氧化物半导体场效应晶体管(PMOSFET)。如图1所示，PMOS晶体管包括P+源极区105、栅极区106和P+漏极区107。在另一个实施例中，PMOS晶体管还包括用作栅极绝缘层的栅极氧化层103、N+体区接触区104、轻掺杂的漏极区110(LDD)和侧壁间隔层112。在一个实施例中，栅极氧化层103可以包括热处理的和/或淀积的二氧化硅。侧壁间隔层112可包括氧化物、多晶硅或者氮化硅材料。N+体区接触区104为电耦接至体区102的电极提供接触区域。在一个实施例中，栅极区106包括厚度为4000埃～8000埃的多晶硅。 
前面所述材料或区域的掺杂类型和掺杂浓度都是可改变的，还可根据不同的应用场合来制备掺杂类型合适的其它材料或区域。 
P+源极区105和P+漏极区107是采用离子注入工艺制作而成。在一个实施例中，掩膜108和侧壁间隔层112一起界定了在N型体区102中形成P+源极区105和P+漏极区107的那个区域。掩膜108可包括光刻常用的遮蔽材料，例如光刻胶。与传统的MOS晶体管一样，P+源极区105与P+漏极区107从MOS晶体管的上表面向下延伸。 
图2是根据本实用新型另一实施例的PMOS晶体管的剖视图。在图2所示实施例中，对图1所示PMOS晶体管进行高能离子注入，以在N型体区102内形成阶梯形掺杂区120。在一个实施例中，高能离子注入工艺通过已有掩膜的开口实施，高能离子注入工艺与其它的离子注入工艺共用该掩膜。在如在图2所示的实施例中那样，再次采用制作P+源极区105与P+漏极区107时用的那个掩膜108来制作阶梯形掺杂区120。可以原位(in-situ)执行高能离子注入，按照这种制作方法，只需将衬底置于离子注入机中一次，即可完成源极区105和漏极区107的离子注入工艺和高能离子注入工艺。在另一实施例中，高能离子注入工艺通过使用与制作轻掺杂漏极区110的那个掩膜 相同的掩膜来实施。与其他离子注入工艺共用掩膜可以节省步骤、降低成本。 
在又一实施例中，制作阶梯形掺杂区120的高能离子注入工艺通过专用掩膜层的开口来实施，在任何其他的离子注入工艺中不使用该掩膜，以使得只向特定的区域注入掺杂杂质或者掺杂剂。掩膜应该足够厚以充分阻挡杂质的注入，使得任何穿透掩膜进入的杂质掺杂剂都不能对底层的元件产生显著的不利影响。 
如图2所示，阶梯形掺杂区120是采用高能离子注入工艺向N型体区102注入N型杂质(例如磷)形成的。对于N沟道的MOS晶体管，高能离子注入工艺向P型体区注入P型杂质(例如硼)。 
在一个实施例中，N型杂质穿过栅极区106、栅极氧化层103被注入N型体区102内。在一个实施例中，N型杂质还穿过侧壁间隔层112被注入N型体区102内。 
一般地，注入的离子仅能在材料中穿透一定的深度，，这一穿透深度被称为注入深度。注入深度与注入的离子种类、注入能量以及注入设备与衬底间的角度有关。当离子被注入一叠不同厚度的材料实施时，注入深度自然地与这叠材料的外部形状对应。因此，掺杂区120是阶梯形的，包括穿过栅极区106形成的第一掺杂区131和穿过栅极区106外的区域(p+源极区105和p+漏极区107)形成的第二掺杂区132，第一掺杂区131比与第二掺杂区132的深度浅，更靠近栅极氧化层103。 
阶梯形掺杂区120选择性地提高了N型体区102的掺杂浓度，也就是说，阶梯形掺杂区120在选择的部分中，例如提高了N型体区102内部分区域的掺杂浓度，而没有提高其他区域的掺杂浓度，以此来抑制穿通效应。第一掺杂区131的边界与栅极区106或侧壁间隔层112的边界是自对准的，第一掺杂区131不会延伸到p+源极区105和P+漏极区107的正下方区域。如图2所示，第一掺杂区131相比于第二掺杂区132更靠近N型体区102的上表面。高能离子注入工艺使得离子能够穿过栅极区106。在一个实施例中，采用大于200keV(千电子伏特)，例如400keV～800keV的注入能量，使磷离子穿过 厚度大约为6000埃的栅极区106，以形成阶梯形掺杂区120的第一掺杂区131。这样栅极区106下方的区域是逆向掺杂的，即N型体区上表面的掺杂浓度低于其下方第一掺杂区131的掺杂浓度。在一个实施例中，阶梯形掺杂区120位于栅氧层103下方0.5μm～1.5μm处。 
PMOS晶体管的阈值电压受栅氧层103的厚度和N型体区102上表面附近的掺杂浓度影响，因此，阶梯形掺杂区120的第一掺杂区131应制作得足够深，以使得N型体区102上表面附近的掺杂浓度不会因为过高而明显提高PMOS晶体管的阈值电压。高能离子注入工艺采用的注入剂量和注入能量因器件而异，可通过模拟仿真和实验优化来选择。一般地，因高能离子注入而引入的额外掺杂浓度最好小于N型体区102原有的(background)掺杂浓度。在一个实施例中，高能注入引入的额外掺杂浓度小于N型体区102表面掺杂浓度的十分之一。 
第一掺杂区131离栅极氧化层103较近，增大了N型体区102中，P+源极区105和P+漏极区107之间的区域的掺杂浓度，最有效地减小了诸如穿通效应这样的短沟道效应。此外，栅极区106下方的区域是逆向掺杂的，第一掺杂区131不会对MOS晶体管的阈值电压造成实质性的影响。第二掺杂区132(例如掺杂区120中不包括栅极区106下方的区域)与P+源极区105和P+漏极区107的垂直距离较远，有助于减小对热载流子效应和击穿电压的影响。这样，阶梯形掺杂区120一方面保证了MOS晶体管的短沟道，另一方面避免了前述的短沟道效应。 
此外，制作阶梯形掺杂区120的高能离子注入工艺一般在MOS晶体管的制作后期实施，以最小化热推进(drive-in)并保持它的掺杂区域分布。在一个实施例中，高能离子注入工艺起码是在制作了N型体区102、栅极氧化层103和栅极区106之后实施的。在双扩散型双极性CMOS-DMOS晶体管的制作过程中，高能离子注入工艺在P型体区推进以及相关的热推进工艺之后实施。 
本实用新型的一实施例是一种金属氧化物半导体场效应晶体管MOSFET，包括：源极区；栅极区；漏极区；以及具有第一掺杂类型 的体区，该体区包括阶梯形掺杂区，其中阶梯形掺杂区的掺杂浓度高于体区上表面的掺杂浓度，该阶梯形掺杂区包括：第一掺杂区，位于栅极区下方；第二掺杂区，位于源极区和漏极区下方；其中，第一掺杂区比第二掺杂区的深度浅，更靠近体区的上表面。 
根据该实施例，MOSFET可以为P沟道MOSFET，第一掺杂类型可以为N型。另外，阶梯形掺杂区位于体区上表面下方的第一深度处，其中第一深度为0.5μm～1.5μm。 
根据一实施例，所述体区上表面的掺杂浓度低于体区内掺杂区的掺杂浓度。 
本实用新型的实施例公开了一种可改善短沟道效应的MOS器件。尽管本实用新型中详细描述的与特定实施例相结合，并给出一些特定的细节。但是，本实用新型仍有许多其他实施方式。在实际执行时可能有些变化，但仍然包含在本实用新型主旨范围内，因此，本实用新型旨在包括所有落入本实用新型和所述权利要求范围及主旨内的替代例、改进例和变化例等。 

Claims (4)

1.一种金属氧化物半导体场效应晶体管，其特征在于，所述金属氧化物半导体场效应晶体管包括：
源极区；
栅极区；
漏极区；以及
具有第一掺杂类型的体区，该体区包括阶梯形掺杂区，其中阶梯形掺杂区的掺杂浓度高于体区上表面的掺杂浓度，该阶梯形掺杂区包括：
第一掺杂区，位于栅极区下方；
第二掺杂区，位于源极区和漏极区下方；
其中，第一掺杂区比第二掺杂区的深度浅，更靠近体区的上表面。
2.如权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于，所述金属氧化物半导体场效应晶体管为P沟道金属氧化物半导体场效应晶体管，第一掺杂类型为N型。
3.如权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于，阶梯形掺杂区位于体区上表面下方的第一深度处，其中第一深度为0.5μm～1.5μm。
4.如权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于，体区上表面的掺杂浓度低于体区内掺杂区的掺杂浓度。 
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