TWI826125B - 具有多層介電質的儲存電容器 - Google Patents
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Abstract
本申請提供一種具有多層介電質的儲存電容器。該儲存電容器包括一下電極、一上電極、一第一介電質層、一第二介電質層以及一第三介電質層。該第一介電質層覆蓋該下電極，該第二介電質層設置於該第一介電質層上，該第三介電質層設置於該第二介電質層上。該上電極設置於該第三介電質層上。
Description
本申請案主張美國第17/751,936及17/752,638號專利申請案之優先權（即優先權日為「2022年5月24日」），其內容以全文引用之方式併入本文中。
本揭露關於一種具有多層介電質的半導體結構，特別是有關於一種具有多層介電質之半導體儲存元件的電容器。
動態隨機存取記憶體利用電容器在積體電路中儲存資訊位元。電容器的製作技術是將介電質材料置於由導電材料形成的兩個電極之間。電容器容納電荷的能力(即電容)是電極的表面積、電極之間的距離以及介電質材料的(相對)介電常數或k值的函數，其中電容與介電質材料的介電常數或k值成正比。也就是說，介電材料的介電常數或k值越高，電容器所能容納的電荷就越大。因此，對於一個給定的所需電容，如果增加介電材料的介電常數或k值，可以減少電容器的面積，以保持相同的電池電容。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種儲存電容器。該儲存電容器包括一下電極、一第一介電質層、一第二介電質層、一第三介電質層以及一上電極。該第一介電質層覆蓋該下電極。該第二介電質層設置於該第一介電質層上。該第三介電質層設置於該第二介電質層上。該上電極設置於該第三介電質層上。
在一些實施例中，該第一介電質層與該第二介電質層包括不同的材料。
在一些實施例中，該第一介電質層與該第三介電質層包括相同的材料。
在一些實施例中，該第一介電質層、該第二介電質層及該第三介電質層包括金屬氧化物。
在一些實施例中，該第一介電質層包括鉿、鋯、鈮、鋁或鈦。
在一些實施例中，該第二介電質層包括鉿或鋯。
在一些實施例中，該第一介電質層具有一第一厚度，該第二介電質層具有大於該第一厚度的一第二厚度，且該第三介電質層具有小於該第二厚度的一第三厚度。
在一些實施例中，該第一厚度與該第三厚度的總和實質上小於該第二厚度。
在一些實施例中，該第二厚度對該第一厚度與該第三厚度總和之比實質上大於4。
在一些實施例中，該下電極為一柱狀，連接到該下電極一外表面的該第一介電質層的一部分具有一第一外徑及一第一內徑，圍繞該下電極該外表面的該第二介電質層的一部分具有一第二外徑及一第二內徑，圍繞該下電極該外表面的該第三介電質層的一部分具有一第三外徑及一第三內徑，該第一外徑與該第一內徑之間的一第一差值小於該第二外徑與該第二內徑之間的一第二差值，該第三外徑與該第三內徑之間的一第三差值小於該第二差值。
在一些實施例中，該第一差值與該第三差值的總和實質上小於2奈米。
在一些實施例中，該第一差值與該第三差值的總和實質上大於0.3奈米。
在一些實施例中，該上電極具有一實質上平面的頂面。
在一些實施例中，該上電極為一柱狀，圍繞該上電極一外表面的該第一介電質層的一部分具有一第一外徑及一第一內徑，圍繞該上電極該外表面的該第二介電質層的一部分具有一第二外徑及一第二內徑，連接到該上電極該外表面的該第三介電質層的一部分具有一第三外徑及一第三內徑，該第一外徑與該第一內徑之間的一第一差值小於該第二外徑與該第二內徑之間的一第二差值，該第三外徑與該第三內徑之間的一第三差值小於該第二差值。
在一些實施例中，該第一差值與該第三差值的總和實質上小於2奈米。
在一些實施例中，該第一差值與該第三差值的總和實質上大於0.3奈米。
在一些實施例中，該下電極是一基底的摻雜區域，且該第一介電質層、該第二介電質層、該第三介電質層及該上電極設置於該基底中。
本揭露的一個方面提供一種儲存電容器的製備方法。該製備方法包括以下步驟：形成一下電極；沉積一第一介電質層以覆蓋該下電極；在該第一介電質層上沉積一第二介電質層；在該第二介電質層上沉積一第三介電質層；以及在該第三介電質層上形成一上電極。
在一些實施例中，該第一介電質層具有一第一厚度，該第二介電質層具有大於該第一厚度的一第二厚度，且該第三介電質層具有小於該第二厚度的一第三厚度。
在一些實施例中，該第一厚度與該第三厚度的總和實質上小於該第二厚度。
在一些實施例中，該第二厚度對該第一厚度與該第三厚度總和之比實質上大於4。
在一些實施例中，該第一介電質層與該第二介電質層包括不同的金屬氧化物。
在一些實施例中，該第一介電質層與該第三介電質層包括相同的材料。
在一些實施例中，該第二介電質層包括鉿或鋯。
在一些實施例中，該第一介電質層包括鉿、鋯、鈮、鋁或鈦。
在一些實施例中，該下電極的形成包括以下步驟：在一基底中形成一溝渠，以及對曝露於該溝渠的該基底的一部分進行摻雜，以形成該下電極；隨後在該溝渠中沉積該第一介電質層、該第二介電質層及該第三介電質層，並在該第三介電質層上沉積該上電極的一導電材料，直到該溝渠被完全填滿。
在一些實施例中，該製備方法更包括執行一平面化製程，以去除該第一介電質層、該第二介電質層、該第三介電質層及該基底上面的該導電材料。
在一些實施例中，該下電極的形成包括以下步驟：在一基底上沉積一犧牲層；在該犧牲層中形成一溝渠；以及在該溝渠中沉積該下電極的一導電材料，直到該溝渠被完全填滿。
在一些實施例中，該製備方法更包括執行一平面化製程的步驟，以去除該犧牲層上面的該導電材料。
在一些實施例中，該製備方法更包括在沉積該第一介電質層之前去除該犧牲層的步驟。
有了上述配置的儲存電容器，包括三個介電質層做為電容器介電質以電隔離上電極及下電極，電容器介電質的有效介電常數可以提高。因此，一個給定尺寸的儲存電容器可以容納更大的電荷。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。
應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。
本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的”一"、"一個”及”該”也包括複數形式，除非上下文明確指出。應進一步理解，用語”包含”及”包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。
圖1是橫截面圖，例示本揭露一些實施例之儲存電容器10。參照圖1，儲存電容器10是一種溝渠式電容器，包括下電極110、第一介電質層120、第二介電質層130、第三介電質層140以及上電極152；下電極110是基底100的導電摻雜區，第一介電質層120、第二介電質層130、第三介電質層140及上電極152設置於基底100中。
下電極110及上電極152藉由第一介電質層120、第二介電質層130及第三介電質層140相互電隔離。換句話說，第一介電質層120、第二介電質層130及第三介電質層140做為儲存電容器10的電容介電質。如圖1所示，第一介電質層120覆蓋下電極110，第二介電質層130設置於第一介電質層120與第三介電質層140之間。
第一介電質層120與第二介電質層130具有不同的材料，以增加儲存電容器10的電容器介電質的有效介電常數。此外，第一介電質層120與第三介電質層140可以包括相同的材料，以促進儲存電容器10的形成。第一介電質層120、第二介電質層130及第三介電質層140包括金屬氧化物。例如，第一介電質層120及第三介電質層140包括鉿、鋯、鈮、鋁或鈦，而第二介電質層130包括鉿或鋯。
參照圖2，上電極152是一柱狀，包括外表面154。圍繞上電極152的外表面154的第一介電質層120的一部分包括第一外徑122及第一內徑124，而圍繞上電極152的外表面154的第二介電質層130的一部分具有第二外徑132及第二內徑134。在一些實施例中，第一外徑122與第一內徑124之間的第一差值D1小於第二外徑132與第二內徑134之間的第二差值D2，以進一步提高儲存電容器10的介電常數。
此外，連接到上電極152的外表面154的第三介電質層的一部分具有第三外徑142及第三內徑144，並且第三外徑142與第三內徑144之間的第三差值D3小於第二外徑132與第二內徑134之間的第二差值D2。在一些實施例中，第一差值D1與第三差值D3的總和實質上小於2奈米。此外，第一差值D1與第三差值D3的總和實質上大於0.3奈米。在一些實施例中，第一差值D1、第二差值D2及第三差值D3可以透過能量色散X射線(EDX)測量獲得。
圖3是橫截面圖，例示本揭露一些實施例之儲存電容器20。參照圖3，儲存電容器20包括下電極212，覆蓋下電極212的第一介電質層220，設置於第一介電質層220上的第二介電質層230，設置於第二介電質層230上的第三介電質層240，以及設置於第三介電質層240上的上電極250。下電極212可以設置於基底200上，且基底200包括在其中形成的一存取電晶體(未顯示)。基底200可以包括複數個不同材料的層，這些層具有不同材料或結構的區域，用於製備積體電路、主動(active)微電子元件(如電晶體及/或二極體)以及被動(passive)微電子元件(如電容器、電阻器等)。上面提到的材料可以包括半導體、絕緣體、導體或其組合。
第一介電質層220、第二介電質層230及第三介電質層240做為電容介電質，用於將下電極212與上電極250電隔離。包括第一介電質層220、第二介電質層230及第三介電質層240的電容介電質可以具有遵循基底200及下電極212的構造，而上電極250具有實質上平面的頂面252。或者，上電極202可以具有均勻的厚度。第一介電質層220與第二介電質層230可以包括不同的金屬氧化物，而第一介電質層220與第三介電質層240包括同一金屬氧化物。例如，第一介電質層220與第三介電質層240包括鉿、鋯、鈮、鋁或鈦，而第二介電質層230包括鉿或鋯。
參照圖4，連接到下電極212的外表面214的第一介電質層220的一部分包括第一外徑222及第一內徑224，圍繞下電極212的外表面214的第二介電質層230的一部分具有第二外徑232及第二內徑234，並且第一外徑222與第一內徑224之間的第一差值D1小於第二外徑232與第二內徑234之間的第二差值D2。此外，圍繞下電極212的外表面214的第三介電質層240的一部分具有第三外徑242及第三內徑244，並且第三外徑242與第三內徑244之間的第三差值D3小於第二差值D2。在一些實施例中，第一差值D1與第三差值D3的總和在約0.3至約2奈米的範圍內。
圖5是流程圖，例示本揭露一些實施例之儲存電容器10的製備方法300，而圖6至圖12是橫截面圖，例示本揭露一些實施例之儲存電容器10的製備中間階段。圖6至圖12所示的階段請參考圖5的流程圖。在下面的討論中，圖6至圖12所示的製備階段是參照圖5所示的製程步驟來討論。
參照圖6及圖7，根據圖5中的步驟S302，在基底100中形成溝渠102。基底100可以是塊狀(bulk)半導體基底、絕緣體上的半導體(SOI)基底、多層或梯度基底或類似基底。基底100可以包括任何半導體材料，例如矽、鍺或類似的元素半導體(elemental semiconductor)；或包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦或類似的化合物或合金半導體。
溝渠102的形成可以包括：(1)在基底100上形成圖形遮罩410，其中圖形遮罩410界定將蝕刻到基底100中的溝渠圖形，以及(2)執行蝕刻製程，例如乾蝕刻製程，以去除基底100中不受圖形遮罩410保護的部分，因此在基底100中形成溝渠102。
圖形遮罩410可以是光阻遮罩或硬遮罩。包括感光材料的圖形遮罩410的製作技術可以包含對完全覆蓋基底100的感光材料執行至少一個曝光製程及至少一個顯影製程，其中感光材料可以藉由漩塗製程塗覆在基底100上，然後用軟烘烤製程進行乾燥。另外，做為硬遮罩的圖形遮罩410可以包含多晶矽、碳、無機材料(如氮化物)或其他適合的材料。
基底100例如以反應離子蝕刻(RIE)製程進行蝕刻，使得圖形遮罩410中的視窗414的寬度保持在溝渠102中。在溝渠102形成之後，可以執行濕式化學清洗或其他清洗製程，以實質上去除可能留在溝渠102中的任何表面污染物。在溝渠102製備後，以適合的製程去除圖形遮罩410。包括感光材料的圖形遮罩410是以灰化製程或濕式剝離製程來去除，而做為硬遮罩的圖形遮罩410則是以濕式蝕刻製程去除。
參照圖8，根據圖5中的步驟S304，將摻雜物引入曝露於溝渠102的基底100的一部分中，以形成下電極110。下電極110的形成可以包括：(1)沉積犧牲材料(未顯示)以部分填充溝渠102，(2)在基底100的曝露部分及犧牲材料上形成鈍化層(未顯示)，(3)去除鈍化層的水平部分，(4)去除犧牲材料，(5)將摻雜物引入基底100未被剩餘鈍化層保護的一部分，以及(6)去除剩餘鈍化層。摻雜物可藉由，例如，包括摻雜物的一次性材料(如摻雜的矽酸鹽玻璃)向外擴散或藉由離子植入引入基底100的該部分。基底100的摻雜區可以是n型或p型。
參照圖9，根據圖5中的步驟S306，將第一介電質層120沉積於基底100的曝露部分。第一介電質層120被共形並均勻地沉積於溝渠102及基底100的上表面104上，但並不填滿溝渠102。如圖9所示，第一介電質層120具有實質上均勻的第一厚度T1，並具有遵循曝露於溝渠102的基底110的構造。第一介電質層120包括第一金屬氧化物。第一金屬氧化物可選自氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鈮(Nb2O5)、氧化鋁(Al2O3)或二氧化鈦(TiO2)。舉例來說，第一介電質層120的沉積技術可以包含，例如，物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或原子層沉積(ALD)製程，其中以ALD製程沉積的第一介電質層120具有高度均勻厚度。
參照圖10，根據圖5中的步驟S310，第二介電質層130沉積於第一介電質層120上。第二介電質層130具有實質上均勻的第二厚度T2，覆蓋第一介電質層120，但不填滿溝渠102。在一些實施例中，第二厚度T2大於第一厚度T1，如圖9所示。第二介電質層130可以包括與第一金屬氧化物不同的第二金屬氧化物。例如，第二介電質層130可以選自氧化鉿及二氧化鋯。例如，第二介電質層130的製作技術可以包含PVD製程、ALD製程或CVD製程。
參照圖11，根據圖5中的步驟S312，第三介電質層140沉積於第二介電質層130上。第三介電質層140共形及均勻地沉積於溝渠102內及基底100的上表面104上，但並不填滿溝渠102。第三介電質層140，包括第一金屬材料，其製作技術可以包含PVD製程、CVD製程或ALD製程。
參照圖9至圖11，第三介電質層140具有第三厚度T3，小於第二介電質層130的第二厚度T2。此外，第一厚度T1與第三厚度T3的總和實質上小於第二厚度T2，以增加第一介電質層120至第三介電質層140的有效介電常數。在一些實施例中，第二厚度T2對第一厚度T1與第三厚度T3總和之比實質上大於4。
參照圖12，根據圖5中的步驟S314，沉積導電材料150以填充溝渠102。導電材料150共形及均勻地沉積於基底100上及溝渠102中，直到溝渠102被完全填滿，以促進導電材料150的沉積。導電材料150包括多晶矽或金屬，如鎢、銅、鋁、鉬、鈦、鉭、釕，或其組合。導電材料150的製作技術可以包含CVD製程、PVD製程、ALD製程或其他適合的製程。
在沉積導電材料150之後，根據圖5中的步驟S316，執行平面化製程，以去除第一介電質層120、第二介電質層130、第三介電質層140及導電材料150在基底100的上表面104上面的部分。據此，形成柱狀的上電極152，因此形成圖1所示的儲存電容器10。可以使用例如化學機械研磨(CMP)製程將多餘的第一介電質層120、多餘的第二介電質層130、多餘的第三介電質層140及多餘的導電材料150從基底100上去除。
圖13是流程圖，例示本揭露一些實施例之儲存電容器20的製備方法500的流程圖，而圖14至圖20是橫截面圖，例示本揭露一些實施例之儲存電容器20的製備中間階段。圖14至圖20所示的階段請參考圖13的流程圖。在下面的討論中，圖14至圖20所示的製備階段是參照圖13所示的製程步驟來討論。
參照圖14，根據圖13中的步驟S502，犧牲層420沉積於基底200上。在一些實施例中，基底200包括半導體晶圓202，存取電晶體204，絕緣層206及導電特徵208。存取電晶體204包括閘極2042，複數個雜質區域2044及閘極介電質2046。閘極2042設置於半導體晶圓202上。雜質區域2044設置於半導體晶圓202中，並在閘極2042的兩側。閘極介電質2046夾於半導體晶圓202與閘極2042之間。也就是說，圖14中所示的存取電晶體204是平面存取元件(planar access device，PAD)電晶體的形式；然而，在一些實施例中，存取電晶體204可以是凹陷存取元件(ecessed access device，RAD)電晶體。
在一些實施例中，閘極2042可以包括但不限於摻雜的多晶矽，或包括鎢、鈦或金屬矽化物的含金屬材料。雜質區域2044做為存取電晶體204的汲極及源極區域，其製作技術可以包含向半導體晶圓202引入摻雜物。摻雜物引入半導體晶圓202的技術包含擴散製程或離子植入製程。如果相應的存取電晶體204是p型電晶體，則可以使用硼或銦來執行摻雜物引入，如果相應的存取電晶體204是n型電晶體，可以使用磷、砷或銻。
閘極介電質2046用於維持閘極2042與汲極及源極區域之間導電通道的電容耦合。閘極介電質2046可以包括氧化物、氮化物、氧氮化物或高k(介電常數)材料。存取電晶體204還可以包括在閘極2042與閘極介電質2046的側壁上的閘極間隙子2048。閘極間隙子2048的製作技術可以選擇地包含沉積一間隙子材料(如氮化矽或二氧化矽)以覆蓋閘極2042及閘極介電質2046，並且進行一非等向性蝕刻以從閘極2042及閘極介電質2046的水平表面去除該間隙子材料。
隔離特徵203，例如淺溝隔離(STI)特徵或區域矽氧化法(LOCOS)特徵，可以在半導體晶圓202中引入，以界定主動區域(active area)2022，其中存取電晶體204形成於主動區域2022中。
絕緣層206覆蓋半導體晶圓202及存取電晶體204。絕緣層206的製作技術可以包含，例如，使用化學氣相沉積(CVD)製程或漩塗製程均勻地沉積介電質材料，以覆蓋半導體晶圓202及存取電晶體204的上表面2021。在一些實施例中，絕緣層206可以使用例如化學機械研磨(CMP)製程進行平面化，以產生可接受的平坦構造。絕緣層206可以包括氧化物、四乙基正矽酸鹽(TEOS)、未摻雜的矽酸鹽玻璃(SOG)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、漩塗玻璃(SOG)、東燃矽氮烷(tonen silazane，TOSZ)，或其組合。
導電插塞208穿透絕緣層206，與存取電晶體202的雜質區域2044之一接觸。導電插塞208可以包括鎢。另外，摻雜的多晶矽可做為形成導電插塞208的導電材料。導電插塞208的製作技術可以包含在絕緣層206中的大馬士革(damasce)製程。
犧牲層420是使用漩塗製程或CVD製程沉積於基底200上。沉積後，犧牲層420可以被平面化，使用例如化學機械研磨(CMP)製程，以產生可接受的平坦構造。如下面所述，平坦構造允許用具有較小景深的微影設備對溝渠定圖形(patterning)。在一些實施例中，犧牲層420包含在絕緣層206與導電插塞208之間提供足夠選擇性的材料。犧牲層420可以包括不同於絕緣層206的介電質材料。在一些實施例中，犧牲層420包括氧化矽或氮化矽。
接下來，在犧牲層420上形成圖形遮罩430。圖形遮罩430界定將透過犧牲層420進行蝕刻的溝渠圖形。圖形遮罩430可以包括感光材料，溝渠圖形可以用微影製程來界定。或者，圖形遮罩430是一硬遮罩。
參照圖15，根據圖13中的步驟S504，執行蝕刻製程以去除未被圖形遮罩430保護的犧牲層420的一部分。因此，形成溝渠422，並且曝露基底200的一部分。犧牲層420是用，例如，RIE製程來蝕刻。在形成溝渠422之後，使用灰化製程或濕式剝離製程去除包括感光材料在內的圖形遮罩430，其中濕式剝離製程可以化學地改變圖形遮罩430，使其不再黏附於犧牲層420。做為硬遮罩的圖形遮罩430是用濕式蝕刻製程去除。參照圖14及圖15，導電插塞208可以透過溝渠422曝露。
參照圖16，根據圖13中的步驟S506，利用沉積製程，用導電材料210填充溝渠422。導電材料210可以使用，例如，低壓CVD製程進行沉積。導電材料210均勻地沉積於基底200及犧牲層420上，直到溝渠422被完全填滿，以促進導電材料210的沉積。導電材料210的製作技術可以包含摻雜的多晶矽或金屬，如氮化鈦(TiN)或釕(Ru)。
接下來，製備方法500進行到步驟S508，在該步驟中，執行平面化製程以去除犧牲層420上面的導電材料210。因此，形成柱狀的下電極212。在一些實施例中，下電極212可以與圖14所示的導電插塞208接觸。在去除多餘的導電材料210後，犧牲層420被曝露。在下電極212的形成完成後，製備方法500進入步驟S510，在該步驟中，犧牲層420被用適當的技術去除。如此，基底200被曝露，如圖17所示。
參照圖18，根據圖13中的步驟S512，沉積第一介電質層220以覆蓋下電極212。第一介電質層220包括第一金屬氧化物，並被沉積於基底200及下電極212上。在一些實施例中，第一介電質層220具有實質上均勻的第一厚度T1，其構造遵循基底200及下電極212的構造。例如，第一介電質層220可以包括鉿、鋯、鈮、鋁或鈦。例如，第一介電質層220的沉積是使用CVD製程或ALD製程。
參照圖19，根據圖13中的步驟S514，將第二介電質層230沉積於第一介電質層220上。第二介電質層230被沉積於第一介電質層220上，直到第二介電質層230具有第二厚度T2。參照圖18及圖19，在一些實施例中，第二厚度T2大於第一厚度T1。第二金屬氧化物與第一金屬氧化物不同。例如，第二介電質層230包括鉿或鋯。例如，第二介電質層230包括第二金屬氧化物，其沉積是使用CVD製程。
參照圖20，根據圖13中的步驟S516，第三介電質層240沉積於第二介電質層230上。第三介電質層204使用CVD製程沉積且包括第一金屬氧化物。參照圖18至圖20，第三介電質層204具有小於第二厚度T2的第三厚度T3。第一厚度T1與第三厚度T3的總和實質上小於第二厚度T2。在一些實施例中，第二厚度T2對第一厚度T1與第三厚度T3總和之比實質上大於4。
接下來，製備方法500進行到步驟S518，其中在第三介電質層240上沉積頂電極250。頂電極250可以是具有實質上均勻厚度的共形層。在一些實施例中，頂電極250可以包含低電阻率材料，如氮化鈦或氮化鈦、氮化鉭、氮化鎢、釕、銥及鉑的組合。因此，形成圖3中所示的儲存電容器20。頂電極250被沉積，直到它具有實質上光滑的表面。
總之，透過包括第一介電質層120/220、第二介電質層130/230及第三介電質層140/240的儲存電容器10/20的配置，可以提高電容器介電質的有效介電常數。因此，具有一定面積的儲存電容器10/20可以容納更大的電荷。
本揭露的一個方面提供一種儲存電容器。該儲存電容器包括一下電極、一第一介電質層、一第二介電質層、一第三介電質層以及一上電極。該第一介電質層覆蓋該下電極。該第二介電質層設置於該第一介電質層上。該第三介電質層設置於該第二介電質層上。該上電極設置於該第三介電質層上。
本揭露的一個方面提供一種儲存電容器的製備方法。該製備方法包括以下步驟：形成一下電極；沉積一第一介電質層以覆蓋該下電極；在該第一介電質層上沉積一第二介電質層；在該第二介電質層上沉積一第三介電質層；以及在該第三介電質層上形成一上電極。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。
再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。
10:儲存電容器
20:儲存電容器
100:基底
102:溝渠
104:上表面
110:下電極
120:第一介電質層
122:第一外徑
124:第一內徑
130:第二介電質層
132:第二外徑
134:第二內徑
140:第三介電質層
142:第三外徑
144:第三內徑
150:導電材料
152:上電極
154:外表面
200:基底
202:半導體晶圓
2021:上表面
2022:主動區域
203:隔離特徵
204:存取電晶體
2042:閘極
2044:雜質區域
2046:閘極介電質
2048:閘極間隙子
206:絕緣層
208:導電特徵(導電插塞)
210:導電材料
212:下電極
214:外表面
220:第一介電質層
222:第一外徑
224:第一內徑
230:第二介電質層
232:第二外徑
234:第二內徑
240:第三介電質層
242:第三外徑
244:第三內徑
250:上電極(頂電極)
252:頂面
300:製備方法
410:圖案遮罩
414:視窗
420:犧牲層
422:溝渠
430:圖形遮罩
500:製備方法
A- A':線
B-B':線
D1:第一差值
D2:第二差值
D3:第三差值
S302:步驟
S304:步驟
S306:步驟
S310:步驟
S312:步驟
S314:步驟
S316:步驟
S502:步驟
S504:步驟
S506:步驟
S508:步驟
S510:步驟
S512:步驟
S514:步驟
S516:步驟
S518:步驟
T1:第一厚度
T2:第二厚度
T3:第三厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是橫截面圖，例示本揭露一些實施例之儲存電容器。
圖2是沿圖1中A-A'線的橫截面圖。
圖3是橫截面圖，例示本揭露一些實施例之儲存電容器。
圖4是沿圖3中B-B'線的橫截面圖。
圖5是流程圖，例示本揭露一些實施例之儲存電容器的製備方法。
圖6至圖12是橫截面圖，例示本揭露一些實施例之儲存電容器的製備中間階段。
圖13是流程圖，例示本揭露一些實施例之半導體儲存元件其儲存電容器的製備方法。
圖14至圖20是橫截面圖，例示本揭露一些實施例之儲存電容器的製備中間階段。
10:儲存電容器
110:下電極
120:第一介電質層
130:第二介電質層
140:第三介電質層
152:上電極
A-A':線
Claims (16)
- 一種儲存電容器，包括：一下電極；一第一介電質層，覆蓋該下電極；一第二介電質層，設置於該第一介電質層上；一第三介電質層，設置於該第二介電質層上；以及一上電極，設置於該第三介電質層上；其中該第一介電質層具有一第一厚度，該第二介電質層具有大於該第一厚度的一第二厚度，且該第三介電質層具有小於該第二厚度的一第三厚度。
- 如請求項1所述的儲存電容器，其中該第一介電質層與該第二介電質層包括不同的材料。
- 如請求項2所述的儲存電容器，其中該第一介電質層與該第三介電質層包括相同的材料。
- 如請求項3所述的儲存電容器，其中該第一介電質層、該第二介電質層及該第三介電質層包括金屬氧化物。
- 如請求項2所述的儲存電容器，其中該第一介電質層包括鉿、鋯、鈮、鋁或鈦。
- 如請求項2所述的儲存電容器，其中該第二介電質層包括鉿或鋯。
- 如請求項1所述的儲存電容器，其中該第一厚度與該第三厚度的總和實質上小於該第二厚度。
- 如請求項1所述的儲存電容器，其中該第二厚度對該第一厚度與該第三厚度總和之比實質上大於4。
- 如請求項1所述的儲存電容器，其中該下電極為一柱狀，連接到該下電極一外表面的該第一介電質層的一部分具有一第一外徑及一第一內徑，圍繞該下電極該外表面的該第二介電質層的一部分具有一第二外徑及一第二內徑，圍繞該下電極該外表面的該第三介電質層的一部分具有一第三外徑及一第三內徑，該第一外徑與該第一內徑之間的一第一差值小於該第二外徑與該第二內徑之間的一第二差值，該第三外徑與該第三內徑之間的一第三差值小於該第二差值。
- 如請求項9所述的儲存電容器，其中該第一差值與該第三差值的總和實質上小於2奈米。
- 如請求項9所述的儲存電容器，其中該第一差值與該第三差值的總和實質上大於0.3奈米。
- 如請求項9所述的儲存電容器，其中該上電極具有一實質上平面的頂面。
- 如請求項1所述的儲存電容器，其中該上電極為一柱狀，圍繞該上電極一外表面的該第一介電質層的一部分具有一第一外徑及一第一內徑，圍繞該上電極該外表面的該第二介電質層的一部分具有一第二外徑及一第二內徑，連接到該上電極該外表面的該第三介電質層的一部分具有一第三外徑及一第三內徑，該第一外徑與該第一內徑之間的一第一差值小於該第二外徑與該第二內徑之間的一第二差值，該第三外徑與該第三內徑之間的一第三差值小於該第二差值。
- 如請求項13所述的儲存電容器，其中該第一差值與該第三差值的總和實質上小於2奈米。
- 如請求項13所述的儲存電容器，其中該第一差值與該第三厚度的總和實質上大於0.3奈米。
- 如請求項13所述的儲存電容器，其中該下電極是一基底的摻雜區域，且該第一介電質層、該第二介電質層、該第三介電質層及該上電極設置於該基底中。
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