JP2001210787A - 回路製造方法、ｍｉｍ容量回路 - Google Patents
回路製造方法、ｍｉｍ容量回路Info
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Abstract
(57)【要約】
【課題】 ＭＩＭ容量回路のリーク電流を削減する。
【解決手段】 硫酸により酸化されにくい窒化チタンな
どの金属により下部電極を形成し、この下部電極の表面
を硫酸を含む溶液により洗浄してから容量膜を積層す
る。容量膜を積層する下部電極の表面から有機物や酸化
物が除去されるので、これらが原因となるリーク電流が
防止される。
どの金属により下部電極を形成し、この下部電極の表面
を硫酸を含む溶液により洗浄してから容量膜を積層す
る。容量膜を積層する下部電極の表面から有機物や酸化
物が除去されるので、これらが原因となるリーク電流が
防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、下部電極と上部電
極とが容量膜を介して対向したＭＩＭ容量回路を製造す
る回路製造方法、下部電極と上部電極とが容量膜を介し
て対向したＭＩＭ容量回路、に関する。
極とが容量膜を介して対向したＭＩＭ容量回路を製造す
る回路製造方法、下部電極と上部電極とが容量膜を介し
て対向したＭＩＭ容量回路、に関する。
【０００２】
【従来の技術】現在、各種回路が各種用途に利用されて
おり、例えば、電圧の一時保持には容量回路が利用され
ている。この容量回路にも各種構造が存在するが、薄膜
技術を利用した微細な容量回路としてはＭＩＭ容量回路
がある。これは下部電極と上部電極とが容量膜を介して
対向したものであり、下部電極と容量膜と上部電極とを
薄膜技術により微細に形成することができる。
おり、例えば、電圧の一時保持には容量回路が利用され
ている。この容量回路にも各種構造が存在するが、薄膜
技術を利用した微細な容量回路としてはＭＩＭ容量回路
がある。これは下部電極と上部電極とが容量膜を介して
対向したものであり、下部電極と容量膜と上部電極とを
薄膜技術により微細に形成することができる。
【０００３】ここで、このようなＭＩＭ容量回路の一従
来例を図２ないし図６を参照して以下に説明する。な
お、同図はＭＩＭ容量回路の製造方法を示す工程図であ
る。ここで一従来例として例示するＭＩＭ容量回路１０
０では、図６(ｂ)に示すように、シリコン基板１０１を
具備しており、このシリコン基板１０１の表面には、絶
縁物であるＳiＯ2からなる二層の層間絶縁膜１０２，１
０３が順番に成膜されている。
来例を図２ないし図６を参照して以下に説明する。な
お、同図はＭＩＭ容量回路の製造方法を示す工程図であ
る。ここで一従来例として例示するＭＩＭ容量回路１０
０では、図６(ｂ)に示すように、シリコン基板１０１を
具備しており、このシリコン基板１０１の表面には、絶
縁物であるＳiＯ2からなる二層の層間絶縁膜１０２，１
０３が順番に成膜されている。
【０００４】下方の層間絶縁膜１０２には、金属である
Ｗ(タングステン)からなる下部配線１０４が埋め込まれ
ており、上方の層間絶縁膜１０３には、金属であるＴi
Ｎ(窒化チタン)からなる下部電極１０５が埋め込まれて
いる。この下部電極１０５は凹状に形成されており、そ
の下面に下部配線１０４が接続されている。
Ｗ(タングステン)からなる下部配線１０４が埋め込まれ
ており、上方の層間絶縁膜１０３には、金属であるＴi
Ｎ(窒化チタン)からなる下部電極１０５が埋め込まれて
いる。この下部電極１０５は凹状に形成されており、そ
の下面に下部配線１０４が接続されている。
【０００５】下部電極１０５の表面には絶縁体であるＴ
a2Ｏ5からなる容量膜１０６が積層されており、この容
量膜１０６の表面にＴiＮからなる上部電極１０７が積
層されている。この上部電極１０７の上面には上部配線
１０８が接続されており、この上部配線１０８と下部配
線１０４とが外部の回路(図示せず)に接続されている。
a2Ｏ5からなる容量膜１０６が積層されており、この容
量膜１０６の表面にＴiＮからなる上部電極１０７が積
層されている。この上部電極１０７の上面には上部配線
１０８が接続されており、この上部配線１０８と下部配
線１０４とが外部の回路(図示せず)に接続されている。
【０００６】上述のような構造のＭＩＭ容量回路１００
は、導電性の下部電極１０５と上部電極１０７とが絶縁
性の容量膜１０６を介して対向しているので、この部分
で電荷を保持することができる。ここで、上述のような
構造のＭＩＭ容量回路１００を製造する回路製造方法を
以下に簡単に説明する。
は、導電性の下部電極１０５と上部電極１０７とが絶縁
性の容量膜１０６を介して対向しているので、この部分
で電荷を保持することができる。ここで、上述のような
構造のＭＩＭ容量回路１００を製造する回路製造方法を
以下に簡単に説明する。
【０００７】まず、図２(ａ)に示すように、シリコン基
板１０１の表面に膜厚0.7(μm)の酸化膜からなるＳiＯ2
の層間絶縁膜１０２を形成し、この層間絶縁膜１０２を
フォトリソグラフィ技術などによりパターニングしてシ
リコン基板１０１の表面まで到達するコンタクトホール
１１１を形成する。
板１０１の表面に膜厚0.7(μm)の酸化膜からなるＳiＯ2
の層間絶縁膜１０２を形成し、この層間絶縁膜１０２を
フォトリソグラフィ技術などによりパターニングしてシ
リコン基板１０１の表面まで到達するコンタクトホール
１１１を形成する。
【０００８】同図(ｂ)に示すように、このコンタクトホ
ール１１１の底面と層間絶縁膜１０２の上面とにＣＶＤ
(Chemical Vapor Deposition)法により膜厚100(Å)のＴ
i膜１１２を成膜し、さらにコンタクトホール１１１の
内面と層間絶縁膜１０２の上面とにＣＶＤ法により膜厚
100(Å)のＴiＮ膜１１３を成膜する。
ール１１１の底面と層間絶縁膜１０２の上面とにＣＶＤ
(Chemical Vapor Deposition)法により膜厚100(Å)のＴ
i膜１１２を成膜し、さらにコンタクトホール１１１の
内面と層間絶縁膜１０２の上面とにＣＶＤ法により膜厚
100(Å)のＴiＮ膜１１３を成膜する。
【０００９】なお、コンタクトホール１１１の内面と層
間絶縁膜１０２の上面とにＰＶＤ(Physical Vapor Depo
sition)法により、Ｔi膜１１２を300(Å)の膜厚に成膜
するとともにＴiＮ膜１１３を500(Å)の膜厚に成膜する
ことも可能である。
間絶縁膜１０２の上面とにＰＶＤ(Physical Vapor Depo
sition)法により、Ｔi膜１１２を300(Å)の膜厚に成膜
するとともにＴiＮ膜１１３を500(Å)の膜厚に成膜する
ことも可能である。
【００１０】つぎに、同図(ｃ)に示すように、ＴiＮ膜
１１３の表面にＣＶＤ法により膜厚400(Å)のＷ膜１１
４を成膜し、このＷ膜１１４によりコンタクトホール１
１１の内部を充填する。同図(ｄ)に示すように、ＣＭＰ
(Chemical Mechanical Polishing)法により層間絶縁膜
１０２の上面のみＷ膜１１４とＴiＮ膜１１３とＴi膜１
１２とを除去することで下部配線１０４を形成する。
１１３の表面にＣＶＤ法により膜厚400(Å)のＷ膜１１
４を成膜し、このＷ膜１１４によりコンタクトホール１
１１の内部を充填する。同図(ｄ)に示すように、ＣＭＰ
(Chemical Mechanical Polishing)法により層間絶縁膜
１０２の上面のみＷ膜１１４とＴiＮ膜１１３とＴi膜１
１２とを除去することで下部配線１０４を形成する。
【００１１】つぎに、図３(ａ)に示すように、ＣＭＰ法
により平坦となった層間絶縁膜１０２等の上面に、プラ
ズマＣＶＤ法により膜厚500(Å)のＳiＯＮ膜１１５と膜
厚1.5(μm)のＳiＯ2からなる層間絶縁膜１０３とを順番
に成膜し、同図(ｂ)に示すように、この上部の層間絶縁
膜１０３をフォトリソグラフィ技術などによりパターニ
ングして下部の層間絶縁膜１０２と下部配線１０４との
上面まで到達する幅広の凹穴１１６を形成する。
により平坦となった層間絶縁膜１０２等の上面に、プラ
ズマＣＶＤ法により膜厚500(Å)のＳiＯＮ膜１１５と膜
厚1.5(μm)のＳiＯ2からなる層間絶縁膜１０３とを順番
に成膜し、同図(ｂ)に示すように、この上部の層間絶縁
膜１０３をフォトリソグラフィ技術などによりパターニ
ングして下部の層間絶縁膜１０２と下部配線１０４との
上面まで到達する幅広の凹穴１１６を形成する。
【００１２】つぎに、同図(ｃ)に示すように、この凹穴
１１６の内面と層間絶縁膜１０３の上面とにＣＶＤ法に
より膜厚100〜300(Å)のＴiＮ膜１１７を成膜してか
ら、図４(ａ)に示すように、このＴiＮ膜１１７を介し
て凹穴１１６の内部をフォトレジスト１１８で充填す
る。なお、ＴiＮ膜１１７を成膜するＣＶＤ法の条件
は、例えば、反応ガス“ＴiＣ14／ＮＨ3／Ｎ2”が流量
“10-40／100-600／500(sccm)”、圧力0.3(Toll)、温度
600(℃)などとされる。
１１６の内面と層間絶縁膜１０３の上面とにＣＶＤ法に
より膜厚100〜300(Å)のＴiＮ膜１１７を成膜してか
ら、図４(ａ)に示すように、このＴiＮ膜１１７を介し
て凹穴１１６の内部をフォトレジスト１１８で充填す
る。なお、ＴiＮ膜１１７を成膜するＣＶＤ法の条件
は、例えば、反応ガス“ＴiＣ14／ＮＨ3／Ｎ2”が流量
“10-40／100-600／500(sccm)”、圧力0.3(Toll)、温度
600(℃)などとされる。
【００１３】つぎに、同図(ｂ)に示すように、このフォ
トレジスト１１８を除去することなく層間絶縁膜１０３
の上面のみＴiＮ膜１１７をエッチングすることで凹型
の下部電極１０５を形成し、同図(ｃ)に示すように、こ
の下部電極１０５の内面からフォトレジスト１１８をア
ッシングと有機剥離により除去する。
トレジスト１１８を除去することなく層間絶縁膜１０３
の上面のみＴiＮ膜１１７をエッチングすることで凹型
の下部電極１０５を形成し、同図(ｃ)に示すように、こ
の下部電極１０５の内面からフォトレジスト１１８をア
ッシングと有機剥離により除去する。
【００１４】なお、このアッシングの条件は、反応ガス
“Ｏ2／Ｎ2”が、流量“1000〜3000／100〜200(scc
m)”、圧力1〜5(Toll)、温度200〜300(℃)、電力1000
(Ｗ)などとされる。また、有機剥離では、アッシングに
よりフォトレジスト１１８が除去されてから、デポジシ
ョンや残存したフォトレジスト１１８がジメチルスルホ
キシドと弗化アンモニウムの混合水溶液により除去され
る。
“Ｏ2／Ｎ2”が、流量“1000〜3000／100〜200(scc
m)”、圧力1〜5(Toll)、温度200〜300(℃)、電力1000
(Ｗ)などとされる。また、有機剥離では、アッシングに
よりフォトレジスト１１８が除去されてから、デポジシ
ョンや残存したフォトレジスト１１８がジメチルスルホ
キシドと弗化アンモニウムの混合水溶液により除去され
る。
【００１５】つぎに、図５(ａ)(ｂ)および図６(ａ)に示
すように、下部電極１０５の内面と層間絶縁膜１０３の
上面とにＣＶＤ法などにより膜厚50〜200(Å)のＴa2Ｏ5
膜１１９と膜厚100〜300(Å)のＴiＮ膜１２０と膜厚100
0(Å)のＷ膜１２１とを順番に成膜する。
すように、下部電極１０５の内面と層間絶縁膜１０３の
上面とにＣＶＤ法などにより膜厚50〜200(Å)のＴa2Ｏ5
膜１１９と膜厚100〜300(Å)のＴiＮ膜１２０と膜厚100
0(Å)のＷ膜１２１とを順番に成膜する。
【００１６】なお、Ｔa2Ｏ5膜１１９を成膜するＣＶＤ
法の条件は、例えば、反応ガス“Ｔa(ＯＣ2Ｈ5)5／
Ｏ2”が、流量“0.1／2000(sccm)”、圧力0.5(Toll)、
温度450(℃)などとされる。また、ＴiＮ膜１２０を成膜
するＣＶＤ法の条件は、例えば、有機ソースのＴＤＭＡ
Ｔ(Tetrakis-DiMethylAmino-Titanium)が反応ガスとさ
れ、圧力1.5(Toll)、温度450(℃)などとされる。
法の条件は、例えば、反応ガス“Ｔa(ＯＣ2Ｈ5)5／
Ｏ2”が、流量“0.1／2000(sccm)”、圧力0.5(Toll)、
温度450(℃)などとされる。また、ＴiＮ膜１２０を成膜
するＣＶＤ法の条件は、例えば、有機ソースのＴＤＭＡ
Ｔ(Tetrakis-DiMethylAmino-Titanium)が反応ガスとさ
れ、圧力1.5(Toll)、温度450(℃)などとされる。
【００１７】そして、図６(ｂ)に示すように、層間絶縁
膜１０３の上面のＴa2Ｏ5膜１１９とＴiＮ膜１２０とＷ
膜１２１とをフォトリソグラフィ技術などにより同一形
状にパターニングすることにより、容量膜１０６と上部
電極１０７と上部配線１０８とを形成する。
膜１０３の上面のＴa2Ｏ5膜１１９とＴiＮ膜１２０とＷ
膜１２１とをフォトリソグラフィ技術などにより同一形
状にパターニングすることにより、容量膜１０６と上部
電極１０７と上部配線１０８とを形成する。
【００１８】
【発明が解決しようとする課題】上述のような構造のＭ
ＩＭ容量回路１００は、導電性の下部電極１０５と上部
電極１０７とが絶縁性の容量膜１０６を介して対向して
いるので、この部分で電荷を保持することができる。し
かし、本発明者が実際に上述のような構造のＭＩＭ容量
回路１００を試作したところ、無視できない流量のリー
ク電流が発生することが判明した。
ＩＭ容量回路１００は、導電性の下部電極１０５と上部
電極１０７とが絶縁性の容量膜１０６を介して対向して
いるので、この部分で電荷を保持することができる。し
かし、本発明者が実際に上述のような構造のＭＩＭ容量
回路１００を試作したところ、無視できない流量のリー
ク電流が発生することが判明した。
【００１９】このリーク電流の原因としては、ＴiＮか
らなる下部電極１０５の表面に有機物が付着したり酸化
物が発生していることが予想され、このような有機物の
付着や酸化物の発生の原因は、下部電極１０５の表面に
塗布したフォトレジスト１１８をアッシングや有機剥離
により除去するためと予想される。
らなる下部電極１０５の表面に有機物が付着したり酸化
物が発生していることが予想され、このような有機物の
付着や酸化物の発生の原因は、下部電極１０５の表面に
塗布したフォトレジスト１１８をアッシングや有機剥離
により除去するためと予想される。
【００２０】例えば、特開平10−12836号公報には、Ｍ
ＩＭ容量回路の電極材料の一つとしてＴiＮが開示され
ており、その電極の表面を洗浄することが開示されてい
る。そして、この洗浄は“水、塩酸、硝酸、弗酸、有機
溶剤”の少なくとも一つを含む溶液により実行されると
開示されているが、このような溶液で下部電極１０５の
表面を洗浄してから容量膜１０６を成膜しても、リーク
電流の発生を良好に防止できないことが確認された。
ＩＭ容量回路の電極材料の一つとしてＴiＮが開示され
ており、その電極の表面を洗浄することが開示されてい
る。そして、この洗浄は“水、塩酸、硝酸、弗酸、有機
溶剤”の少なくとも一つを含む溶液により実行されると
開示されているが、このような溶液で下部電極１０５の
表面を洗浄してから容量膜１０６を成膜しても、リーク
電流の発生を良好に防止できないことが確認された。
【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、リーク電流が大幅に削減されているＭＩ
Ｍ容量回路を製造できる回路製造方法、リーク電流が大
幅に削減されているＭＩＭ容量回路、を提供することを
目的とする。
たものであり、リーク電流が大幅に削減されているＭＩ
Ｍ容量回路を製造できる回路製造方法、リーク電流が大
幅に削減されているＭＩＭ容量回路、を提供することを
目的とする。
【００２２】
【課題を解決するための手段】本発明の一の回路製造方
法は、下部電極と上部電極とが容量膜を介して対向した
ＭＩＭ容量回路を製造する回路製造方法であって、硫酸
により酸化されにくい金属により前記下部電極を形成
し、硫酸を含む溶液により前記下部電極の表面を洗浄
し、この洗浄された下部電極の表面に絶縁物により前記
容量膜を形成し、この容量膜の表面に金属により前記上
部電極を形成するようにした。
法は、下部電極と上部電極とが容量膜を介して対向した
ＭＩＭ容量回路を製造する回路製造方法であって、硫酸
により酸化されにくい金属により前記下部電極を形成
し、硫酸を含む溶液により前記下部電極の表面を洗浄
し、この洗浄された下部電極の表面に絶縁物により前記
容量膜を形成し、この容量膜の表面に金属により前記上
部電極を形成するようにした。
【００２３】本発明の他の回路製造方法は、所定の金属
により下部電極を形成し、この下部電極の表面に絶縁物
により容量膜を形成し、この容量膜の表面に金属により
上部電極を形成することにより、前記下部電極と前記上
部電極とが前記容量膜を介して対向したＭＩＭ容量回路
を製造する回路製造方法であって、前記下部電極を硫酸
により酸化されにくい金属により形成し、この下部電極
の表面を硫酸を含む溶液により洗浄してから前記容量膜
を形成するようにした。
により下部電極を形成し、この下部電極の表面に絶縁物
により容量膜を形成し、この容量膜の表面に金属により
上部電極を形成することにより、前記下部電極と前記上
部電極とが前記容量膜を介して対向したＭＩＭ容量回路
を製造する回路製造方法であって、前記下部電極を硫酸
により酸化されにくい金属により形成し、この下部電極
の表面を硫酸を含む溶液により洗浄してから前記容量膜
を形成するようにした。
【００２４】従って、本発明の回路製造方法により製造
したＭＩＭ容量回路は、硫酸により酸化されにくい金属
からなる下部電極の表面が硫酸を含む溶液により洗浄さ
れてから容量膜が形成されているので、この容量膜が積
層されている下部電極の表面に無用な有機物や酸化物が
存在せず、これらが原因となるリーク電流が発生しな
い。
したＭＩＭ容量回路は、硫酸により酸化されにくい金属
からなる下部電極の表面が硫酸を含む溶液により洗浄さ
れてから容量膜が形成されているので、この容量膜が積
層されている下部電極の表面に無用な有機物や酸化物が
存在せず、これらが原因となるリーク電流が発生しな
い。
【００２５】なお、このように硫酸により酸化されにく
い下部電極の金属は、例えば、窒化チタン、ルテニウ
ム、酸化ルテニウム、窒化タングステン、タングステ
ン、窒化タンタル、の少なくとも一つを主体とする。
い下部電極の金属は、例えば、窒化チタン、ルテニウ
ム、酸化ルテニウム、窒化タングステン、タングステ
ン、窒化タンタル、の少なくとも一つを主体とする。
【００２６】
【発明の実施の形態】本発明の実施の一形態を図１を参
照して以下に説明する。ただし、本実施の形態に関して
前述した一従来例と同一の部分は、同一の名称および符
号を使用して詳細な説明は省略する。なお、図１はＭＩ
Ｍ容量回路の供試材でのリーク電流の電流密度を示す特
性図である。
照して以下に説明する。ただし、本実施の形態に関して
前述した一従来例と同一の部分は、同一の名称および符
号を使用して詳細な説明は省略する。なお、図１はＭＩ
Ｍ容量回路の供試材でのリーク電流の電流密度を示す特
性図である。
【００２７】本実施の形態のＭＩＭ容量回路１００の構
造は従来と同一であるが、その製造方法が部分的に従来
とは相違している。つまり、本実施の形態のＭＩＭ容量
回路の製造方法では、図４(ｂ)(ｃ)に示すように、Ｔi
Ｎからなる下部電極１０５の内面に塗布したフォトレジ
スト１１８をアッシングと有機剥離により除去してか
ら、容量膜１０６となるＴa2Ｏ5膜１１９を成膜する以
前に、下部電極１０５の表面を硫酸を含む溶液である希
硫酸により洗浄する(図示せず)。
造は従来と同一であるが、その製造方法が部分的に従来
とは相違している。つまり、本実施の形態のＭＩＭ容量
回路の製造方法では、図４(ｂ)(ｃ)に示すように、Ｔi
Ｎからなる下部電極１０５の内面に塗布したフォトレジ
スト１１８をアッシングと有機剥離により除去してか
ら、容量膜１０６となるＴa2Ｏ5膜１１９を成膜する以
前に、下部電極１０５の表面を硫酸を含む溶液である希
硫酸により洗浄する(図示せず)。
【００２８】このように希硫酸によりＴiＮからなる下
部電極１０５の表面を洗浄すると、フォトレジスト１１
８を塗布してから除去することにより下部電極１０５の
表面に発生した有機物や酸化物を良好に除去することが
できる。このため、このような下部電極１０５に容量膜
１０６を積層するなどしてＭＩＭ容量回路１００を形成
すると、このＭＩＭ容量回路１００には多大なリーク電
流が発生しない。
部電極１０５の表面を洗浄すると、フォトレジスト１１
８を塗布してから除去することにより下部電極１０５の
表面に発生した有機物や酸化物を良好に除去することが
できる。このため、このような下部電極１０５に容量膜
１０６を積層するなどしてＭＩＭ容量回路１００を形成
すると、このＭＩＭ容量回路１００には多大なリーク電
流が発生しない。
【００２９】ここで、本発明者は上述のことを確認する
ため、シリコン基板にＴiＮ膜とＴa 2Ｏ5膜と金属膜とを
順番に積層した二種類の供試材を製作し、一方の供試材
ではＴiＮ膜の表面を希硫酸で洗浄することなくＴa2Ｏ5
膜を積層し、他方の供試材はＴiＮ膜の表面を希硫酸で
洗浄してからＴa2Ｏ5膜を積層した。
ため、シリコン基板にＴiＮ膜とＴa 2Ｏ5膜と金属膜とを
順番に積層した二種類の供試材を製作し、一方の供試材
ではＴiＮ膜の表面を希硫酸で洗浄することなくＴa2Ｏ5
膜を積層し、他方の供試材はＴiＮ膜の表面を希硫酸で
洗浄してからＴa2Ｏ5膜を積層した。
【００３０】そして、このような二種類の供試材のシリ
コン基板の下面と金属膜の上面とでリーク電流を測定し
たところ、図１に示すように、ＴiＮ膜の表面を希硫酸
で洗浄した供試材では、リーク電流が多分に減少して容
量を良好に確保できることが確認された。なお、同図の
縦軸は電流密度であり、横軸は容量の逆数に相当する。
コン基板の下面と金属膜の上面とでリーク電流を測定し
たところ、図１に示すように、ＴiＮ膜の表面を希硫酸
で洗浄した供試材では、リーク電流が多分に減少して容
量を良好に確保できることが確認された。なお、同図の
縦軸は電流密度であり、横軸は容量の逆数に相当する。
【００３１】一般的に硫酸は金属を酸化させるため、金
属の洗浄には不向きとされている。このため、前述した
特開平10−12836号公報には電極の表面を洗浄する溶液
の材料として“水、塩酸、硝酸、弗酸、有機溶剤”しか
開示されていない。しかし、本発明者がＴiＮ膜の表面
を硫酸により洗浄したところ、ＴiＮは硫酸により洗浄
しても酸化せず、それでいて有機物や酸化膜が良好に除
去されることが確認された。
属の洗浄には不向きとされている。このため、前述した
特開平10−12836号公報には電極の表面を洗浄する溶液
の材料として“水、塩酸、硝酸、弗酸、有機溶剤”しか
開示されていない。しかし、本発明者がＴiＮ膜の表面
を硫酸により洗浄したところ、ＴiＮは硫酸により洗浄
しても酸化せず、それでいて有機物や酸化膜が良好に除
去されることが確認された。
【００３２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では硫酸により酸化されにく
い下部電極１０５の金属として窒化チタンを例示した
が、これを、ルテニウム、酸化ルテニウム、窒化タング
ステン、タングステン、窒化タンタル、の少なくとも一
つを主体とする金属とすることも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では硫酸により酸化されにく
い下部電極１０５の金属として窒化チタンを例示した
が、これを、ルテニウム、酸化ルテニウム、窒化タング
ステン、タングステン、窒化タンタル、の少なくとも一
つを主体とする金属とすることも可能である。
【００３３】
【発明の効果】本発明の回路製造方法では、ＭＩＭ容量
回路を製造するとき、その硫酸により酸化されにくい金
属からなる下部電極の表面を硫酸を含む溶液により洗浄
してから容量膜を積層することにより、容量膜を積層す
る下部電極の表面から有機物や酸化物を除去することが
できるので、これらが原因となる多大なリーク電流が発
生しないＭＩＭ容量回路を製造することができる。
回路を製造するとき、その硫酸により酸化されにくい金
属からなる下部電極の表面を硫酸を含む溶液により洗浄
してから容量膜を積層することにより、容量膜を積層す
る下部電極の表面から有機物や酸化物を除去することが
できるので、これらが原因となる多大なリーク電流が発
生しないＭＩＭ容量回路を製造することができる。
【図１】ＭＩＭ容量回路の供試材でのリーク電流の電流
密度を示す特性図である。
密度を示す特性図である。
【図２】ＭＩＭ容量回路の回路製造方法を示す工程図で
ある。
ある。
【図３】ＭＩＭ容量回路の回路製造方法を示す工程図で
ある。
ある。
【図４】ＭＩＭ容量回路の回路製造方法を示す工程図で
ある。
ある。
【図５】ＭＩＭ容量回路の回路製造方法を示す工程図で
ある。
ある。
【図６】ＭＩＭ容量回路の回路製造方法を示す工程図で
ある。
ある。
１００ ＭＩＭ容量回路 １０５ 下部電極 １０６ 容量膜 １０７ 上部電極
Claims (7)
- 【請求項１】 下部電極と上部電極とが容量膜を介して
対向したＭＩＭ(Metal Insulative Metal)容量回路を製
造する回路製造方法であって、 硫酸により酸化されにくい金属により前記下部電極を形
成し、 硫酸を含む溶液により前記下部電極の表面を洗浄し、 この洗浄された下部電極の表面に絶縁物により前記容量
膜を形成し、 この容量膜の表面に金属により前記上部電極を形成する
ようにした回路製造方法。 - 【請求項２】 所定の金属により下部電極を形成し、こ
の下部電極の表面に絶縁物により容量膜を形成し、この
容量膜の表面に金属により上部電極を形成することによ
り、前記下部電極と前記上部電極とが前記容量膜を介し
て対向したＭＩＭ容量回路を製造する回路製造方法であ
って、 前記下部電極を硫酸により酸化されにくい金属により形
成し、 この下部電極の表面を硫酸を含む溶液により洗浄してか
ら前記容量膜を形成するようにした回路製造方法。 - 【請求項３】 前記下部電極の金属は、窒化チタン、ル
テニウム、酸化ルテニウム、窒化タングステン、タング
ステン、窒化タンタル、の少なくとも一つを主体とする
請求項１または２に記載の回路製造方法。 - 【請求項４】 前記溶液が希硫酸からなる請求項１ない
し３の何れか一項に記載の回路製造方法。 - 【請求項５】 下部電極と上部電極とが容量膜を介して
対向したＭＩＭ容量回路であって、 前記下部電極が硫酸により酸化されにくい金属により形
成されており、 この下部電極の表面が硫酸を含む溶液により洗浄されて
いるＭＩＭ容量回路。 - 【請求項６】 前記下部電極が、窒化チタン、ルテニウ
ム、酸化ルテニウム、窒化タングステン、タングステ
ン、窒化タンタル、の少なくとも一つを主体とする金属
からなる請求項５に記載のＭＩＭ容量回路。 - 【請求項７】 下部電極と上部電極とが容量膜を介して
対向したＭＩＭ容量回路であって、 請求項１ないし３の何れか一項に記載の回路製造方法に
より製造されているＭＩＭ容量回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519222A (ja) * | 2003-07-11 | 2007-07-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイスを製造する方法およびその方法で使用するための装置 |
| US7879680B2 (en) | 2007-09-28 | 2011-02-01 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US8680599B2 (en) | 2010-08-27 | 2014-03-25 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US11152457B2 (en) | 2018-05-15 | 2021-10-19 | Sumitomo Electric Device Innovations, Inc. | Method of manufacturing capacitor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| KR100550644B1 (ko) * | 2002-12-30 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
| JP4326928B2 (ja) * | 2003-12-09 | 2009-09-09 | 株式会社東芝 | フォトレジスト残渣除去液組成物及び該組成物を用いる半導体回路素子の製造方法 |
| US7611958B2 (en) * | 2007-12-05 | 2009-11-03 | Infineon Technologies Ag | Method of making a semiconductor element |
| US9564310B1 (en) | 2015-11-18 | 2017-02-07 | International Business Machines Corporation | Metal-insulator-metal capacitor fabrication with unitary sputtering process |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124423A (ja) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001203330A (ja) * | 1999-11-09 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシターの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2954877B2 (ja) | 1996-06-18 | 1999-09-27 | 松下電子工業株式会社 | 容量素子の製造方法 |
| US6162738A (en) * | 1998-09-01 | 2000-12-19 | Micron Technology, Inc. | Cleaning compositions for high dielectric structures and methods of using same |
-
2000
- 2000-01-26 JP JP2000017188A patent/JP3693875B2/ja not_active Expired - Fee Related
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- 2001-01-18 KR KR1020010002798A patent/KR20010077999A/ko not_active Application Discontinuation
- 2001-01-24 US US09/768,145 patent/US6518142B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000124423A (ja) * | 1998-10-20 | 2000-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001203330A (ja) * | 1999-11-09 | 2001-07-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシターの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519222A (ja) * | 2003-07-11 | 2007-07-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体デバイスを製造する方法およびその方法で使用するための装置 |
| US7879680B2 (en) | 2007-09-28 | 2011-02-01 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
| US8680599B2 (en) | 2010-08-27 | 2014-03-25 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US11152457B2 (en) | 2018-05-15 | 2021-10-19 | Sumitomo Electric Device Innovations, Inc. | Method of manufacturing capacitor |
| US11990504B2 (en) | 2018-05-15 | 2024-05-21 | Sumitomo Electric Device Innovations, Inc. | Capacitor with MIM |
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| Publication number | Publication date |
|---|---|
| US20010023109A1 (en) | 2001-09-20 |
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