JPH1012836A - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPH1012836A JPH1012836A JP8157293A JP15729396A JPH1012836A JP H1012836 A JPH1012836 A JP H1012836A JP 8157293 A JP8157293 A JP 8157293A JP 15729396 A JP15729396 A JP 15729396A JP H1012836 A JPH1012836 A JP H1012836A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 高誘電体または強誘電体を容量絶縁膜とする
容量素子形成のための容量絶縁膜及び電極材料のドライ
エッチングにおいて、側壁残さのないエッチング形状を
実現し、信頼性に優れた容量素子を歩留まりよく製造す
る方法を提供する。 【解決手段】 支持基板１上に容量素子用電極または容
量絶縁膜２及びマスク３を形成し、容量素子用電極また
は容量絶縁膜２をドライエッチングする。次に、エッチ
ング後大気に曝すことなく洗浄し、マスク３の側壁に付
着した反応生成物４を除去する。次に、マスク３を除去
する。洗浄を行う雰囲気が、窒素、アルゴン、ヘリウム
等の不活性ガスであり、洗浄に用いる溶液が、水、塩
酸、硝酸、弗酸及び有機溶剤から選ばれる少なくとも一
つを含む溶液であることが好ましい。
容量素子形成のための容量絶縁膜及び電極材料のドライ
エッチングにおいて、側壁残さのないエッチング形状を
実現し、信頼性に優れた容量素子を歩留まりよく製造す
る方法を提供する。 【解決手段】 支持基板１上に容量素子用電極または容
量絶縁膜２及びマスク３を形成し、容量素子用電極また
は容量絶縁膜２をドライエッチングする。次に、エッチ
ング後大気に曝すことなく洗浄し、マスク３の側壁に付
着した反応生成物４を除去する。次に、マスク３を除去
する。洗浄を行う雰囲気が、窒素、アルゴン、ヘリウム
等の不活性ガスであり、洗浄に用いる溶液が、水、塩
酸、硝酸、弗酸及び有機溶剤から選ばれる少なくとも一
つを含む溶液であることが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、高誘電率を有する
誘電体または強誘電体を容量絶縁膜とする電気的容量素
子の製造方法に関する。
誘電体または強誘電体を容量絶縁膜とする電気的容量素
子の製造方法に関する。
【０００２】
【従来の技術】近年マイクロコンピュータ等の高速化、
低消費電力化の傾向が推進される中で民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って電子
機器から発生される電磁波雑音である不要輻射が大きな
問題になっており、この不要輻射低減対策として高誘電
率を有する誘電体（以下単に高誘電体という）を容量絶
縁膜とする大容量の容量素子を半導体集積回路装置等に
内蔵する技術が注目をあびている。また、ダイナミック
ＲＡＭ（ＤＲＡＭ）の高集積化に伴い、従来の珪素酸化
物または窒化物の代わりに高誘電体を容量絶縁膜として
用いる技術が広く研究されている。さらに従来にない低
動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡ
Ｍの実用化を目指し、自発分極特性を有する強誘電体膜
に関する研究開発が盛んに行われている。
低消費電力化の傾向が推進される中で民生用電子機器が
一段と高度化し、使用される半導体装置もその半導体素
子の微細化が急速に進んできている。それに伴って電子
機器から発生される電磁波雑音である不要輻射が大きな
問題になっており、この不要輻射低減対策として高誘電
率を有する誘電体（以下単に高誘電体という）を容量絶
縁膜とする大容量の容量素子を半導体集積回路装置等に
内蔵する技術が注目をあびている。また、ダイナミック
ＲＡＭ（ＤＲＡＭ）の高集積化に伴い、従来の珪素酸化
物または窒化物の代わりに高誘電体を容量絶縁膜として
用いる技術が広く研究されている。さらに従来にない低
動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡ
Ｍの実用化を目指し、自発分極特性を有する強誘電体膜
に関する研究開発が盛んに行われている。
【０００３】以下従来の半導体装置の製造方法につい
て、図面を参照しながら説明する。図６（ａ）〜（ｃ）
は従来の容量素子の製造方法を示す工程断面図であり、
１は半導体等の支持基板、２は容量素子用電極または高
誘電体や強誘電体で構成された容量絶縁膜、３は光硬化
性樹脂等のマスク、４はドライエッチングした結果マス
ク３の側壁に付着する反応生成物である。まず、支持基
板１上に容量素子用電極または容量絶縁膜２をスパッタ
法や有機金属堆積法で形成し、所望の形状に加工するた
めにマスク３を形成し図６（ａ）のような構成にする。
次に図６（ｂ）のように容量素子用電極または容量絶縁
膜２をドライエッチングする。最後に図６（ｃ）のよう
にマスクを除去する。
て、図面を参照しながら説明する。図６（ａ）〜（ｃ）
は従来の容量素子の製造方法を示す工程断面図であり、
１は半導体等の支持基板、２は容量素子用電極または高
誘電体や強誘電体で構成された容量絶縁膜、３は光硬化
性樹脂等のマスク、４はドライエッチングした結果マス
ク３の側壁に付着する反応生成物である。まず、支持基
板１上に容量素子用電極または容量絶縁膜２をスパッタ
法や有機金属堆積法で形成し、所望の形状に加工するた
めにマスク３を形成し図６（ａ）のような構成にする。
次に図６（ｂ）のように容量素子用電極または容量絶縁
膜２をドライエッチングする。最後に図６（ｃ）のよう
にマスクを除去する。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法では、容量素子用電極または容量絶縁膜２を
ドライエッチングする際にマスク３の側壁に付着する反
応生成物４が、マスク除去後にも残るために、ドライエ
ッチング後に容量素子上に形成される薄膜のカバレッジ
不良が発生し、正常な特性が得られないという課題を有
していた。
の製造方法では、容量素子用電極または容量絶縁膜２を
ドライエッチングする際にマスク３の側壁に付着する反
応生成物４が、マスク除去後にも残るために、ドライエ
ッチング後に容量素子上に形成される薄膜のカバレッジ
不良が発生し、正常な特性が得られないという課題を有
していた。
【０００５】本発明は上記従来の課題を解決するもので
あり、マスク側壁に付着する反応生成物がないため、正
常な容量素子の特性が得られる容量素子の製造方法を提
供することを目的とする。
あり、マスク側壁に付着する反応生成物がないため、正
常な容量素子の特性が得られる容量素子の製造方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１番目の容量素子の製造方法は、高誘電
率を有する誘電体または強誘電体を容量絶縁膜とする容
量素子の形成において、マスク材料をパターニングする
工程と、前記容量素子を構成する電極材料または誘電体
材料をドライエッチングする工程と、前記ドライエッチ
ング後に大気に暴露することなく洗浄を行う工程と、前
記マスク材料を除去する工程とを有することを特徴とす
る。この構成により、容量素子用電極または容量絶縁膜
のドライエッチング後にも反応生成物の付着がないエッ
チング形状を実現できるため、容量素子の正常な特性を
得ることができる。
め、本発明の第１番目の容量素子の製造方法は、高誘電
率を有する誘電体または強誘電体を容量絶縁膜とする容
量素子の形成において、マスク材料をパターニングする
工程と、前記容量素子を構成する電極材料または誘電体
材料をドライエッチングする工程と、前記ドライエッチ
ング後に大気に暴露することなく洗浄を行う工程と、前
記マスク材料を除去する工程とを有することを特徴とす
る。この構成により、容量素子用電極または容量絶縁膜
のドライエッチング後にも反応生成物の付着がないエッ
チング形状を実現できるため、容量素子の正常な特性を
得ることができる。
【０００７】前記において、高誘電率を有する誘電体と
は、チタン酸ストロンチウム（ＳｒＴｉＯ3），チタン
酸ストロンチウムバリウム（ＢａxＳｒ1-xＴｉＯ3、た
だし、０＜ｘ＜１）、酸化タンタル（Ｔａ2Ｏ5）等をい
う。また、強誘電体とは、チタン酸鉛ジルコニウム（Ｐ
ｂＺｒ1-xＴｉxＯ3、ただし、０＜ｘ＜１）、タンタル
酸ビスマスストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）等を
いう。
は、チタン酸ストロンチウム（ＳｒＴｉＯ3），チタン
酸ストロンチウムバリウム（ＢａxＳｒ1-xＴｉＯ3、た
だし、０＜ｘ＜１）、酸化タンタル（Ｔａ2Ｏ5）等をい
う。また、強誘電体とは、チタン酸鉛ジルコニウム（Ｐ
ｂＺｒ1-xＴｉxＯ3、ただし、０＜ｘ＜１）、タンタル
酸ビスマスストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）等を
いう。
【０００８】次に本発明の第２番目の容量素子の製造方
法は、高誘電率を有する誘電体または強誘電体を容量絶
縁膜とする容量素子の形成において、マスク材料を５°
以上８０゜以下のテーパー角度を持つようにパターニン
グする工程と、前記容量素子を構成する電極材料または
誘電体材料をドライエッチングする工程と、前記マスク
材料を除去する工程とを有することを特徴とする。この
構成により、容量素子用電極または容量絶縁膜のドライ
エッチング時にマスク側壁に付着する反応生成物を、ド
ライエッチング時のイオン衝突により物理的に除去で
き、反応生成物の付着がないエッチング形状を実現でき
るため、容量素子の正常な特性を得ることができる。
法は、高誘電率を有する誘電体または強誘電体を容量絶
縁膜とする容量素子の形成において、マスク材料を５°
以上８０゜以下のテーパー角度を持つようにパターニン
グする工程と、前記容量素子を構成する電極材料または
誘電体材料をドライエッチングする工程と、前記マスク
材料を除去する工程とを有することを特徴とする。この
構成により、容量素子用電極または容量絶縁膜のドライ
エッチング時にマスク側壁に付着する反応生成物を、ド
ライエッチング時のイオン衝突により物理的に除去で
き、反応生成物の付着がないエッチング形状を実現でき
るため、容量素子の正常な特性を得ることができる。
【０００９】次に本発明の第３番目の容量素子の製造方
法は、高誘電率を有する誘電体または強誘電体を容量絶
縁膜とする容量素子の形成において、マスク材料をパタ
ーニングする工程と、前記容量素子を構成する電極材料
または誘電体材料を１００℃以上４００℃以下の基板温
度でドライエッチングする工程と、前記マスク材料を除
去する工程とを有することを特徴とする。この構成によ
り、容量素子用電極または容量絶縁膜のドライエッチン
グ時の反応生成物を揮発性の高い状態のまま排気でき、
反応生成物の付着がないエッチング形状を実現できるた
め、容量素子の正常な特性を得ることができる。
法は、高誘電率を有する誘電体または強誘電体を容量絶
縁膜とする容量素子の形成において、マスク材料をパタ
ーニングする工程と、前記容量素子を構成する電極材料
または誘電体材料を１００℃以上４００℃以下の基板温
度でドライエッチングする工程と、前記マスク材料を除
去する工程とを有することを特徴とする。この構成によ
り、容量素子用電極または容量絶縁膜のドライエッチン
グ時の反応生成物を揮発性の高い状態のまま排気でき、
反応生成物の付着がないエッチング形状を実現できるた
め、容量素子の正常な特性を得ることができる。
【００１０】前記本発明の第１〜３番目の容量素子の製
造方法においては、容量素子を構成する電極材料が、白
金、パラジウム、ルテニウム、酸化ルテニウム、イリジ
ウム、酸化イリジウム、チタン、酸化チタン及び窒化チ
タンから選ばれる少なくとも一つを含む材料であること
が好ましい。
造方法においては、容量素子を構成する電極材料が、白
金、パラジウム、ルテニウム、酸化ルテニウム、イリジ
ウム、酸化イリジウム、チタン、酸化チタン及び窒化チ
タンから選ばれる少なくとも一つを含む材料であること
が好ましい。
【００１１】また前記本発明の第１〜３番目の容量素子
の製造方法においては、マスク材料が、フォトレジス
ト、酸化珪素、チタン、酸化チタン、窒化チタン、タン
タルおよびタングステンから選ばれる少なくとも一つを
含む材料であることが好ましい。
の製造方法においては、マスク材料が、フォトレジス
ト、酸化珪素、チタン、酸化チタン、窒化チタン、タン
タルおよびタングステンから選ばれる少なくとも一つを
含む材料であることが好ましい。
【００１２】また前記本発明の第１番目の容量素子の製
造方法においては、洗浄を行う雰囲気が、窒素、アルゴ
ン及びヘリウムから選ばれる少なくとも一つの不活性ガ
ス雰囲気であることが好ましい。これにより、反応生成
物の酸化により除去が困難な安定な物質になることを防
止することができる。
造方法においては、洗浄を行う雰囲気が、窒素、アルゴ
ン及びヘリウムから選ばれる少なくとも一つの不活性ガ
ス雰囲気であることが好ましい。これにより、反応生成
物の酸化により除去が困難な安定な物質になることを防
止することができる。
【００１３】また前記本発明の第１番目の容量素子の製
造方法においては、洗浄に用いる溶液が、水、塩酸、硝
酸、弗酸及び有機溶剤から選ばれる少なくとも一つを含
む溶液であることが好ましい。これにより、反応生成物
を化学的に除去することができる。
造方法においては、洗浄に用いる溶液が、水、塩酸、硝
酸、弗酸及び有機溶剤から選ばれる少なくとも一つを含
む溶液であることが好ましい。これにより、反応生成物
を化学的に除去することができる。
【００１４】
（実施の形態１）以下本発明の第１の実施の形態につい
て、図を参照しながら説明する。
て、図を参照しながら説明する。
【００１５】図１（ａ）〜（ｄ）は本発明の第１の実施
の形態における容量素子の製造方法の工程断面図であ
る。まず図１（ａ）に示すように、Ｓｉ，ＧａＡｓ等の
化合物半導体、ガラス基板などの支持基板１上に容量素
子用電極または容量絶縁膜２をスパッタ法や有機金属堆
積法で形成し、続いて所望の形状に加工するためのマス
ク３を形成した。次に、図１（ｂ）に示すように、容量
素子用電極または容量絶縁膜２をドライエッチングし
た。この際、マスク３の側壁には反応生成物４が付着し
た。次に、図１（ｃ）に示すように、エッチング後の支
持基板１を大気に曝すことなく窒素雰囲気下で洗浄し、
マスク３の側壁に付着した反応生成物４を除去した。最
後に、図１（ｄ）に示すように、マスク３を除去した。
の形態における容量素子の製造方法の工程断面図であ
る。まず図１（ａ）に示すように、Ｓｉ，ＧａＡｓ等の
化合物半導体、ガラス基板などの支持基板１上に容量素
子用電極または容量絶縁膜２をスパッタ法や有機金属堆
積法で形成し、続いて所望の形状に加工するためのマス
ク３を形成した。次に、図１（ｂ）に示すように、容量
素子用電極または容量絶縁膜２をドライエッチングし
た。この際、マスク３の側壁には反応生成物４が付着し
た。次に、図１（ｃ）に示すように、エッチング後の支
持基板１を大気に曝すことなく窒素雰囲気下で洗浄し、
マスク３の側壁に付着した反応生成物４を除去した。最
後に、図１（ｄ）に示すように、マスク３を除去した。
【００１６】このように上記実施の形態によれば、容量
素子用電極または容量絶縁膜２をドライエッチング後に
酸素に触れることなく洗浄を行うことにより、反応生成
物４が酸化され除去が困難な物質になることなく容易に
マスク３の側壁に付着した反応生成物４を除去すること
ができた。
素子用電極または容量絶縁膜２をドライエッチング後に
酸素に触れることなく洗浄を行うことにより、反応生成
物４が酸化され除去が困難な物質になることなく容易に
マスク３の側壁に付着した反応生成物４を除去すること
ができた。
【００１７】例えば、容量素子用電極として白金を用い
た場合、ドライエッチングで用いるガスはおもに塩素を
含んでいるため、反応生成物は２塩化白金または４塩化
白金となる。２塩化白金は、塩酸に溶解する。また、４
塩化白金は、水、エタノールまたはアセトンに溶解す
る。以上から、洗浄剤として塩酸と水の混合液を用いれ
ばマスク３の側壁に付着した反応生成物４を完全に除去
できる。なお、２塩化白金または４塩化白金が酸化した
場合には、塩化酸化白金が形成される。これは化学的に
非常に安定であり、除去困難となるため、大気にさらす
ことなく洗浄することが不可欠となる。
た場合、ドライエッチングで用いるガスはおもに塩素を
含んでいるため、反応生成物は２塩化白金または４塩化
白金となる。２塩化白金は、塩酸に溶解する。また、４
塩化白金は、水、エタノールまたはアセトンに溶解す
る。以上から、洗浄剤として塩酸と水の混合液を用いれ
ばマスク３の側壁に付着した反応生成物４を完全に除去
できる。なお、２塩化白金または４塩化白金が酸化した
場合には、塩化酸化白金が形成される。これは化学的に
非常に安定であり、除去困難となるため、大気にさらす
ことなく洗浄することが不可欠となる。
【００１８】また、例えば容量絶縁膜としてＳｒＢｉ2
Ｔａ2Ｏ9を用いた場合、ドライエッチングで用いるガス
はおもに塩素または弗素を含んでいるため、反応生成物
４はＢｉＣｌxおよびＳｒＣｌx、ＴａＣｌx、またはＢ
ｉＦxおよびＳｒＦx、ＴａＦxとなる。これらは、弗酸
と硝酸の混合液に溶解する。以上から弗酸と硝酸の混合
液を用いればマスク３の側壁に付着した反応生成物４を
完全に除去できる。
Ｔａ2Ｏ9を用いた場合、ドライエッチングで用いるガス
はおもに塩素または弗素を含んでいるため、反応生成物
４はＢｉＣｌxおよびＳｒＣｌx、ＴａＣｌx、またはＢ
ｉＦxおよびＳｒＦx、ＴａＦxとなる。これらは、弗酸
と硝酸の混合液に溶解する。以上から弗酸と硝酸の混合
液を用いればマスク３の側壁に付着した反応生成物４を
完全に除去できる。
【００１９】以上のようにして得られた容量素子用電極
または容量絶縁膜２の厚さは０．２〜０．４μｍであっ
た。なお、本実施の形態では、容量素子用電極として、
白金を用いたが、パラジウム、ルテニウム、酸化ルテニ
ウム、イリジウム、酸化イリジウム、チタン、酸化チタ
ン、または窒化チタンを少なくとも含む材料でも同様の
効果が得られる。
または容量絶縁膜２の厚さは０．２〜０．４μｍであっ
た。なお、本実施の形態では、容量素子用電極として、
白金を用いたが、パラジウム、ルテニウム、酸化ルテニ
ウム、イリジウム、酸化イリジウム、チタン、酸化チタ
ン、または窒化チタンを少なくとも含む材料でも同様の
効果が得られる。
【００２０】また、本実施の形態では洗浄剤として、塩
酸と水の混合液および弗酸と硝酸の混合液を用いたが、
容量素子用電極材料または容量絶縁膜に応じて種々の選
択が可能である。例えば、８０℃以上の水、または有機
溶剤を少なくとも含む材料を用いることができる。
酸と水の混合液および弗酸と硝酸の混合液を用いたが、
容量素子用電極材料または容量絶縁膜に応じて種々の選
択が可能である。例えば、８０℃以上の水、または有機
溶剤を少なくとも含む材料を用いることができる。
【００２１】また、本実施の形態では、洗浄時の雰囲気
として窒素を用いたが、アルゴンまたはヘリウム等の不
活性ガスであれば同等の効果が得られる。 （実施の形態２）次に、本発明の第２の実施の形態につ
いて、図を参照しながら説明する。
として窒素を用いたが、アルゴンまたはヘリウム等の不
活性ガスであれば同等の効果が得られる。 （実施の形態２）次に、本発明の第２の実施の形態につ
いて、図を参照しながら説明する。
【００２２】図２（ａ）〜（ｃ）は本発明の第２の実施
の形態における容量素子の製造方法の工程断面図であ
る。まず図２（ａ）に示すように、支持基板１上に容量
素子用電極または容量絶縁膜２を第１の実施形態と同様
の方法で形成し、続いて所望の形状に加工するためのマ
スク３として７５°のテーパー角度θを有するフォトレ
ジストを形成した。次に、図２（ｂ）に示すように、容
量素子用電極または容量絶縁膜２をドライエッチングし
た。この際、マスク３の側壁に付着する反応生成物４は
ドライエッチング時のイオン５の衝突によりスパッタエ
ッチングされた。最後に、図２（ｃ）に示すように、マ
スク３を除去した。
の形態における容量素子の製造方法の工程断面図であ
る。まず図２（ａ）に示すように、支持基板１上に容量
素子用電極または容量絶縁膜２を第１の実施形態と同様
の方法で形成し、続いて所望の形状に加工するためのマ
スク３として７５°のテーパー角度θを有するフォトレ
ジストを形成した。次に、図２（ｂ）に示すように、容
量素子用電極または容量絶縁膜２をドライエッチングし
た。この際、マスク３の側壁に付着する反応生成物４は
ドライエッチング時のイオン５の衝突によりスパッタエ
ッチングされた。最後に、図２（ｃ）に示すように、マ
スク３を除去した。
【００２３】このように上記実施の形態によれば、７５
°のテーパー角度を有するマスク形状を有しているた
め、マスク側壁部はドライエッチング時に常にイオン衝
突に曝されており、その結果側壁に付着する反応生成物
４がスパッタエッチングされ、マスク３の側壁に付着し
て残る反応生成部（以下、残さという）のないエッチン
グ形状を実現できた。
°のテーパー角度を有するマスク形状を有しているた
め、マスク側壁部はドライエッチング時に常にイオン衝
突に曝されており、その結果側壁に付着する反応生成物
４がスパッタエッチングされ、マスク３の側壁に付着し
て残る反応生成部（以下、残さという）のないエッチン
グ形状を実現できた。
【００２４】マスク３としてフォトレジストを用いたと
きのテーパーの角度θと、マスク３の側壁に反応生成物
４が付着する割合（側壁付着発生率）との関係は図３に
示すようになり、テーパー角度θが８０°以下であれば
残さのない形状を実現できることが確認できた。また、
テーパー角度θが５°未満であると、マスクの両端でマ
スクとして機能しなくなる。したがって、テーパー角度
θは５°以上８０°以下が好ましい。
きのテーパーの角度θと、マスク３の側壁に反応生成物
４が付着する割合（側壁付着発生率）との関係は図３に
示すようになり、テーパー角度θが８０°以下であれば
残さのない形状を実現できることが確認できた。また、
テーパー角度θが５°未満であると、マスクの両端でマ
スクとして機能しなくなる。したがって、テーパー角度
θは５°以上８０°以下が好ましい。
【００２５】なお、本実施の形態によれば、マスク３の
材料としてフォトレジストを用いたが、酸化珪素、タン
タル、チタン、酸化チタン、窒化チタンまたはタングス
テンを少なくとも含む材料でも同様の効果が得られる。
材料としてフォトレジストを用いたが、酸化珪素、タン
タル、チタン、酸化チタン、窒化チタンまたはタングス
テンを少なくとも含む材料でも同様の効果が得られる。
【００２６】（実施の形態３）次に、本発明の第３の実
施の形態について、図を参照しながら説明する。図４
（ａ）〜（ｃ）は本発明の第３の実施の形態における容
量素子の製造方法の工程断面図である。まず図４（ａ）
に示すように、支持基板１上に容量素子用電極または容
量絶縁膜２を第１の実施形態と同様の方法で形成し、続
いて所望の形状に加工するためのマスク３を形成した。
次に、図４（ｂ）に示すように、容量素子用電極または
容量絶縁膜２を、支持基板１の温度（以下、基板温度と
いう）を１２０℃に保ちながらドライエッチングした。
この際、基板温度を１２０℃に保っているため、反応生
成物４は揮発性に富んでおり、その結果マスク３の側壁
に付着することなく排気された。最後に、図４（ｃ）に
示すように、マスク３を除去した。
施の形態について、図を参照しながら説明する。図４
（ａ）〜（ｃ）は本発明の第３の実施の形態における容
量素子の製造方法の工程断面図である。まず図４（ａ）
に示すように、支持基板１上に容量素子用電極または容
量絶縁膜２を第１の実施形態と同様の方法で形成し、続
いて所望の形状に加工するためのマスク３を形成した。
次に、図４（ｂ）に示すように、容量素子用電極または
容量絶縁膜２を、支持基板１の温度（以下、基板温度と
いう）を１２０℃に保ちながらドライエッチングした。
この際、基板温度を１２０℃に保っているため、反応生
成物４は揮発性に富んでおり、その結果マスク３の側壁
に付着することなく排気された。最後に、図４（ｃ）に
示すように、マスク３を除去した。
【００２７】このように上記実施の形態によれば、基板
温度を１２０℃に保ちながらドライエッチングを行うた
め、室温では揮発性に乏しい材料でも容易に揮発させる
ことが可能となる。その結果、反応生成物４はマスク３
の側壁に付着することなく排気され、残さのないエッチ
ング形状を実現できる。
温度を１２０℃に保ちながらドライエッチングを行うた
め、室温では揮発性に乏しい材料でも容易に揮発させる
ことが可能となる。その結果、反応生成物４はマスク３
の側壁に付着することなく排気され、残さのないエッチ
ング形状を実現できる。
【００２８】基板温度と側壁付着率発生率との関係は図
５に示すようになり、基板温度が１００℃以上であれば
残さのない形状を実現できることを確認した。また、基
板温度が４００℃を越えると、容量素子の特性が劣化し
やすい。したがって、基板温度は１００℃以上４００℃
以下が好ましい。
５に示すようになり、基板温度が１００℃以上であれば
残さのない形状を実現できることを確認した。また、基
板温度が４００℃を越えると、容量素子の特性が劣化し
やすい。したがって、基板温度は１００℃以上４００℃
以下が好ましい。
【００２９】
【発明の効果】以上のように本発明によれば、エッチン
グ直後に空気に曝されることなく洗浄する、またはマス
ク材料に５°以上８０°以下のテーパー角度を付ける、
または基板温度を１００℃以上４００℃以下に保ちなが
らドライエッチングをすることにより、マスク側壁に残
さのない高精度のエッチング形状を実現する優れた信頼
性を有する容量素子の製造方法を提供することが可能と
なる。
グ直後に空気に曝されることなく洗浄する、またはマス
ク材料に５°以上８０°以下のテーパー角度を付ける、
または基板温度を１００℃以上４００℃以下に保ちなが
らドライエッチングをすることにより、マスク側壁に残
さのない高精度のエッチング形状を実現する優れた信頼
性を有する容量素子の製造方法を提供することが可能と
なる。
【図１】 （ａ）〜（ｄ）は本発明の第１の実施形態の
容量素子の製造方法における工程図。
容量素子の製造方法における工程図。
【図２】 （ａ）〜（ｃ）は本発明の第２の実施形態の
容量素子の製造方法における工程図。
容量素子の製造方法における工程図。
【図３】 本発明の第２の実施形態のフォトレジストの
テーパー角度と側壁付着発生率との関係を示す図。
テーパー角度と側壁付着発生率との関係を示す図。
【図４】 （ａ）〜（ｃ）は本発明の第３の実施形態の
容量素子の製造方法における工程図。
容量素子の製造方法における工程図。
【図５】 本発明の第３の実施形態の基板温度と側壁付
着発生率との関係を示す図。
着発生率との関係を示す図。
【図６】 （ａ）〜（ｃ）は従来の容量素子の製造方法
における工程図。
における工程図。
１ 支持基板 ２ 容量素子用電極または容量絶縁膜 ３ マスク ４ 反応生成物
Claims (7)
- 【請求項１】 高誘電率を有する誘電体または強誘電体
を容量絶縁膜とする容量素子の形成において、マスク材
料をパターニングする工程と、前記容量素子を構成する
電極材料または誘電体材料をドライエッチングする工程
と、前記ドライエッチング後に大気に暴露することなく
洗浄を行う工程と、前記マスク材料を除去する工程とを
有することを特徴とする容量素子の製造方法。 - 【請求項２】 高誘電率を有する誘電体または強誘電体
を容量絶縁膜とする容量素子の形成において、マスク材
料を５゜以上８０゜以下のテーパー角度を持つようにパ
ターニングする工程と、前記容量素子を構成する電極材
料または誘電体材料をドライエッチングする工程と、前
記マスク材料を除去する工程とを有することを特徴とす
る容量素子の製造方法。 - 【請求項３】 高誘電率を有する誘電体または強誘電体
を容量絶縁膜とする容量素子の形成において、マスク材
料をパターニングする工程と、前記容量素子を構成する
電極材料または誘電体材料を１００℃以上４００℃以下
の基板温度でドライエッチングする工程と、前記マスク
材料を除去する工程とを有することを特徴とする容量素
子の製造方法。 - 【請求項４】 容量素子を構成する電極材料が、白金、
パラジウム、ルテニウム、酸化ルテニウム、イリジウ
ム、酸化イリジウム、チタン、酸化チタン及び窒化チタ
ンから選ばれる少なくとも一つを含む材料である請求項
１〜３のいずれかに記載の容量素子の製造方法。 - 【請求項５】 マスク材料が、フォトレジスト、酸化珪
素、チタン、酸化チタン、窒化チタン、タンタルおよび
タングステンから選ばれる少なくとも一つを含む材料で
ある請求項１〜３のいずれかに記載の容量素子の製造方
法。 - 【請求項６】 洗浄を行う雰囲気が、窒素、アルゴン及
びヘリウムから選ばれる少なくとも一つの不活性ガス雰
囲気である請求項１に記載の容量素子の製造方法。 - 【請求項７】 洗浄に用いる溶液が、水、塩酸、硝酸、
弗酸及び有機溶剤から選ばれる少なくとも一つを含む溶
液である請求項１に記載の容量素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157293A JP2954877B2 (ja) | 1996-06-18 | 1996-06-18 | 容量素子の製造方法 |
| US09/122,239 US6100100A (en) | 1996-06-18 | 1998-07-24 | Method for manufacturing capacitor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8157293A JP2954877B2 (ja) | 1996-06-18 | 1996-06-18 | 容量素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11122299A Division JP2000004010A (ja) | 1999-04-28 | 1999-04-28 | 容量素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012836A true JPH1012836A (ja) | 1998-01-16 |
| JP2954877B2 JP2954877B2 (ja) | 1999-09-27 |
Family
ID=15646501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8157293A Expired - Fee Related JP2954877B2 (ja) | 1996-06-18 | 1996-06-18 | 容量素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6100100A (ja) |
| JP (1) | JP2954877B2 (ja) |
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|---|---|---|---|---|
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| EP1278237A1 (en) * | 2001-07-17 | 2003-01-22 | Interuniversitair Microelektronica Centrum Vzw | Method for residue removal on ferroelectric materials |
| US6911682B2 (en) | 2001-12-28 | 2005-06-28 | Nantero, Inc. | Electromechanical three-trace junction devices |
| KR100436050B1 (ko) * | 2001-08-24 | 2004-06-12 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| US6835665B2 (en) * | 2002-03-06 | 2004-12-28 | Hitachi High-Technologies Corporation | Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method |
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|---|---|---|---|---|
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