KR100517782B1 - 기판상에귀금속함유구조물을만들기위한방법및상기구조물을가진반도체소자 - Google Patents

기판상에귀금속함유구조물을만들기위한방법및상기구조물을가진반도체소자 Download PDF

Info

Publication number
KR100517782B1
KR100517782B1 KR1019980001978A KR19980001978A KR100517782B1 KR 100517782 B1 KR100517782 B1 KR 100517782B1 KR 1019980001978 A KR1019980001978 A KR 1019980001978A KR 19980001978 A KR19980001978 A KR 19980001978A KR 100517782 B1 KR100517782 B1 KR 100517782B1
Authority
KR
South Korea
Prior art keywords
noble metal
substrate
noble
metal
semiconductor device
Prior art date
Application number
KR1019980001978A
Other languages
English (en)
Other versions
KR19980070737A (ko
Inventor
폴커 바인리히
카를로스 마추레-에스페요
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19980070737A publication Critical patent/KR19980070737A/ko
Application granted granted Critical
Publication of KR100517782B1 publication Critical patent/KR100517782B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명의 방법에 따라 예비 구조물(2)의 비귀금속의 소정 량이 귀금속으로 치환될 때까지, 귀금속의 기체 화합물 및 예비 구조물의 비귀금속을 원소 귀금속 및 비금속의 기체 화합물로 변환시킴으로써, 귀금속을 예비 구조물내로 침투시킨다.

Description

기판상에 귀금속 함유 구조물을 만들기 위한 방법 및 상기 구조물을 가진 반도체 소자 {METHOD FOR PRODUCING A NOBLE METAL-CONTAINING STRUCTURE ON A SUBSTRATE, AND SEMICONDUCTOR COMPONENT HAVING SUCH A NOBLE METAL-CONTAINING STRUCTURE}
본 발명은 반도체 웨이퍼와 같은 기판상에 귀금속 함유 구조물을 만들기 위한 방법, 보다 상세히 말하면 마이크로미터 이하의 크기를 가진 매우 미세한 구조물을 만드는 방법에 관한 것이다. 본 발명은 또한, 상기 귀금속 함유 구조물을 갖는 반도체 소자에 관한 것이다.
최근의 반도체 산업에서는 이러한 방법에 많은 관심을 가졌다. 집적 회로의 소형화에 따른 기본적인 문제점은 커패시터의 집적이다. 커패시터의 용량은 횡단면 및 그것이 차지하는 기판 표면에 비례하기 때문에, 커패시터는 예컨대 트랜지스터와 동일한 방식으로 소형화될 수 없다.
상기 문제점을 해결하기 위한 시도로서, 커패시터의 유전체로서 역-바이어스 PN 접합 또는 MIS 또는 MOS-기술에 항상 존재하는 절연층(실리콘 이산화물 및/또는 실리콘 질화물)을 더 이상 사용하지 않고, 보다 높은 유전상수를 가진 재료로 이루어진 유전층을 사용한다. 이를 위해, 예컨대 납-지르코늄산염-티탄산염(PbZr1-xTixO3, PZT), 바륨-스트론튬-티탄산염((Ba,Sr)TiO3) 또는 스트론튬-비스무쓰-탄탈산염(SrBi2Ta2O9)과 같은 산화물 세라믹 재료가 고려된다. 예컨대, 유전 상수 ε = 7을 가진 Si3N4 대신에 유전 상수 ε= 1400을 가진 PZT과 같은 재료를 사용하면, 동일한 용량에서 동시에 유전체의 층 두께가 10 비율 정도 더 커짐으로써, 그것의 파괴 특성이 개선되고, 커패시터의 면적이 20 비율 정도 감소된다.
그러나 산화물 세라믹 재료의 처리시 문제가 발생한다. 상기 재료로 이루어진 층은 스퍼터링, 기상 증착 또는 졸-겔-방법에 의해 만들어질 수 있다. 증착은 산소 함유 분위기에서 이루어져야 하고 졸-겔-층은 산소 분위기에서 어닐링되어야 된다. 양자는 유전체에 인접한 폴리실리콘 또는 규화물로 이루어진 전극 재료를 산화시키고, 그로 인해 그 전극 재료의 전도성 및 전체 회로의 신뢰도를 저하시킨다. 이러한 문제점을 해결하기 위해, 전극 재료로서 백금을 사용하는 것이 제안되었는데, 그 이유는 백금이 유전층의 어닐링 또는 증착시 산소에 의해 침식되지 않기 때문이다.
전극 재료로서 백금을 사용할 때의 주요 단점은 상기 방법이 마이크로 구조화를 위해 충분히 제어되지 않는다는 것이다. Nishikawa 등 저, Jpn. J. Appl. Phys. 32 (1993) 페이지 6102-6108에는 마이크로파 및 전자사이클론 공진 플라즈마에 의한 백금층의 에칭 방법이 공지되어 있다. 저자는 서브마이크로미터의 정확도로 백금을 처리할 때 발생하는 특별한 어려움을 지적한다.
에너지가 풍부한 이온에 의해 백금을 비등방성 에칭하기 위한 시도는 A. Cofer, VMIC Conference 1995, 638 및 A. Cofer 및 B. Vail, Tegal European Plasma Seminar Proceedings 1995, 33에 개시되어 있다. 상기 방법에 의해 백금 구조물이 68ㅀ이하의 에지 경사도로 에칭될 수 있다. Si 및 Al과 같은 재료에 의해 얻어지는 결과에 비해, 상기 결과는 만족스러운 것은 아니다.
에칭 방법의 문제점은 에칭된 백금이 반응 구역으로부터 쉽게 제거될 수 있는 휘발성 화합물을 형성하지 않고, 상당량이 표면상에 재증착된다는 것이다. 2가지 효과는 백금의 에칭시 얻어지는 해상도를 제한한다.
본 발명의 목적은 간단한 방법으로, 쉽게 처리될 수 있는 재료에 의해 얻어지는 것과 동등한 해상도가 얻어질 수 있도록 구성된, 기판상에 백금 구조물과 같은 귀금속 함유 구조물을 만들기 위한 방법을 제공하는 것이다. 본 발명의 또 다른 목적은 상기 방법에 따라 제조된 반도체 소자를 제공하는 것이다.
본원 발명의 방법에 관련한 상기 목적은 청구 범위 제 1항에 의해 달성된다.
본 발명에 따라 제 1 단계에서는 비귀금속으로 이루어지며 소정 귀금속 함유 구조물의 형상에 상응하는 형상을 가진 예비 구조물이 기판상에 만들어진다. 예비 구조물을 만들기 위해, 임의의, 양호하게 제어되는 종래의 방법을 사용할 수 있다. 최종 구조물을 형성하거나 또는 그 최종 구조물 내에 함유되어야 하는 귀금속 기체 화합물을 함유하는 분위기내에 예비 구조물을 가진 기판을 넣는다. 예비 구조물의 표면에서 고체-기상-반응(solid-state/gas-phase reaction)이 일어난다. 상기 반응 중에 귀금속과 비귀금속의 상이한 결합 퍼텐셜로 인해 귀금속이 예비 구조물상에 기상 증착되고, 예비 구조물의 비귀금속은 상응하는 양의 기체 화합물을 형성한다. 증착된 귀금속은 예비 구조물의 내부로 확산되는 반면, 비귀금속은 표면에 도달하고 그 표면에서 반응한다. 원자 대 원자로 이루어지는, 예비 구조물과 반응 가스 분위기 사이의 이러한 재료 치환의 경우, 예비 구조물의 형상은 정확히 유지된다.
치환 반응은 특히 미세 구조에서, 모든 비귀금속 원자가 구조물의 표면으로 확산되고 그 표면에서 반응함으로써 비귀금속이 귀금속으로 완전히 치환될 때까지 계속된다. 소정 내산화성을 얻기 위해서는, 귀금속과 비귀금속 사이의 미리 정해진 합금 비율이 얻어지기만 하면 된다. 거친 구조물에서는 미리 정해진 두께의 표면층만이 귀금속으로 치환되면 된다.
공정 온도에 의해 예비 구조물 내에서 원자의 확산 속도 및 그에 따라 예비 구조물 내부로의 귀금속 원자의 농도 기울기 또는 귀금속 층의 두께가 조정될 수 있다.
적절한 귀금속으로는 예컨대 백금, 루테늄 및/또는 이리듐이 있고, 비귀금속으로는 마이크로리소그래픽 방법에 의해 구조화 가능한 임의의 금속, 예컨대 알루미늄, 텅스텐, 티타늄 또는 폴리실리콘이 있다. 치환 반응의 기체 반응 파트너로는 유기 금속 화합물, 특히 아세틸아세토네이트가 사용될 수 있다.
본 발명에 따른 반도체 소자는 본 발명의 방법에 따라 만들어진 하나 또는 다수의 귀금속 구조물을 포함할 수 있다. 반도체 소자가 커패시터의 유전체를 형성하는 예컨대, 스트론튬 비스무쓰 탄탈산염, 바륨 스트론튬 티탄산염 또는 납 지르코늄산염 티탄산염으로 이루어진 산화물 세라믹층을 포함하면, 커패시터의 전극으로서 귀금속 구조물이 기판과 산화물 세라믹 층 사이에 제공되어야 하는데, 그 이유는 산화물 세라믹 층을 만들 때 종래의 전극이 산화되기 때문이다.
첨부된 도면을 참고로 본 발명에 따른 방법을 이용한 반도체 소자의 제조 단계를 설명하면 하기와 같다.
도 1은 예비 구조물(2), 예컨대 증착된 알루미늄층 및 포토레지스트층(3)을 가진 반도체 웨이퍼(1) 표면의 단면도이다. 포토레지스트층(3)이 노광된다. 노광된 부분은 현상액에 의해 용해되고, 포토레지스트층(3)의 노광되지 않은 부분(3')은 그대로 유지된다(도2).
그리고 나서, 예비 구조물(2), 여기서는 알루미늄층의 커버되지 않은 부분이 반도체 웨이퍼(1)까지 에칭되고, 남은 포토레지스트층(3)이 제거된다. 반도체 웨이퍼(1)상에는 완성된 예비 구조물(2'), 여기서는 알루미늄 구조물이 남는다(도3).
완성된 예비 구조물(2')을 가진 반도체 웨이퍼(1)는 약 350℃의 온도에서 백금-아세틸아세토네이트를 함유하는 분위기에 노출된다. 이 경우 진행되는 공정이 도 4에 제시된다. 백금-아세틸아세토네이트는 170℃에서 승화되고 420℃에서 분해된다. 즉, 선택된 공정 온도에서는 안정하다. 상기 기체 화합물(5)의 분자가 예비 구조물(2')의 표면에 축적되고 백금 보다 낮은 알루미늄의 산화 환원 전위로 인해 분해된다. 아세틸아세토네이트기(6)가 알루미늄상으로 이동한다. 알루미늄 아세틸아세토네이트(7)가 생긴다. 그것의 비등점이 315℃이므로, 선택된 공정 온도에서 기체이며 표면을 벗어난다.
이렇게 함으로써, 예비 구조물(2')의 표면은 시간이 흐름에 따라 알루미늄이 점점 더 적어지고 백금은 점점 더 많아진다. 즉, 예비 구조물(2')의 표면과 그것의 중심 사이에 농도 기울기가 생긴다. 확산에 의해 백금이 예비 구조물(2')의 내부로 침투하는 반면, 알루미늄은 표면으로 이동되고 거기서 치환된다.
이렇게 함으로써 수 10 모노미터의 층 두께를 가진 미세 구조에서, 예비 구조물(2')의 형태가 변동되지 않으면서, 알루미늄이 실제로 백금으로 치환되거나 또는 알루미늄/백금 시스템의 수많은 금속간 상 중 하나에 상응하는 합금 비율이 설정될 수 있다.
보다 큰 층 두께 또는 비교적 낮은 공정 온도에서는 확산 공정이 비교적 낮은 효율을 갖는다. 두꺼운 층에서는 알루미늄이 완전히 치환될 필요가 없는데, 그 이유는 표면층의 충분히 낮은 치환이 남은 알루미늄 중심을 산화로부터 보호하는데 충분하기 때문이다.
상기 방식으로 준비된 웨이퍼 상에 산화물 세라믹 층(4)이 증착됨으로써(도 5), 커패시터의 유전체(4')가 만들어진다. 이것은 필요에 따라 공지된 방식으로 마스킹되고 에칭될 수 있다(도6).
알루미늄 처리, 마스킹 및 에칭의 제 2 사이클이 수행됨으로써, 유전체(4')상에 제 2 예비 구조물(2)이 형성된다(도7). 본 발명에 따른 방법이 상기 예비 구조물에서 재차 수행됨으로써, 백금 전극을 가진 완성된 집적 커패시터가 얻어진다.
대안으로서, 역 전극이 전체 표면에 증착되고 리프트오프(liftoff) 기술로 구조화될 수 있다. 상기 대안은 역 전극에 적은 미세 구조가 요구되는 경우에 특히 바람직하다.
본 발명에 따른 방법에 의해, 쉽게 처리될 수 있는 재료에 의해 얻어지는 것과 동등한 해상도를 가진, 기판상에 귀금속 함유 구조물을 가진 반도체 소자가 얻어진다.
도 1 내지 7은 본 발명의 방법에 따라 반도체 소자를 제조하는 단계를 나타낸 개략도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 웨이퍼 2': 구조물
4': 산화물 세라믹 재료 5,7: 화합물

Claims (16)

  1. 기판 상에 귀금속-함유 구조물을 만들기 위한 방법으로서,
    상기 방법은
    제 1 단계로서, 비귀금속으로 형성되며 원하는 귀금속 구조물의 형상을 갖는 예비 구조물(2)을 기판(1) 상에 만드는 단계;
    제 2 단계로서, 귀금속 화합물을 함유하는 기체 화합물(5)의 주어진 분위기 내부로 상기 기판(1)을 도입하는 단계 - 상기 주어진 분위기의 온도 및 압력 하에서 상기 귀금속 화합물은 기체임 - ;
    제 3 단계로서, 상기 예비 구조물(2)의 표면에서 발생하는 고체/기상 반응(solid-state / gas-phase reaction)에 의하여 야기되는 상기 귀금속 및 기체반응 파트너로 상기 기체 화합물(5)로부터 상기 귀금속을 증착하고 상기 증착된 귀금속을 상기 예비 구조물(2) 내부로 확산시키는 단계; 및
    제 4 단계로서, 상기 비귀금속을 상기 예비 구조물(2)의 표면 상으로 확산시키고 상기 예비 구조물의 상기 비귀금속 및 상기 기체반응 파트너로 기체 화합물을 형성하는 단계를 포함하는, 귀금속-함유 구조물 형성 방법.
  2. 제 1항에 있어서, 상기 기판(1)이 반도체 웨이퍼인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  3. 제 1항 또는 2항에 있어서, 비귀금속이 귀금속으로 완전히 치환될 때까지 상기 제 3 단계 및 제 4 단계가 계속되는 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  4. 제 1항 또는 2항에 있어서, 귀금속과 비귀금속의 미리 정해진 합금 비율이 얻어질 때까지 상기 제 3 단계 및 제 4 단계가 계속되는 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  5. 제 1항 또는 2항에 있어서, 귀금속이 상기 구조물(2')상에 미리 정해진 두께의 층을 형성할 때까지 상기 제 3 단계 및 제 4 단계가 계속되는 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  6. 제 1항 또는 2항에 있어서, 귀금속이 Pt 및/또는 Ru 및/또는 Ir인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  7. 제 1항 또는 2항에 있어서, 비귀금속이 Al, W, Ti 및/또는 폴리-Si인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  8. 제 1항 또는 2항에 있어서, 귀금속이 Pt이고 비귀금속이 Al인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  9. 제 1항 또는 2항에 있어서, 귀금속 및 비귀금속의 상기 기체 화합물들(5, 7)이 각각 유기 금속 화합물인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  10. 제 9항에 있어서, 상기 화합물들(5, 7)이 아세틸아세토네이트인 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  11. 제 1항 또는 2항에 있어서, 귀금속이 Pt이고, 비귀금속이 Al이며, 상기 기체 화합물들(5, 7)이 아세틸아세토네이트이고, 상기 제 3 단계 및 제 4 단계가 330 내지 400℃의 분위기 온도에서 수행되는 것을 특징으로 하는, 귀금속-함유 구조물 형성 방법.
  12. 제 1항 내지 11항 중 어느 한 항에 따른 방법에 의해 만들어진 적어도 하나의 귀금속 함유 구조물(2')을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제 12항에 있어서, 구조물(2')이 기판과 산화물 세라믹 재료(4') 사이에 배치되고, 상기 산화물 세라믹 재료(4')가 유전체를 형성하며, 구조물(2')은 커패시터의 전극을 형성하는 것을 특징으로 하는 반도체 소자.
  14. 제 13항에 있어서, 제 2 귀금속 함유 구조물이 산화물 세라믹 재료상에 배치되고, 커패시터의 제 2 전극을 형성하는 것을 특징으로 하는 반도체 소자.
  15. 제 12항 내지 14항 중 어느 한 항에 있어서, 산화물 세라믹 재료가 스트론튬-비스무쓰-탄탈산염, 바륨-스트론튬-티탄산염 또는 납-지르코늄산염-티탄산염인 것을 특징으로 하는 반도체 소자.
  16. 제 12항 또는 13항에 있어서, 반도체 소자가 메모리 모듈인 것을 특징으로 하는 반도체 소자.
KR1019980001978A 1997-01-29 1998-01-23 기판상에귀금속함유구조물을만들기위한방법및상기구조물을가진반도체소자 KR100517782B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19703205A DE19703205A1 (de) 1997-01-29 1997-01-29 Verfahren zum Erzeugen einer edelmetallhaltigen Struktur auf einer Unterlage und Halbleiterbauelement mit einer solchen edelmetallhaltigen Struktur
DE19703205.2 1997-01-29

Publications (2)

Publication Number Publication Date
KR19980070737A KR19980070737A (ko) 1998-10-26
KR100517782B1 true KR100517782B1 (ko) 2006-04-21

Family

ID=7818682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980001978A KR100517782B1 (ko) 1997-01-29 1998-01-23 기판상에귀금속함유구조물을만들기위한방법및상기구조물을가진반도체소자

Country Status (6)

Country Link
US (1) US6037256A (ko)
EP (1) EP0856878B1 (ko)
JP (1) JP3971499B2 (ko)
KR (1) KR100517782B1 (ko)
DE (2) DE19703205A1 (ko)
TW (1) TW411499B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19929307C1 (de) 1999-06-25 2000-11-09 Siemens Ag Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode
JP2001135801A (ja) * 1999-11-09 2001-05-18 Mitsubishi Electric Corp キャパシタの製造方法
US7476618B2 (en) * 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
US7435674B2 (en) * 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US7928569B2 (en) * 2008-08-14 2011-04-19 International Business Machines Corporation Redundant barrier structure for interconnect and wiring applications, design structure and method of manufacture
US8242600B2 (en) 2009-05-19 2012-08-14 International Business Machines Corporation Redundant metal barrier structure for interconnect applications
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6041803B2 (ja) * 1978-07-17 1985-09-19 ロツクウエル・インタ−ナシヨナル・コ−ポレ−シヨン 複合物
US4489482A (en) * 1983-06-06 1984-12-25 Fairchild Camera & Instrument Corp. Impregnation of aluminum interconnects with copper
US5149596A (en) * 1990-10-05 1992-09-22 The United States Of America As Represented By The United States Department Of Energy Vapor deposition of thin films
JP2614676B2 (ja) * 1991-05-10 1997-05-28 化学技術振興事業団 薄膜製造方法と薄膜デバイス
US5356833A (en) * 1993-04-05 1994-10-18 Motorola, Inc. Process for forming an intermetallic member on a semiconductor substrate
JPH07224385A (ja) * 1994-02-09 1995-08-22 Fujitsu Ltd 金属薄膜選択気相成長方法
US5494704A (en) * 1994-10-03 1996-02-27 General Electric Company Low temperature chemical vapor deposition of protective coating containing platinum

Also Published As

Publication number Publication date
JP3971499B2 (ja) 2007-09-05
DE19703205A1 (de) 1998-07-30
EP0856878B1 (de) 2007-08-08
EP0856878A3 (de) 1999-04-07
TW411499B (en) 2000-11-11
US6037256A (en) 2000-03-14
EP0856878A2 (de) 1998-08-05
DE59814071D1 (de) 2007-09-20
JPH10214797A (ja) 1998-08-11
KR19980070737A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
JP4399521B2 (ja) キャパシタ、キャパシタ用電極、集積回路キャパシタ、及びそれらの製造方法
US5581436A (en) High-dielectric-constant material electrodes comprising thin platinum layers
KR100264429B1 (ko) 반도체장치
US5811851A (en) Pre-oxidizing high-dielectric-constant material electrodes
US5573979A (en) Sloped storage node for a 3-D dram cell structure
JP2002534818A (ja) 半導体構造素子およびその製造方法
KR100235949B1 (ko) 반도체 소자의 캐패시터 제조 방법
JPH08167701A (ja) 半導体構造体
KR100517782B1 (ko) 기판상에귀금속함유구조물을만들기위한방법및상기구조물을가진반도체소자
KR100228760B1 (ko) 반도체소자의 캐패시터 형성방법
KR100378197B1 (ko) 열적 산화에 의한 금속층의 표면 모폴로지 특성 열화방지법 및 그러한 금속층을 갖는 반도체 장치의 제조 방법
US6753262B2 (en) Methods of etching insulative materials, of forming electrical devices, and of forming capacitors
KR19980065687A (ko) 커패시터의 제조방법
US6306666B1 (en) Method for fabricating ferroelectric memory device
JP2000307069A (ja) 半導体装置の製造方法
US6730616B2 (en) Versatile plasma processing system for producing oxidation resistant barriers
KR100275332B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100671605B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100309127B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100769134B1 (ko) 반도체 장치의 게이트 유전막 형성 방법
KR100376257B1 (ko) 반도체 소자의 캐패시터 제조 방법
JPH0897369A (ja) 半導体装置及びその製造方法
KR19990057847A (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR20010027081A (ko) 반도체 소자의 캐패시터 제조방법
KR20040060083A (ko) 금속 산화물 하부전극을 구비하는 반도체 소자의 캐패시터형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120914

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130912

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140911

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee