KR100769134B1 - 반도체 장치의 게이트 유전막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판에 제1 절연막을 형성하는 단계와; 상기 반도체 기판이 저전압, 중간전압, 및 고전압 영역으로 구분하여 형성되도록 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 반도체 기판의 소정 영역이 노출되도록 상기 제1 절연막의 일부분을 제거하는 단계와; 상기 노출된 기판 및 제 1 절연막 상에 전이금속층을 형성하는 단계와; 상기 전이금속층을 재산화하여 전이금속계 산화막을 형성하는 단계와; 포밍가스를 이용하여 상기 전이금속계 산화막 상에 질화막을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 게이트 유전막 형성 방법에 관한 것이다.
상기와 같은 본 발명에 따르면, 도펀트 프로파일의 변화를 억제하여 공정의 안정도가 향상될 수 있다.
커패시터, 게이트, 유전막, 포밍가스

Description

반도체 장치의 게이트 유전막 형성 방법{Method for Forming a Gate Dielectric of a Semiconductor Device}
도 1 내지 도 4는 본 발명의 구현예에 따른 게이트 유전막 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 장치의 게이트 유전막을 형성하는 방법에 관한 것이다.
최근 반도체 장치 분야에서는 하나의 칩에 메모리 장치와 시스템 LSI가 함께 구비된 시스템 온 칩이 소개되고 있다. 시스템 온 칩은 종래의 PCB 기판 상에 단일 칩 형태로 각각 형성된 프로세서, 콘트롤러, 그리고 메모리 장치를 하나의 칩에 집적한 형태로 장치의 소형화, 처리 속도의 향상 및 저전력 동작 등의 장점을 지니고 있다. 시스템 온 칩에는 동작 전압의 범위가 다양한 트랜지스터와 고용량의 모스 커패시터가 집적되고, 이들 트랜지스터 및 모스 커패시터의 게이트 유전막으로 이용되기 위한 단일층 또는 복수층의 유전막이 구비되어 있다.
종래에는 시스템 온 칩에 형성되는 게이트 유전막을 단일막 또는 다층막으로 형성함에 있어서 고온 공정을 사용하였다. 이로 인하여 하부의 도펀트 프로파일에 많은 영향을 주어 공정의 안정도에 문제가 있을 뿐만 아니라, 유전막을 형성하는 동안 열처리에 의해 유전막 내부로 도펀트가 침입하게 된다. 그 결과, 소자의 신뢰도를 저하시키고, 아울러 게이트 디플리션 감소 및 누설 전류가 야기되는 문제가 발생하게 된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 저온에서 유전막을 형성하고, 유전막으로 도펀트의 침투를 차단할 수 있는 게이트 유전막 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 다양한 두께의 게이트 절연막 또는 게이트 유전막이 구비된 반도체 장치를 제조함에 있어서, 저온에서 유전막을 형성하고, 유전막으로 도펀트의 침투를 차단할 수 있는 게이트 유전막 형성 방법을 제공하는 것이다.
본 발명에 따른 게이트 유전막 형성 방법은, 반도체 기판에 제1 절연막을 형성하는 단계와; 상기 반도체 기판이 저전압, 중간전압, 및 고전압 영역으로 구분하여 형성되도록 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 반도체 기판의 소정 영역이 노출되도록 상기 제1 절연막의 일부분을 제거하는 단계와; 상기 노출된 기판 및 제 1 절연막 상에 전이금속층을 형성하는 단계와; 상기 전이금속층을 재산화하여 전이금속계 산화막을 형성하는 단계와; 포밍가스를 이용하여 상기 전이금속계 산화막 상에 질화막을 형성하는 단계를 포함하여 이루어진다.
본 발명에서 전이금속계 산화막 상의 질화막이 도펀트의 이동을 차단하는 차단층으로 작용하여 게이트 디플리션 감소 및 누설 전류, 그리고 도펀트 프로파일의 변화가 현저히 감소될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 상세하게 설명한다.
구현예
도 1 내지 도 4는 본 발명의 구현예에 따른 게이트 유전막 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판에 저전압 영역(LV영역), 중간전압 영역(MV영역) 및 고전압 영역(HV영역)을 정의한다. 저전압 영역, 중간전압 영역 및 고전압 영역은 각 영역에 형성되는 단위 소자의 동작 전압에 따라 구분한 것이다.
반도체 기판을 복수의 영역으로 구분하여 일정한 도펀트 프로파일을 가지도록 불순물을 주입한다. 반도체 기판(10) 상에 제 1 절연막(12)을 형성한다. 제 1 절연막(12)은 화학기상증착법 또는 스퍼터링 방법을 이용하여 다양한 절연물질로 형성할 수도 있으나, 통상적으로 기판과의 계면 특성이 우수하고 트랩밀도가 낮은 열산화막으로 형성한다. 제 1 절연막(12) 상에 고전압 영역을 덮는 제 1 포토레지스트 패턴(14)을 형성한다. 제 1 포토레지스트 패턴(14)은 고전압 영역에 국한되어 형성되고, 저전압 영역 및 중간 전압 영역의 제 1 절연막(12)은 노출된다.
도 2를 참조하면, 제 1 포토레지스트 패턴(14)을 식각마스크로 사용하여 제 1 절연막(12)을 식각한다. 제 1 절연막(12)이 식각되어 저전압 영역 및 중간 전압 영역의 반도체 기판(10)이 노출되고, 고전압 영역에 제 1 절연막(12)이 잔존한다. 제 1 포토레지스트 패턴(14)을 제거하고, 노출된 반도체 기판에 제 2 절연막(16)을 형성한다. 제 2 절연막(16) 또한 열산화막으로 형성할 수 있다. 제 2 절연막의 두께는 제 1 절연막의 두께보다 얇게 형성한다. 제 1 절연막(12)을 통하여 침투한 산소 원자에 고전압 영역의 기판도 추가적으로 열산화되어 제 1 절연막(12)의 두께가 증가할 수도 있다. 제 2 절연막(16)이 형성된 기판 상에 제 2 포토레지스트 패턴(18)을 형성한다. 중간 전압 영역 및 고전압 영역은 제 2 포토레지스트 패턴(18)으로 덮이고, 저전압 영역의 제 2 절연막(16)은 노출된다.
도 3을 참조하면, 제 2 포토레지스트 패턴(18)을 식각마스크로 사용하여 저전압 영역의 제 2 절연막(16)을 식각하고, 제 2 포토레지스트 패턴(18)을 제거한다. 저전압 영역의 제 2 절연막(16)이 제거되어 반도체 기판(10)이 노출된다. 기판의 전면에 스퍼터링 방법을 사용하여 전이금속막을 증착하고, 전이금속막을 재산화하여 전이금속계 산화막(20)을 형성한다. 전이금속계 산화막(20)은 유전 상수가 높고, 막질이 우수한 물질로서, 예컨대 탄탈룸(Ta), 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 니켈(Ni) 및 하프늄(Hf) 가운데 선택된 하나를 재산화하여 형성할 수 있다. 재산화 공정은 700℃ 내지 950℃의 온도에서 급속열산화(RTO;Rapid Thermal Oxidation) 방법을 이용할 수 있다.
도 4를 참조하면, 전이금속계 산화막(20)이 형성된 결과물 상에 포밍 가스를 이용하여 질화막(22)을 형성한다. 포밍 가스는 질소 또는, 질소 및 수소의 혼합 가스일 수 있다. 질화막(22)은 포밍 가스 분위기에서 기판을 낮은 온도로 가열하여 형성될 수 있다. 예컨대, 질화막(22)은 포밍가스를 이용하여 300℃ 내지 500℃에서 기판을 가열하여 형성할 수 있다. 낮은 온도에서 질화막(22)이 형성되기 때문에 하부의 도펀트 프로파일의 변화가 최대한 억제될 수 있다.
도시하지는 않았지만, 계속해서 통상의 반도체 제조 공정에 따라 질화막(22) 상에 도전막을 형성하고 패터닝하여 커패시터 전극 또는 게이트 전극을 형성할 수 있다. 저전압 영역, 중간전압 영역 및 고전압 영역에 형성된 제 1 절연막(12), 제 2 절연막(16) 및 전이금속계 산화막(20), 그리고 질화막(22)은 기판 및 게이트 전극과, 기판 및 커패시터 전극 사이에 개재되어 각각 게이트 절연막 및 게이트 유전막이 될 수 있다.
본 발명에 따르면 높은 유전 상수의 전이금속계 산화막 상부에 포밍 가스를 이용하여 저온에서 질화막을 형성함으로써, 도펀트 프로파일의 변화를 억제하여 공정의 안정도가 향상될 수 있다.
또한, 종래기술과 같이 장시간의 고온 열처리를 하지 않기 때문에 유전막을 형성하는 동안 열처리에 의해 유전막 내부로 도펀트가 침입하여 소자의 신뢰도가 저하되는 문제도 막을 수 있다.
아울러, 게이트 전극 또는 커패시터 전극과 기판 사이에 질화막이 개재되기 때문에 후속 열처리 공정에서 유전체 상하부의 도펀트 침투를 차단하여 커패시터의 누설 전류 특성 및 게이트 디플리션 감소 문제를 개선할 수 있다.

Claims (7)

  1. 반도체 기판에 제1 절연막을 형성하는 단계;
    상기 반도체 기판이 저전압, 중간전압, 및 고전압 영역으로 구분하여 형성되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 반도체 기판의 소정 영역이 노출되도록 상기 제1 절연막의 일부분을 제거하는 단계;
    상기 노출된 기판 및 제 1 절연막 상에 전이금속층을 형성하는 단계;
    상기 전이금속층을 재산화하여 전이금속계 산화막을 형성하는 단계; 및
    포밍가스를 이용하여 상기 전이금속계 산화막 상에 질화막을 형성하는 단계를 포함하는 게이트 유전막 형성 방법.
  2. 제1항에서,
    상기 전이금속층은 스퍼터링 방법을 이용하여 증착하는 것을 특징으로 하는 게이트 유전막 형성 방법.
  3. 제1항에서,
    상기 노출된 반도체 기판에 제 2 절연막을 형성하는 단계;
    상기 반도체 기판의 소정 영역이 노출되도록 상기 제 2 절연막을 제거하는 단계를 더 포함하되,
    상기 전이금속막은 상기 노출된 반도체 기판, 상기 제 1 절연막 및 상기 제 2 절연막 상에 형성되는 것을 특징으로 하는 게이트 유전막 형성 방법.
  4. 제1항에서,
    상기 질화막은 300℃ 내지 500℃에서 형성하는 것을 특징으로 하는 게이트 유전막 형성 방법.
  5. 제3항에서,
    상기 제 1 절연막 및 제 2 절연막은 반도체 기판을 열산화하여 형성하는 것을 특징으로 하는 게이트 유전막 형성 방법.
  6. 제1항에서,
    상기 제 1 절연막은 반도체 기판을 열산화하여 형성하는 것을 특징으로 하는 게이트 유전막 형성 방법.
  7. 제1항에서,
    상기 전이금속계 산화막을 형성하는 단계에서,
    급속열산화 방법을 이용하여 상기 전이금속을 재산화하는 것을 특징으로 하는 게이트 유전막 형성 방법.
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