CN115148244A - 半导体存储装置 - Google Patents
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Abstract
本发明的一实施方式提供一种高速动作的半导体存储装置。一实施方式的半导体存储装置具备:第1焊垫,接收第1信号;第2焊垫,接收第2信号;第1存储单元阵列;第1感测放大器,连接在第1存储单元阵列;第1数据寄存器,连接在第1感测放大器,能够存储从第1存储单元阵列读出的用户数据;以及控制电路,能够执行以第1存储单元阵列为对象的动作。第1存储单元阵列具备多个第1存储器串。多个第1存储器串分别具备多个第1存储单元晶体管。另外,所述半导体存储装置在第1模式下,经由第1焊垫取得指示动作的指令集。另外,该半导体存储装置在第2模式下,经由第2焊垫取得指示动作的指令集。
Description
相关申请案
本申请案享有以日本专利申请案2021-57290号(申请日:2021年3月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置,具备:存储单元阵列,包含多个存储单元;以及外围电路,连接在所述存储单元阵列,根据包含指令数据及地址数据的指令集的输入而输出用户数据。
发明内容
本发明的一实施方式提供一种高速动作的半导体存储装置。
一实施方式的半导体存储装置具备:第1焊垫,接收第1信号;第2焊垫,接收第2信号;第1存储单元阵列;第1感测放大器,连接在第1存储单元阵列;第1数据寄存器,连接在第1感测放大器,能够存储从第1存储单元阵列读出的用户数据;以及控制电路,能够执行以第1存储单元阵列为对象的动作。第1存储单元阵列具备多个第1存储器串。多个第1存储器串分别具备多个第1存储单元晶体管。另外,该半导体存储装置在第1模式下,经由第1焊垫取得指示动作的指令集。另外,该半导体存储装置在第2模式下,经由第2焊垫取得指示动作的指令集。
附图说明
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
图2是表示存储器系统10的构成例的示意性侧视图。
图3是表示存储器系统10的构成例的示意性俯视图。
图4是表示存储器裸片MD的构成的示意性框图。
图5是表示存储器裸片MD的局部构成的示意性电路图。
图6是表示存储器裸片MD的局部构成的示意性立体图。
图7是表示存储器裸片MD的局部构成的示意性电路图。
图8是表示存储器裸片MD的局部构成的示意性电路图。
图9是用来说明动作模式MODEa的示意性图。
图10是用来说明动作模式MODEb的示意性图。
图11是用来说明动作模式MODEa的真值表。
图12是用来说明动作模式MODEb的真值表。
图13是用来说明动作模式MODEb的真值表。
图14是用来说明动作模式MODEa的示意性波形图。
图15是用来说明动作模式MODEb的示意性波形图。
图16是用来说明动作模式MODEa的示意性时序图。
图17是用来说明动作模式MODEa的示意性时序图。
图18是用来说明动作模式MODEb的示意性时序图。
图19是用来说明动作模式MODEb的示意性时序图。
图20是表示存储器裸片MD的局部构成例的示意性电路图。
图21是用来说明存储器裸片MD的动作方法的示意性波形图。
图22是表示存储器裸片MD的局部构成例的示意性电路图。
图23是表示存储器裸片MD的局部构成例的示意性电路图。
图24是表示第2实施方式的存储器裸片MD2的构成的示意性框图。
图25是表示存储器裸片MD2的局部构成的示意性电路图。
图26是用来说明动作模式MODEc的真值表。
图27是用来说明动作模式MODEc的真值表。
图28是用来说明存储器裸片MD2的动作的示意性波形图。
图29是用来说明存储器裸片MD2的动作的示意性波形图。
图30是表示存储器裸片MD2的局部构成例的示意性电路图。
图31是表示第3实施方式的存储器裸片MD3的构成的示意性框图。
图32是用来说明存储器裸片MD3的动作的示意性波形图。
图33是表示第4实施方式的存储器裸片MD4的构成的示意性框图。
图34是表示存储器裸片MD4的构成的示意性框图。
图35是用来说明动作模式MODEd的真值表。
图36是用来说明存储器裸片MD4的动作的示意性波形图。
图37是用来说明存储器裸片MD4的动作的示意性波形图。
图38是用来说明存储器裸片MD4的动作的示意性波形图。
图39是用来说明另一实施方式的存储器裸片的动作的示意性波形图。
具体实施方式
参照附图对实施方式的半导体存储装置进行详细说明。此外,以下实施方式仅为一例,表述时并不意图限定本发明。
另外,本说明书中,表述为“半导体存储装置”时,有时意指存储器裸片(存储器芯片),有时意指存储卡、SSD(Solid State Drive,固态驱动器)等包含控制器裸片的存储器系统。进而,有时意指智能手机、平板终端、个人计算机等包含主机的构成。
另外,本说明书中,表述为第1构成“电连接”在第2构成时,可以是第1构成直接连接在第2构成,也可以是第1构成经由配线、半导体部件或晶体管等连接在第2构成。例如,在将3个晶体管串联连接的情况下,即使第2个晶体管为断开(OFF)状态,第1个晶体管也“电连接”在第3个晶体管。
另外,本说明书中,表述为第1构成“连接在”第2构成与第3构成“之间”时,有时意指第1构成、第2构成及第3构成串联连接,且第2构成经由第1构成与第3构成连接。
另外,本说明书中,表述为电路等“使”2根配线等“导通”时,例如意指该电路等包含晶体管等,且该晶体管等设置在2根配线之间的电流路径上,该晶体管等成为接通(ON)状态。
[第1实施方式]
[存储器系统10]
图1是表示第1实施方式的存储器系统10的构成的示意性框图。
存储器系统10根据从主机20发送来的信号,进行用户数据的读出、写入、抹除等。存储器系统10是例如存储卡、SSD或其它能够存储用户数据的系统。存储器系统10具备存储用户数据的多个存储器裸片MD、及与这多个存储器裸片MD及主机20连接的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory,随机存取存储器)等,进行逻辑地址与物理地址的转换、位错误检测/纠正、垃圾回收(压缩)、耗损均衡等处理。
图2是表示本实施方式的存储器系统10的构成例的示意性侧视图。图3是表示本实施方式的构成例的示意性俯视图。为了方便说明,图2及图3中省略一部分构成。
如图2所示,本实施方式的存储器系统10具备安装衬底MSB、积层在安装衬底MSB上的多个存储器裸片MD、及积层在存储器裸片MD上的控制器裸片CD。在安装衬底MSB的上表面中的Y方向的端部区域设有焊垫电极P,另一部分区域经由粘接剂等粘接在存储器裸片MD的下表面。在存储器裸片MD的上表面中的Y方向的端部区域设有焊垫电极P,其它区域经由粘接剂等粘接在其它存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD的上表面中的Y方向的端部区域设有焊垫电极P。
如图3所示,安装衬底MSB、多个存储器裸片MD及控制器裸片CD分别具备排列在X方向的多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD及控制器裸片CD的多个焊垫电极P分别经由接合线B而相互连接。
此外,图2及图3所示的构成只不过是例示,具体构成能够适当调整。例如,在图2及图3所示的例子中,在多个存储器裸片MD上积层着控制器裸片CD,这些构成由接合线B连接。这种构成中,多个存储器裸片MD及控制器裸片CD包含在一个封装体内。然而,控制器裸片CD也可包含在与存储器裸片MD不同的封装体中。另外,多个存储器裸片MD及控制器裸片CD可经由贯通电极等而非接合线B彼此连接。
[存储器裸片MD的构成]
图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。图5是表示存储器裸片MD的局部构成的示意性电路图。图6是表示存储器裸片MD的局部构成的示意性立体图。图7及图8是表示存储器裸片MD的局部构成的示意性电路图。为了方便说明,图4~图8中省略一部分构成。
此外,图4中,图示了多个控制端子等。这多个控制端子有时表现为与高态有效信号(正逻辑信号)对应的控制端子,有时表现为与低态有效信号(负逻辑信号)对应的控制端子,有时表现为与高态有效信号及低态有效信号这两者对应的控制端子。图4中,与低态有效信号对应的控制端子的符号包含上划线(上标线)。本说明书中,与低态有效信号对应的控制端子的符号包含斜线(“/”)。此外,图4的记载为例示,具体态样能够适当调整。例如,也能够使一部分或全部的高态有效信号为低态有效信号,或者使一部分或全部的低态有效信号为高态有效信号。
另外,在图4所示的多个控制端子的旁侧,图示出表示输入输出方向的箭头。图4中,标注着从左到右的箭头的控制端子能够用于从控制器裸片CD向存储器裸片MD输入数据或其它信号。图4中,标注着从右到左的箭头的控制端子能够用于从存储器裸片MD向控制器裸片CD输出数据或其它信号。图4中,标注着左右双向箭头的控制端子能够用于从控制器裸片CD向存储器裸片MD输入数据或其它信号、及从存储器裸片MD向控制器裸片CD输出数据或其它信号。
如图4所示,存储器裸片MD具备:存储单元阵列MCA0、MCA1,存储用户数据;以及外围电路PC,连接在存储单元阵列MCA0、MCA1。此外,以下说明中,有时将存储单元阵列MCA0、MCA1称为存储单元阵列MCA。另外,有时将存储单元阵列MCA0、MCA1称为平面PLN0、PLN1。
[存储单元阵列MCA的构成]
如图5所示,存储单元阵列MCA具备多个存储块BLK。这多个存储块BLK分别具备多个串组件SU。这多个串组件SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接在外围电路PC。另外,这多个存储器串MS的另一端分别经由共通的源极线SL连接在外围电路PC。
存储器串MS具备串联连接在位线BL与源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储单元晶体管)、源极侧选择晶体管STS、及源极侧选择晶体管STSb。以下,有时将漏极侧选择晶体管STD、源极侧选择晶体管STS、及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是具备半导体层、栅极绝缘膜及栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷储存膜。存储单元MC的阈值电压根据电荷储存膜中的电荷量而发生变化。存储单元MC存储1位或多位用户数据。此外,与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接在1个存储块BLK中的所有存储器串MS。
选择晶体管(STD、STS、STSb)是具备半导体层、栅极绝缘膜及栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。在选择晶体管(STD、STS、STSb)的栅极电极分别连接着选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD对应于串组件SU而设置,共通连接在1个串组件SU中的所有存储器串MS。源极侧选择栅极线SGS共通连接在存储块BLK中的所有存储器串MS。源极侧选择栅极线SGSb共通连接在存储块BLK中的所有存储器串MS。
例如如图6所示,存储单元阵列MCA设置在半导体衬底100的上方。此外,图6的例子中,在半导体衬底100与存储单元阵列MCA之间,设有构成外围电路PC的多个晶体管Tr。
存储单元阵列MCA具备排列在Y方向的多个存储块BLK。另外,Y方向上相邻的2个存储块BLK之间,设置着氧化硅(SiO2)等块间绝缘层ST。
例如如图6所示,存储块BLK具备:多个导电层110,排列在Z方向;多个半导体柱120,在Z方向上延伸;以及多个栅极绝缘膜130,分别设置在多个导电层110与多个半导体柱120之间。
导电层110是在X方向上延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等势垒导电膜与钨(W)等金属膜的积层膜等。另外,导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。排列在Z方向上的多个导电层110之间,设有氧化硅(SiO2)等绝缘层101。
另外,多个导电层110中的位于最下层的2个以上的导电层110作为源极侧选择栅极线SGS、SGSb(图5)、及连接在所述源极侧选择栅极线SGS、SGSb的多个源极侧选择晶体管STS、STSb的栅极电极发挥功能。这多个导电层110在每个存储块BLK中电性独立。
另外,位于比所述多个导电层110靠上方的多个导电层110作为字线WL(图5)、及连接在所述字线WL的多个存储单元MC(图5)的栅极电极发挥功能。这多个导电层110在每个存储块BLK中电性独立。
另外,位于比所述多个导电层110更靠上方的一个或多个导电层110作为漏极侧选择栅极线SGD、及连接在所述漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD(图5)的栅极电极发挥功能。这多个导电层110的Y方向宽度比其它导电层110小。
在导电层110的下方,设有半导体层112。半导体层112例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。另外,在半导体层112与导电层110之间,设有氧化硅(SiO2)等绝缘层101。
半导体层112作为源极线SL(图5)发挥功能。源极线SL例如共通设置在存储单元阵列MCA中包含的所有存储块BLK。
例如如图6所示,半导体柱120以特定的图案排列在X方向及Y方向。半导体柱120作为1个存储器串MS(图5)中包含的多个存储单元MC及选择晶体管(STD、STS、STSb)的通道区域发挥功能。半导体柱120例如为多晶硅(Si)等半导体层。例如如图6所示,半导体柱120具有大致有底圆筒状的形状,在中心部分设有氧化硅等绝缘层125。另外,半导体柱120的外周面分别由导电层110包围,与导电层110对向。
在半导体柱120的上端部,设有包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接点Ch及接点Cb与位线BL连接。
栅极绝缘膜130具有覆盖半导体柱120的外周面的大致有底圆筒状的形状。栅极绝缘膜130例如具备积层在半导体柱120与导电层110之间的隧道绝缘膜、电荷储存膜及阻挡绝缘膜。隧道绝缘膜及阻挡绝缘膜例如为氧化硅(SiO2)等绝缘膜。电荷储存膜例如为氮化硅(Si3N4)等能够储存电荷的膜。隧道绝缘膜、电荷储存膜及阻挡绝缘膜具有大致圆筒状的形状,沿着除半导体柱120与半导体层112的接触部以外的半导体柱120的外周面,在Z方向上延伸。
此外,栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
在多个导电层110的X方向上的端部,设有多个接点CC。多个导电层110经由这多个接点CC连接在外围电路PC。如图6所示,这多个接点CC在Z方向上延伸,在下端与导电层110连接。接点CC例如也可包含氮化钛(TiN)等势垒导电膜与钨(W)等金属膜的积层膜等。
[外围电路PC的构成]
例如如图4所示,外围电路PC具备与存储单元阵列MCA0、MCA1分别连接的行解码器RD0、RD1、及感测放大器SA0、SA1。另外,外围电路PC具备电压产生电路VG及定序器SQC。另外,外围电路PC具备输入输出控制电路I/O、逻辑电路CTR、地址寄存器ADR、指令寄存器CMR、状态寄存器STR及数据输出时点调整部TCT。此外,以下说明中,有时将行解码器RD0、RD1称为行解码器RD,将感测放大器SA0、SA1称为感测放大器SA。
[行解码器RD的构成]
例如如图5所示,行解码器RD(图4)具备:地址解码器22,将地址数据Add(图4)进行解码;块选择电路23及电压选择电路24,根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压。
地址解码器22具备多个块选择线BLKSEL及多个电压选择线33。地址解码器22例如根据来自定序器SQC的控制信号,依序参照地址寄存器ADR(图4)的行地址RA,对该行地址RA进行解码,使与行地址RA对应的特定的块选择晶体管35及电压选择晶体管37为接通状态,使除此以外的块选择晶体管35及电压选择晶体管37为断开状态。例如,使特定的块选择线BLKSEL及电压选择线33的电压为“H”状态,使除此以外的电压为“L”状态。此外,在使用P通道型晶体管而非N通道型晶体管的情况下,对这些配线施加相反电压。
此外,图示的例子中,地址解码器22针对1个存储块BLK分别设有1个块选择线BLKSEL。然而,能适当变更该构成。例如,也可针对2个以上的存储块BLK分别设有1个块选择线BLKSEL。
块选择电路23具备与存储块BLK对应的多个块选择部34。这多个块选择部34分别具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的漏极电极分别与对应的字线WL或选择栅极线(SGD、SGS、SGSb)电连接。源极电极分别经由配线CG及电压选择电路24与电压供给线31电连接。栅极电极共通连接在对应的块选择线BLKSEL。
此外,块选择电路23还具备未图示的多个晶体管。这多个晶体管是连接在选择栅极线(SGD、SGS、SGSb)与被供给接地电压VSS的电压供给线之间的场效型耐压晶体管。这多个晶体管对非选择的存储块BLK中包含的选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。此外,非选择的存储块BLK中包含的多个字线WL成为浮动状态。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个电压选择部36。这多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及块选择电路23,与对应的字线WL或选择栅极线(SGD、SGS、SGSb)电连接。源极端子分别与对应的电压供给线31电连接。栅极电极分别与对应的电压选择线33连接。
[感测放大器SA的构成]
感测放大器SA0、SA1(图4)分别具备感测放大器模块SAM0、SAM1、及高速缓冲存储器CM0、CM1(数据寄存器)。高速缓冲存储器CM0、CM1分别具备锁存电路XDL0、XDL1。
此外,以下说明中,有时将感测放大器模块SAM0、SAM1称为感测放大器模块SAM,将高速缓冲存储器CM0、CM1称为高速缓冲存储器CM,将锁存电路XDL0、XDL1称为锁存电路XDL。
感测放大器模块SAM例如具备与多个位线BL分别对应的感测电路、及与感测电路连接的多个锁存电路等。
高速缓冲存储器CM具备多个锁存电路XDL。多个锁存电路XDL分别与感测放大器模块SAM内的锁存电路连接。锁存电路XDL例如存储写入到存储单元MC的用户数据Dat或从存储单元MC读出的用户数据Dat。
例如如图7所示,高速缓冲存储器CM连接着列解码器COLD。列解码器COLD对地址寄存器ADR(图4)中存储的列地址CA进行解码,选择与列地址CA对应的锁存电路XDL。
此外,这多个锁存电路XDL中包含的用户数据Dat在写入动作时,依序传输到感测放大器模块SAM内的锁存电路。另外,感测放大器模块SAM内的锁存电路中包含的用户数据Dat在读出动作时,依序传输到锁存电路XDL。另外,锁存电路XDL中包含的用户数据Dat在后述的数据输出动作时,经由列解码器COLD及复用器MPX,依序传输到输入输出控制电路I/O。
[电压产生电路VG的构成]
例如如图5所示,电压产生电路VG(图4)连接在多个电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接在被供给电源电压VCC及接地电压VSS(图4)的电压供给线。这些电压供给线例如连接在参照图2、图3所作说明的焊垫电极P。电压产生电路VG例如根据来自定序器SQC的控制信号,在针对存储单元阵列MCA的读出动作、写入动作及抹除动作时,产生对位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSb)施加的多种动作电压,同时输出到多个电压供给线31。从电压供给线31输出的动作电压能根据来自定序器SQC的控制信号适当调整。
[定序器SQC的构成]
定序器SQC(图4)根据指令寄存器CMR中存储的指令数据Cmd,向行解码器RD0、RD1、感测放大器模块SAM0、SAM1、及电压产生电路VG输出内部控制信号。另外,定序器SQC将表示存储器裸片MD的状态的状态数据Stt适当地输出到状态寄存器STR。
另外,定序器SQC产生就绪/忙碌信号,并输出到端子RY//BY。端子RY//BY例如在读出动作、写入动作、抹除动作等对存储单元阵列MCA供给电压的动作的执行中成为“L”状态,除此以外的情况下成为“H”状态。此外,即使执行后述的数据输出动作、状态读取等未对存储单元阵列MCA供给电压的动作,端子RY//BY也不会成为“L”状态。在端子RY//BY为“L”状态的期间(忙碌期间),基本上禁止对存储器裸片MD的访问。另外,在端子RY//BY为“H”状态的期间(就绪期间),允许对存储器裸片MD的访问。此外,端子RY//BY例如通过参照图2、图3所作说明的焊垫电极P实现。
另外,定序器SQC具备特征寄存器FR。特征寄存器FR是保存表示以后述动作模式MODEa及动作模式MODEb中的任一模式动作的值的寄存器。
[地址寄存器ADR的构成]
如图4所示,地址寄存器ADR连接在输入输出控制电路I/O,存储从输入输出控制电路I/O输入的地址数据Add。地址寄存器ADR例如具备多个8位寄存器列。寄存器列例如在执行读出动作、写入动作或抹除动作等内部动作时,保存与执行中的内部动作对应的地址数据Add。
此外,地址数据Add例如包含列地址CA(图4)及行地址RA(图4)。行地址RA例如包含:特定出存储块BLK(图5)的块地址、特定出串组件SU及字线WL的页地址、特定出存储单元阵列MCA(平面)的平面地址、及特定出存储器裸片MD的芯片地址。
[指令寄存器CMR的构成]
指令寄存器CMR连接在输入输出控制电路I/O,存储从输入输出控制电路I/O输入的指令数据Cmd。指令寄存器CMR例如至少具备1组8位寄存器列。当要将指令数据Cmd存储到指令寄存器CMR时,对定序器SQC发送控制信号。
[状态寄存器STR的构成]
状态寄存器STR连接在输入输出控制电路I/O,存储输出到输入输出控制电路I/O的状态数据Stt。状态寄存器STR例如具备多个8位寄存器列。寄存器列例如在执行读出动作、写入动作或抹除动作等内部动作时,保存与执行中的内部动作相关的状态数据Stt。另外,寄存器列例如保存存储单元阵列MCA0、MCA1的就绪/忙碌信息。
[数据输出时点调整部TCT的构成]
数据输出时点调整部TCT连接在高速缓冲存储器CM0、CM1与输入输出控制电路I/O之间的总线配线DB。数据输出时点调整部TCT例如在对高速缓冲存储器CM0、CM1连续地执行后述数据输出动作的情况下等,调整针对高速缓冲存储器CM1的数据输出动作的开始时点,以便在高速缓冲存储器CM0的数据输出动作完成后,不空出时间地开始高速缓冲存储器CM1的数据输出动作。
[输入输出控制电路I/O的构成]
输入输出控制电路I/O(图4)具备数据信号输入输出端子DQ0~DQ7、数据选通信号输入输出端子DQS、/DQS、移位寄存器、及缓冲电路。
数据信号输入输出端子DQ0~DQ7、及数据选通信号输入输出端子DQS、/DQS各自例如通过参照图2、图3所作说明的焊垫电极P实现。经由数据信号输入输出端子DQ0~DQ7输入的数据是根据来自逻辑电路CTR的内部控制信号,从缓冲电路输入到高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外,经由数据信号输入输出端子DQ0~DQ7输出的数据根据来自逻辑电路CTR的内部控制信号,从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
经由数据选通信号输入输出端子DQS、/DQS输入的信号(例如数据选通信号及其互补信号)是在经由数据信号输入输出端子DQ0~DQ7的数据输入时使用。经由数据信号输入输出端子DQ0~DQ7输入的数据在数据选通信号输入输出端子DQS的电压的上升边缘(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的下降边缘(输入信号的切换)的时点、以及数据选通信号输入输出端子DQS的电压的下降边缘(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的上升边缘(输入信号的切换)的时点,被撷取到输入输出控制电路I/O内的移位寄存器内。
例如如图8所示,数据信号输入输出端子DQ0~DQ7及数据选通信号输入输出端子DQS、/DQS各自连接在输入电路201及输出电路202。输入电路201例如为比较器等接收器。输出电路202例如为OCD(Off Chip Driver,离线驱动器)电路等驱动器。
[逻辑电路CTR的构成]
逻辑电路CTR(图4)具备多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP、及连接在这多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP的逻辑电路。逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP从控制器裸片CD接收外部控制信号,并根据外部控制信号向输入输出控制电路I/O输出内部控制信号。
例如如图8所示,外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各自连接在输入电路201。此外,外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各自例如通过参照图2、图3所作说明的焊垫电极P实现。
经由外部控制端子/CE输入的信号(例如芯片使能信号)是在选择存储器裸片MD时使用。外部控制端子/CE被输入“L”的存储器裸片MD成为能够输入输出用户数据Dat、指令数据Cmd及地址数据Add(以下有时简称为“数据”)的状态。外部控制端子/CE被输入“H”的存储器裸片MD成为无法输入输出数据的状态。此外,如图8所示,外部控制端子/CE连接在输入电路201。
经由外部控制端子CLE输入的信号(例如,指令锁存使能信号)在指令寄存器CMR的使用等时被利用。关于外部控制端子CLE的功能等将在下文进行叙述。
经由外部控制端子ALE输入的信号(例如,地址锁存使能信号)在地址寄存器ADR的使用等时被利用。关于外部控制端子ALE的功能等将在下文进行叙述。
经由外部控制端子/WE输入的信号(例如,写入使能信号)在从控制器裸片CD向存储器裸片MD的数据输入等时被利用。关于外部控制端子/WE的功能等将在下文进行叙述。
经由外部控制端子/RE、RE输入的信号(例如,读取使能信号及其互补信号)在经由数据信号输入输出端子DQ0~DQ7的数据输出时被利用。从数据信号输入输出端子DQ0~DQ7输出的数据在外部控制端子/RE的电压的下降边缘(输入信号的切换)及外部控制端子RE的电压的上升边缘(输入信号的切换)的时点、以及外部控制端子/RE的电压的上升边缘(输入信号的切换)及外部控制端子RE的电压的下降边缘(输入信号的切换)的时点切换。
经由外部控制端子/WP输入的信号(例如,写入保护信号)被用于从控制器裸片CD向存储器裸片MD的用户数据Dat的输入限制等。
[动作模式MODEa及动作模式MODEb]
本实施方式的半导体存储装置能够以动作模式MODEa及动作模式MODEb执行动作。以下,参照图9~图19,对动作模式MODEa及动作模式MODEb进行说明。
[各模式下的外部端子的作用]
图9是用来说明动作模式MODEa下的信号输入输出端子及外部控制端子的作用的示意性图。图10是用来说明动作模式MODEb下的信号输入输出端子及外部控制端子的作用的示意性图。此外,以下说明中,有时将数据信号输入输出端子DQ0~DQ7记载为数据信号输入输出端子DQ<7:0>。
动作模式MODEa下,例如如图9所示,除了将数据信号输入输出端子DQ<7:0>用于用户数据Dat的输入输出以外,还用于指令数据Cmd及地址数据Add的输入。
另一方面,动作模式MODEb下,例如如图10所示,将数据信号输入输出端子DQ<7:0>用于用户数据Dat的输入输出,但不用于指令数据Cmd及地址数据Add的输入。动作模式MODEb下,将外部控制端子CLE、ALE用于指令数据Cmd及地址数据Add的输入。
[动作模式MODEa下的外部端子的作用]
图11是用来说明动作模式MODEa下的外部端子的作用的真值表。此外,图11中,“Z”表示可输入“H”及“L”中的任一个的情况。“X”表示输入的信号固定于“H”或“L”的情况。“输入(Input)”表示进行数据输入的情况。“输出(Output)”表示进行数据输出的情况。
在动作模式MODEa下输入指令数据Cmd的情况下,控制器裸片CD例如根据8位指令数据Cmd的各位,将数据信号输入输出端子DQ<7:0>的电压设定为“H”或“L”,在对外部控制端子CLE输入“H”,对外部控制端子ALE输入“L”的状态下,使外部控制端子/WE从“L”上升为“H”。
在对外部控制端子CLE、ALE输入“H、L”的情况下,经由数据信号输入输出端子DQ<7:0>输入的数据作为指令数据Cmd存储在输入输出控制电路I/O内的缓冲存储器中,被传输到指令寄存器CMR(图4)。
另外,在输入地址数据Add的情况下,控制器裸片CD例如根据构成地址数据Add的8位数据的各位,将数据信号输入输出端子DQ<7:0>的电压设定为“H”或“L”,在对外部控制端子CLE输入“L”,对外部控制端子ALE输入“H”的状态下,使外部控制端子/WE从“L”上升为“H”。
在对外部控制端子CLE、ALE输入“L、H”的情况下,经由数据信号输入输出端子DQ<7:0>输入的数据作为地址数据Add存储在输入输出控制电路I/O内的缓冲存储器中,被传输到地址寄存器ADR(图4)。
另外,在输入用户数据Dat的情况下,控制器裸片CD例如,根据构成用户数据Dat的8位数据的各位,将数据信号输入输出端子DQ<7:0>的电压设定为“H”或“L”,在对外部控制端子CLE输入“L”,对外部控制端子ALE输入“L”的状态下,切换数据选通信号输入输出端子DQS、/DQS的输入信号(触发)。
在对外部控制端子CLE、ALE这两者输入“L”的情况下,经由数据信号输入输出端子DQ<7:0>输入的数据作为用户数据Dat存储在输入输出控制电路I/O内的缓冲存储器中,经由总线DB传输到高速缓冲存储器CM(图4)。
另外,在输出用户数据Dat或状态数据Stt的情况下,控制器裸片CD例如切换(触发)外部控制端子/RE、RE的输入信号。伴随于此,对数据信号输入输出端子DQ0~DQ7输出所输出的用户数据Dat或状态数据Stt中的8位。另外,将数据选通信号输入输出端子DQS、/DQS的输出信号切换。
另外,在将存储器裸片MD设为待机状态的情况下,控制器裸片CD例如对外部控制端子/CE输入“H”。
另外,在使存储器裸片MD为总线空闲状态的情况下,控制器裸片CD例如对外部控制端子/WE输入“H”。
[动作模式MODEb下的外部端子的作用]
图12及图13是用来说明动作模式MODEb下的外部端子的作用的真值表。此外,图12及图13中,“Z”表示可输入“H”及“L”中的任一个的情况。“X”表示输入的信号固定于“H”或“L”的情况。“输入”表示进行数据输入的情况。“输出”表示进行数据输出的情况。
如上所述,动作模式MODEb下,将外部控制端子CLE、ALE用于指令数据及地址数据的输入。此处,如下文参照图15所述那样,在动作模式MODEb下输入指令数据Cmd或地址数据Add的情况下,控制器裸片CD对存储器裸片MD输入表示接下来输入的数据是指令数据Cmd还是地址数据Add的信号。以下,将这样的信号称为输入输出数据选择信号。
图12示出输入输出数据选择信号被输入的期间MSel(图15)的外部控制端子的作用。图13示出输入输出数据选择信号输入后的期间S_In(图15)的外部控制端子的作用。
在期间MSel,输入旨在输入指令数据Cmd的输入输出数据选择信号的情况下,控制器裸片CD例如在对外部控制端子CLE输入“H”,对外部控制端子ALE输入“L”的状态下,使外部控制端子/WE从“L”上升为“H”。
在期间MSel,对外部控制端子CLE输入“H”,对外部控制端子ALE输入“L”的情况下,紧随该期间MSel之后的期间S_In输入的数据作为指令数据Cmd存储在输入输出控制电路I/O内的缓冲存储器中,并被传输到指令寄存器CMR(图4)。
另外,在期间MSel,输入旨在输入地址数据Add的输入输出数据选择信号的情况下,控制器裸片CD例如在对外部控制端子CLE输入“L”,对外部控制端子ALE输入“H”的状态下,使外部控制端子/WE从“L”上升为“H”。
在期间MSel,对外部控制端子CLE输入“L”,对外部控制端子ALE输入“H”的情况下,在该期间MSel之后的期间S_In输入的数据作为地址数据Add存储在输入输出控制电路I/O内的缓冲存储器中,并被传输到地址寄存器ADR(图4)。
在期间S_In输入指令数据Cmd或地址数据Add的情况下,控制器裸片CD例如根据构成指令数据Cmd或地址数据Add的2位数据的各位,将外部控制端子CLE、ALE的电压设定为“H”或“L”,使外部控制端子/WE从“L”上升为“H”。
此外,在动作模式MODEb下输入用户数据Dat的情况下,控制器裸片CD例如根据构成用户数据Dat的8位数据的各位,将数据信号输入输出端子DQ<7:0>的电压设定为“H”或“L”,在对外部控制端子/RE、RE输入了“H、L”的状态下,切换数据选通信号输入输出端子DQS、/DQS的输入信号。该动作不论是在期间MSel,还是在期间S_In,都能执行。
在动作模式MODEb下,经由数据信号输入输出端子DQ<7:0>输入的数据作为用户数据Dat存储在输入输出控制电路I/O内的缓冲存储器中,经由总线DB传输到高速缓冲存储器CM。
另外,在输出用户数据Dat或状态数据Stt的情况下,控制器裸片CD例如将外部控制端子/RE、RE的输入信号切换。伴随于此,对数据信号输入输出端子DQ0~DQ7输出所输出的用户数据Dat或状态数据Stt中的8位。另外,将数据选通信号输入输出端子DQS、/DQS的输出信号切换。该动作不论是在期间MSel,还是在期间S_In,都能执行。
另外,在使存储器裸片MD为待机状态的情况下,控制器裸片CD例如对外部控制端子/CE输入“H”。
另外,在使存储器裸片MD为总线空闲状态的情况下,控制器裸片CD例如对外部控制端子/WE输入“H”。
[各模式下的信号输入输出的例子]
图14及图15是用来说明第1实施方式的存储器裸片MD的动作的示意性波形图。
图14示出在动作模式MODEa中输入指令数据Cmd及地址数据Add时的波形。图14的例子中,在时点t101,控制器裸片CD对存储器裸片MD输入指令数据Cmd。另外,在时点t102,控制器裸片CD对存储器裸片MD输入地址数据Add。此外,图示的例子中,在时点t102~t103,输入了构成地址数据Add的8位×5个周期的数据,但周期数也可少于或多于5。另外,在时点t103,控制器裸片CD对存储器裸片MD输入指令数据Cmd。另外,在时点t104,开始读出动作等动作,端子RY//BY的电压从“H”下降为“L”。
图15示出在动作模式MODEb下输入指令数据Cmd及地址数据Add时的波形。图15的例子中,对外部控制端子/WE以大致固定的步调(pace)输入“L”及“H”。另外,将在特定的时点,外部控制端子/WE的输入信号从一次下降后到又一次下降为止的期间表示为所述的期间MSel。另外,将外部控制端子/WE的输入信号在期间MSel结束时下降后,外部控制端子/WE的输入信号进而下降4次为止的期间表示为所述的期间S_In。
图15的例子中,在时点t201~t202的期间MSel,控制器裸片CD对存储器裸片MD输入指定指令数据Cmd的输入的输入输出数据选择信号。
另外,在时点t202~t203的期间S_In,控制器裸片CD对存储器裸片MD输入指令数据Cmd。
此处,图15的例子中,在期间S_In,控制器裸片C将8位指令数据Cmd分4个周期,每次向存储器裸片MD输入2位。例如,将8位指令数据Cmd设为位“7”~“0”。首先,在第1周期的数据输入中,相应于位“7”、“6”,将外部控制端子CLE、ALE的电压设定为“H”或“L”的状态下,将外部控制端子/WE从“L”上升为“H”。对于第2周期~第4周期的数据输入也同样,相应于位“5”、“4”、位“3”、“2”、及位“1”、“0”,分别将外部控制端子CLE、ALE的电压设定为“H”或“L”的状态下,使外部控制端子/WE从“L”上升为“H”。
另外,在时点t203~t204的期间MSel,控制器裸片CD对存储器裸片MD输入指定地址数据Add的输入的输入输出数据选择信号。
另外,在时点t204~t205的期间S_In,控制器裸片CD对存储器裸片MD输入地址数据Add。
此处,图15的例子中,在期间S_In,控制器裸片CD将构成地址数据Add的8位数据分4个周期,每次向存储器裸片MD输入2位。
此外,虽省略了图示,在时点t205~t206也同样,每次输入2位构成地址数据Add的数据。
另外,在时点t206~t207的期间MSel,与时点t201~t202同样,输入指定指令数据Cmd的输入的输入输出数据选择信号。
另外,在时点t207~t208的期间S_In,控制器裸片CD对存储器裸片MD输入指令数据Cmd。另外,在时点t208,开始读出动作等动作,端子RY//BY的电压从“H”下降为“L”。
[动作]
接下来,对存储器裸片MD的动作进行说明。
存储器裸片MD构成为能够执行读出动作。读出动作是通过感测放大器模块SAM从存储单元阵列MCA读出用户数据Dat,将读出的用户数据Dat传输到锁存电路XDL的动作。在读出动作中,从存储单元阵列MCA读出的用户数据Dat经由位线BL、感测放大器模块SAM传输到锁存电路XDL。
另外,存储器裸片MD构成为能够执行数据输出动作。数据输出动作是将锁存电路XDL中包含的用户数据Dat输出到控制器裸片CD的动作。在数据输出动作中,锁存电路XDL中包含的用户数据Dat经由参照图7所作说明的列解码器COLD、复用器MPX、总线配线DB及输入输出控制电路I/O,输出到控制器裸片CD。
另外,存储器裸片MD构成为能够执行状态读取。状态读取是将状态寄存器STR中包含的状态数据Stt输出到控制器裸片CD的动作。状态读取中,状态寄存器STR中包含的状态数据Stt经由输入输出控制电路I/O或逻辑电路CTR输出到控制器裸片CD。
[动作模式MODEa下的读出动作及数据输出动作]
图16是表示动作模式MODEa下执行读出动作及数据输出动作时的情况的示意性时序图。图16的例子中,将存储器裸片MD设定为动作模式MODEa。
图16的例子中,首先,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“00h”、地址数据Add及指令数据“30h”。指令数据“00h”是在指示读出动作的指令集的开头输入的指令数据Cmd。指令数据“30h”是在指示读出动作的指令集的末尾输入的指令数据Cmd。
随着指令数据“00h”、地址数据Add及指令数据“30h”的输入,开始读出动作,端子RY//BY的电压从“H”下降为“L”。另外,用户数据Dat被传输到锁存电路XDL。另外,在读出动作结束的时点,端子RY//BY的电压从“L”上升为“H”。
接下来,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“05h”、地址数据Add、及指令数据“E0h”。指令数据“05h”是在指示数据输出动作的指令集的开头输入的指令数据Cmd。指令数据“E0h”是在指示数据输出动作的指令集的末尾输入的指令数据Cmd。
随着指令数据“05h”、地址数据Add及指令数据“E0h”的输入,在特定的待机时间后,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号。由此,开始数据输出动作,经由数据信号输入输出端子DQ输出用户数据Dat。
图17是表示在动作模式MODEa下执行读出动作及数据输出动作时的其它情况的示意性时序图。图17的例子中,存储器裸片MD被设定为动作模式MODEa。
图17的例子中,首先,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“00h”、地址数据Add及指令数据“30h”。该指令集中包含的地址数据Add包含作为读出动作对象的平面PLN0(图4)的信息作为所述平面地址。
随着指令数据“00h”、地址数据Add及指令数据“30h”的输入,开始对平面PLN0执行读出动作,将用户数据Dat传输到锁存电路XDL0。
接下来,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“00h”、地址数据Add及指令数据“30h”。该指令集中包含的地址数据Add包含作为读出动作对象的平面PLN1(图4)的信息作为所述平面地址。
随着指令数据“00h”、地址数据Add及指令数据“30h”的输入,开始针对平面PLN1的读出动作,将用户数据Dat传输到锁存电路XDL1。
接下来,经由数据信号输入输出端子DQ<7:0>输入指令数据“70h”。指令数据“70h”是指示状态读取的指令数据。随着指令数据“70h”的输入,进行状态读取,经由数据信号输入输出端子DQ<7:0>输出状态数据Stt。
接下来,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该指令集中包含的地址数据Add包含作为数据输出动作对象的平面PLN0(图4)的信息作为所述平面地址。
随着指令数据“05h”、地址数据Add及指令数据“E0h”的输入,在特定的待机时间后,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号。由此,开始针对平面PLN0的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
针对平面PLN0的数据输出动作结束后,经由数据信号输入输出端子DQ<7:0>输入指令数据“70h”。随着指令数据“70h”的输入,再次进行状态读取,经由数据信号输入输出端子DQ<7:0>输出状态数据Stt。
接下来,与针对PLN0的数据输出动作同样,经由数据信号输入输出端子DQ<7:0>依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该指令集中包含的地址数据Add包含作为数据输出动作对象的平面PLN1(图4)的信息作为所述平面地址。
经过特定时间后,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号。由此,开始针对平面PLN1的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
[动作模式MODEb下的读出动作及数据输出动作]
图18是表示在动作模式MODEb下执行读出动作及数据输出动作时的情况的示意性时序图。图18的例子中,存储器裸片MD被设定为动作模式MODEb。
图18的例子中,首先,经由外部控制端子CLE、ALE输入包含指令数据“00h”的指令集。接下来,经由外部控制端子CLE、ALE输入包含指令数据“05h”的指令集。此外,在动作模式MODEb下,能够在独立的时点执行经由数据信号输入输出端子DQ<7:0>的数据的输入输出、及经由外部控制端子CLE、ALE的数据的输入输出。例如,图18的例子中,在数据输出动作的执行中(外部控制端子/RE、RE的输入信号触发的期间中)输入这些指令集。
图19是表示在动作模式MODEb下执行读出动作及数据输出动作时的其它情况的示意性时序图。图19的例子中,存储器裸片MD被设定为动作模式MODEb。
图19的例子中,首先,经由外部控制端子CLE、ALE依序输入指令数据“00h”、地址数据Add及指令数据“30h”。该指令集中包含的地址数据Add包含作为读出动作对象的平面PLN0(图4)的信息作为所述平面地址。
接下来,经由外部控制端子CLE、ALE依序输入指令数据“00h”、地址数据Add及指令数据“30h”。该指令集中包含的地址数据Add包含作为读出动作对象的平面PLN1(图4)的信息作为所述平面地址。
接下来,经由外部控制端子CLE、ALE输入指令数据“70h”。随着指令数据“70h”的输入,进行状态读取,经由数据信号输入输出端子DQ<7:0>输出状态数据Stt。
接下来,经由外部控制端子CLE、ALE依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该地址数据Add包含作为数据输出动作对象的平面PLN0(图4)的信息作为所述平面地址。
在特定的待机时间后,开始针对平面PLN0的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
另外,图19的例子中,在执行针对平面PLN0的数据输出动作的期间,经由外部控制端子CLE、ALE输入指令数据“70h”。随着指令数据“70h”的输入,进行状态读取。针对平面PLN0的数据输出动作结束后,经由数据信号输入输出端子DQ<7:0>输出状态数据Stt。
接下来,经由外部控制端子CLE、ALE依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该地址数据Add包含作为数据输出动作对象的平面PLN1(图4)的地址等作为所述平面地址。
此处,在动作模式MODEb下,不同于动作模式MODEa,数据输出时点调整部TCT(图4)调整针对平面PLN1的数据输出动作的开始时点。针对平面PLN0的数据输出动作结束后,根据数据输出时点调整部TCT发出的内部信号,开始针对平面PLN1的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
[效果]
本实施方式的半导体存储装置能够在动作模式MODEb下执行动作。动作模式MODEb下,如上所述,在经由数据信号输入输出端子DQ<7:0>执行数据输出动作的期间,也能经由外部控制端子CLE、ALE执行指令数据Cmd及地址数据Add的输入。因此,能够大幅削减向存储器裸片MD输入指令集所需的时间。由此,能够实现半导体存储装置的动作的高速化。
[能够应用于第1实施方式的存储器裸片MD的电路]
第1实施方式的存储器裸片MD中,根据选择动作模式MODEa、MODEb中的哪一个,数据信号输入输出端子DQ<7:0>、外部控制端子CLE、ALE等的功能会发生变化。这种功能例如可利用如图20、图22及图23所示的电路实现。图20、图22及图23是表示存储器裸片MD的局部构成例的示意性电路图。图21是用来说明图20所示的电路的动作方法的示意性波形图。
图20中,图示了数据信号输入输出端子DQ<7:0>、外部控制端子CLE、ALE、/WE、及与它们连接的电路部200。
电路部200例如包含锁存电路210、复用器220、230及解串器300。
锁存电路210是指令寄存器CMR或地址寄存器ADR中包含的锁存电路。图20中例示了与指令数据“05h”对应的锁存电路210作为锁存电路210。图示例子中,锁存电路210与所输入的指令数据Cmd对应地存储1位数据。锁存电路210的数据输入端子经由逻辑电路连接在复用器220的输出端子DINh<7:0>、CLEh、ALEh,时脉输入端子连接在复用器230的输出端子/WEh'。
对复用器220、230各自的选择控制端子输入选择信号SerialCA。选择信号SerialCA在选择了动作模式MODEa的情况下成为“0”状态,在选择了动作模式MODEb的情况下成为“1”状态。
复用器220具备10个输出端子DINh<7:0>、CLEh、ALEh。这10个输出端子中的8个输出端子DINh<7:0>对应于构成指令数据Cmd或地址数据Add的数据。另外,剩余的2个输出端子CLEh、ALEh对应于外部控制端子CLE、ALE的输入信号。
另外,复用器220具备在选择信号SerialCA为“0”状态时被选择的10个输入端子、及在选择信号SerialCA为“1”状态时被选择的10个输入端子。与“0”状态对应的10个输入端子中的8个连接在数据信号输入输出端子DQ<7:0>。剩余的2个连接在外部控制端子CLE、ALE。与“1”状态对应的10个输入端子连接在解串器300的输出端子。
复用器230具备1个输出端子/WEh'。另外,复用器230具备在选择信号SerialCA为“1”状态时被选择的1个输入端子/WEh、及在选择信号SerialCA为“0”状态时被选择的1个输入端子。与“1”状态对应的输入端子/WEh连接在解串器300的输出端子。与“0”状态对应的输入端子连接在外部控制端子/WE。
解串器300具备与复用器220连接的10个输出端子。解串器300将从外部控制端子CLE、ALE跨4个周期每次被输入2位的数据转换为8位数据,附加表示这8位数据是指令数据Cmd还是地址数据Add的2位数据,产生10位数据。另外,解串器300经由10个输出端子将所述10位数据输出到复用器220。所述10位数据例如可在期间MSel的开始时点切换。
另外,解串器300具备连接在复用器230的1个输出端子。解串器300在从外部控制端子/WE输入的5个周期的数据中的第1周期的数据被输入后到第2周期的数据被输入为止的期间(期间MSel之间),对复用器230的输入端子/WEh输出“L”。另外,在除此以外的期间(期间S_In之间),对复用器230的输入端子/WEh输出“H”。
动作模式MODEa下,经由复用器220的输出端子DINh<7:0>将经由数据信号输入输出端子DQ<7:0>输入的8位数据输入到逻辑电路。另外,经由复用器220的输出端子CLEh、ALEh将经由外部控制端子CLE、ALE输入的使能信号输入到逻辑电路。图示的例子中,经由数据信号输入输出端子DQ<7:0>输入的8位数据为指令数据“05h”,且在外部控制端子CLE、ALE的输入信号为“H、L”的情况下,逻辑电路的输出信号成为“H”。在除此以外的情况下,逻辑电路的输出信号成为“L”。
另外,在动作模式MODEa下,从外部控制端子/WE输入的信号从复用器230的输出端子/WEh'输出,输入到锁存电路210的时脉输入端子。
在动作模式MODEb下,利用解串器300将经由外部控制端子CLE、ALE输入的2位×4个周期的数据与经由外部控制端子/WE输入的使能信号转换为8位数据信号及使能信号,并输入到复用器220的输入端子。这些数据及信号经由复用器220的输出端子DINh<7:0>、CLEh、ALEh输入到逻辑电路。图示的例子中,在期间MSel从外部控制端子CLE、ALE输入“H、L”,且在期间S_In从外部控制端子CLE、ALE输入指令数据“05h”的情况下,逻辑电路的输出信号成为“H”。除此以外的情况下,逻辑电路的输出信号成为“L”。
另外,在动作模式MODEb下,输入到复用器230的输入端子/WEh的信号从复用器230的输出端子/WEh'输出,输入到锁存电路210的时脉输入端子。
图22及图23是表示解串器300的局部构成的示意性电路图。解串器300包含如图22所示的电路部310、及如图23所示的电路部320。
电路部310具备5个D触发器311、及1个D锁存电路312。第1个D触发器311的输出端子连接在第2个D触发器311的数据输入端子。同样,第2个~第4个D触发器311的输出端子连接在第3个~第5个D触发器311的数据输入端子。第5个D触发器311的输出端子连接在D锁存电路312的数据输入端子。D锁存电路312的输出端子连接在第1个D触发器311的数据输入端子。另外,这5个D触发器311与1个D锁存电路312的时脉输入端子连接在外部控制端子/WE。
另外,电路部310具备5个D锁存电路313及5个AND电路314。5个D锁存电路313的数据输入端子分别连接在5个D触发器311的输出端子。另外,对5个D锁存电路313的时脉输入端子输入外部控制端子/WE的反相信号。5个AND电路314的一输入端子分别连接在5个D锁存电路313的输出端子。5个AND电路314的另一输入端子分别连接在外部控制端子/WE。此外,图22的例子中,将这5个AND电路314中的4个输出端子表示为输出端子WE1~WE4。剩余的1个输出端子连接在所述复用器230(图20)的输入端子/WEh。
此处,将5个D触发器311中存储的数据的初始值设为0,将D锁存电路312中存储的数据的初始值设为1。这种情况下,以大致固定的步调对外部控制端子/WE输入“L”及“H”时,随着外部控制端子/WE的第1周期的输入,输出端子WE1的信号成为“H”状态,输出端子WE2、WE3、WE4的信号成为“L”状态。另外,随着第2周期的输入,输出端子WE2的信号成为“H”状态,输出端子WE1、WE3、WE4的信号成为“L”状态。另外,随着第3周期的输入,输出端子WE3的信号成为“H”状态,输出端子WE1、WE2、WE4的信号成为“L”状态。另外,随着第4周期的输入,输出端子WE4的信号成为“H”状态,输出端子WE1、WE2、WE3的信号成为“L”状态。
电路部320具备D锁存电路321~D锁存电路324各2个。其中一个D锁存电路321~D锁存电路324的数据输入端子连接在外部控制端子CLE。另一个D锁存电路321~D锁存电路324的数据输入端子连接在外部控制端子ALE。另外,2个D锁存电路321的时脉输入端子连接在AND电路314的输出端子WE1。同样,D锁存电路322、323、324的时脉输入端子分别连接在AND电路314的输出端子WE2、WE3、WE4。
2个D锁存电路321中存储着第1周期的外部控制端子CLE、ALE的数据。2个D锁存电路322中存储着第2周期的外部控制端子CLE、ALE的数据。2个D锁存电路323中存储着第3周期的外部控制端子CLE、ALE的数据。2个D锁存电路324中存储着第4周期的外部控制端子CLE、ALE的数据。
[第2实施方式]
接下来,参照图24及图25,对第2实施方式的半导体存储装置的构成进行说明。图24是表示第2实施方式的存储器裸片MD2的构成的示意性框图。图25是表示存储器裸片MD2的局部构成的示意性电路图。为了方便说明,图24及图25中省略一部分构成。
如图24及图25所示,本实施方式的半导体存储装置基本上构成为与第1实施方式的半导体存储装置相同。但,第2实施方式的半导体存储装置能够经由外部控制端子CLE、ALE输出状态数据Stt。如图25所示,第2实施方式的外部控制端子CLE、ALE连接在输入电路201及输出电路202。
另外,本实施方式的半导体存储装置除能够以动作模式MODEa及动作模式MODEb执行动作以外,还能够以动作模式MODEc执行动作。
图26及图27是用来说明动作模式MODEc下的外部端子的作用的真值表。图26示出期间MSel内的外部控制端子的作用。图27示出期间S_In、S_Out内的外部控制端子的作用。
动作模式MODEc下的存储器裸片MD2的动作基本上与动作模式MODEb下的存储器裸片MD的动作相同。
但,在动作模式MODEc下,不仅能够经由外部控制端子CLE、ALE输入地址数据Add及指令数据Cmd,还能够经由外部控制端子CLE、ALE输出状态数据Stt。
如图26所示,在动作模式MODEc的期间MSel,输入旨在输出状态数据Stt的输入输出数据选择信号的情况下,控制器裸片CD例如在对外部控制端子CLE输入“L”,对外部控制端子ALE输入“L”的状态下,使外部控制端子/WE从“L”上升为“H”。
另外,如图27所示,在动作模式MODEc的期间S_Out,输出状态数据Stt的情况下,控制器裸片CD例如使外部控制端子/WE的输入信号下降。伴随于此,利用输出电路202从外部控制端子CLE、ALE向控制器裸片CD输出状态数据Stt中的2位。
图28是用来说明第2实施方式的存储器裸片MD2的动作的示意性波形图。图28示出在动作模式MODEc下输入指令数据Cmd及地址数据Add时的波形。
图28的例子中,以大致固定的步调对外部控制端子/WE输入“L”及“H”。另外,将在特定的时点,外部控制端子/WE的输入信号从一次下降后到又一次下降为止的期间表示为所述的期间MSel。另外,将外部控制端子/WE的输入信号在期间MSel结束时下降后,到外部控制端子/WE的输入信号下降4次为止的期间表示为期间S_In或期间S_Out。
动作模式MODEc下,在期间MSel,控制器裸片CD对存储器裸片MD2输入指定指令数据Cmd或地址数据Add的输入的输入输出数据选择信号的情况下,紧随其后的期间成为期间S_In。另一方面,在期间MSel,控制器裸片CD对存储器裸片MD2输入旨在输出状态数据Stt的输入输出数据选择信号的情况下,紧随其后的期间成为期间S_Out。
在期间S_Out输出的状态数据Stt例如可以是与动作模式MODEa或动作模式MODEb下执行状态读取时输出的状态数据Stt相同的8位数据。这种情况下,状态数据Stt可以分4个周期每次输出2位。
图29是表示在动作模式MODEc下执行读出动作及数据输出动作时的情况的示意性时序图。图29的例子中,存储器裸片MD2被设定为动作模式MODEc。
图29所例示的动作基本上与参照图19所作说明的动作相同。但,图29的例子中,在执行状态读取时,对外部控制端子CLE、ALE输入“L、L”。另外,状态数据Stt并非从数据信号输入输出端子DQ<7:0>输出,而是从外部控制端子CLE、ALE输出。另外,在对平面PLN0进行数据输出动作的期间,进行状态读取及状态数据Stt的输出,进而,开始旨在执行针对平面PLN1的数据输出动作的指令集的输入。
此外,与外部控制端子CLE、ALE连接的输出电路202(图25)在动作模式MODEc下被驱动。这些输出电路202在动作模式MODEa、MODEb下可不被驱动。
[能够应用于第2实施方式的存储器裸片MD2的电路]
对于第2实施方式的存储器裸片MD2,在选择了动作模式MODEc的情况下,将8位状态数据Stt转换为2位×4个周期的数据后输出。这样的功能例如可通过如图30所示的电路实现。图30是表示存储器裸片MD2的局部构成例的示意性电路图。
图30所示的电路具备串行器331、及2个开关电路332。
串行器331具备8个第1输入端子及1个第2输入端子。对第1输入端子分别输入构成8位状态数据Stt的8位数据FDATA<7:0>中的1位。第2输入端子由外部控制端子/WE进行输入。串行器331根据外部控制端子/WE的输入,将8位数据FDATA<7:0>转换为2位数据FDATA2<1:0>,跨4个周期依序输出。
2个开关电路332分别对应于外部控制端子CLE、ALE而设置。开关电路332的输出端子连接在外部控制端子CLE或外部控制端子ALE。开关电路332的输入端子连接在串行器331的输出端子。开关电路332根据栅极信号S332的输入,输出输入信号。栅极信号S332例如是外部控制端子/WE为“L”状态,期间S_Out(图28)的第1周期,在期间MSel对外部控制端子CLE、ALE输入“L、L”,选择动作模式MODEc,且选择存储器裸片MD2的情况下,成为“H”状态。
[第3实施方式]
接下来,参照图31,对第3实施方式的半导体存储装置的构成进行说明。图31是表示第3实施方式的存储器裸片MD3的构成的示意性框图。为了方便说明,图31中省略一部分构成。
如图31所示,本实施方式的半导体存储装置基本上构成为与第2实施方式的半导体存储装置相同。但,如图31所示,本实施方式的输入输出控制电路I/O具备压缩、展开电路C10。压缩、展开电路C10从状态寄存器STR中的状态数据Stt抽选必要的信息并输出。
第3实施方式中,在动作模式MODEc的期间S_Out输出的状态数据Stt与在动作模式MODEa或动作模式MODEb下执行状态读取时输出的状态数据Stt不同。
例如,本实施方式中,在期间S_Out中输出的状态数据Stt例如如图32所示,可以是表示所选择的存储器裸片MD3中包含的2个平面PLN0、PLN1的就绪/忙碌状态的2位数据。另外,例如,在存储器裸片MD3包含4个或其以上的平面PLN的情况下,状态数据Stt例如可以是表示存储器裸片MD3中包含的多个平面PLN的就绪/忙碌状态的多位数据。这种情况下,状态数据Stt可分多个周期每次输出2位。
另外,本实施方式中,在期间S_Out中输出的状态数据Stt例如可以是表示由控制器裸片CD控制的所有存储器裸片MD3的就绪/忙碌状态的多位数据。例如如图2及图3所例示,当8个存储器裸片MD3的多个焊垫电极P分别经由接合线B相互连接,由控制器裸片CD控制8个存储器裸片MD3的情况下,状态数据Stt例如也可以是表示这8个存储器裸片MD3的就绪/忙碌状态的8位数据。这种情况下,可按照与芯片地址对应的顺序,将各存储器裸片MD3的状态数据Stt分4个周期每次输出2位。更具体来说,例如在第1周期,第1个存储器裸片MD3从外部控制端子CLE输出就绪/忙碌状态,与此同时,第2个存储器裸片MD3从外部控制端子ALE输出就绪/忙碌状态。同样,在第2周期,第3个存储器裸片MD3从外部控制端子CLE输出就绪/忙碌状态,与此同时,第4个存储器裸片MD3从外部控制端子ALE输出就绪/忙碌状态。在第3周期,第5个存储器裸片MD3从外部控制端子CLE输出就绪/忙碌状态,与此同时,第6个存储器裸片MD3从外部控制端子ALE输出就绪/忙碌状态。在第4周期,第7个存储器裸片MD3从外部控制端子CLE输出就绪/忙碌状态,与此同时,第8个存储器裸片MD3从外部控制端子ALE输出就绪/忙碌状态。另外,该情况下,各存储器裸片MD3使未输出状态数据Stt的外部控制端子ALE及/或CLE成为不受理来自外部的信号的状态。
[第4实施方式]
接下来,参照图33及图34,对第4实施方式的半导体存储装置的构成进行说明。图33及图34是表示第4实施方式的存储器裸片MD4的构成的示意性框图。为了方便说明,图33及图34中省略一部分构成。
如图33所示,本实施方式的半导体存储装置基本上构成为与第1实施方式~第3实施方式中任一实施方式的半导体存储装置相同。
但,如图33所示,第4实施方式的逻辑电路CTR具备内部地址切换电路C20。例如如图34所示,内部地址切换电路C20相应于触发信号TGR1或触发信号TGR2的输入,将地址寄存器ADR中的区域RADR1所存储的地址数据Add传输到地址寄存器ADR中的区域RADR2。此外,区域RADR2例如也可以是存储与经由数据信号输入输出端子DQ<7:0>输入输出的数据对应的地址数据Add的区域。另外,区域RADR1例如也可以是存储与经由外部控制端子CLE、ALE输入输出的数据对应的地址数据Add的区域。
另外,本实施方式的半导体存储装置除能够以动作模式MODEa、MODEb、MODEc执行动作以外,还能够以动作模式MODEd执行动作。
例如,如图2及图3所示,多个存储器裸片MD的多个焊垫电极P有时分别经由接合线B相互连接。例如,在对像这样使焊垫电极P相互连接的多个存储器裸片MD4中的一个执行数据输出动作的过程中,有时会对另一存储器裸片MD4执行指令集的输入。这种情况下,当在指令集的输入结束的时点反映出地址数据时,担心在数据输出动作的执行中地址数据会切换,而无法适宜地输出用户数据Dat。
因此,第4实施方式的半导体存储装置中,控制器裸片CD检测到数据输出动作结束,对存储器裸片MD4输入所述触发信号TGR1、TGR2。
图35是用来说明动作模式MODEd下的外部端子的作用的真值表。图35示出期间MSel内的外部控制端子的作用。
动作模式MODEd下的存储器裸片MD4的动作基本上构成为与动作模式MODEc下的存储器裸片MD2、MD3的动作相同。
但,动作模式MODEd下,在期间MSel,能输入触发信号TGR1、TGR2。
在输入触发信号TGR1的情况下,控制器裸片CD例如在对外部控制端子CLE、ALE输入“H”的状态下,使外部控制端子/WE从“L”上升为“H”。
在输入触发信号TGR2的情况下,控制器裸片CD例如在对外部控制端子/WE输入“H”的状态下,使外部控制端子/CE从“H”下降为“L”。
图36及图37是表示在动作模式MODEd下执行数据输出动作时的情况的示意性时序图。图36及图37的例子中,存储器裸片MD4被设定为动作模式MODEd。
图36及图37的例子中,首先,经由外部控制端子CLE、ALE输入指令数据“78h”及地址数据Add。指令数据“78h”是指示状态读取的指令数据。该指令集中包含的地址数据Add包含作为数据输出动作对象的存储器裸片MD4(LUN0)的信息作为所述芯片地址。随着指令数据“78h”的输入,执行状态读取,经由外部控制端子CLE、ALE输出状态数据Stt。
接下来,经由外部控制端子CLE、ALE依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该地址数据Add包含作为数据输出动作对象的存储器裸片MD4(LUN0)的信息,作为所述芯片地址。
在特定的待机时间后,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号。由此,开始针对存储器裸片MD4(LUN0)的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
另外,图36的例子中,在对存储器裸片MD4(LUN0)执行数据输出动作的期间,经由外部控制端子CLE、ALE输入指令数据“78h”及地址数据Add。该地址数据Add包含作为数据输出动作对象的存储器裸片MD4(LUN1)的信息,作为所述芯片地址。随着指令数据“78h”的输入,执行状态读取,经由外部控制端子CLE、ALE输出状态数据Stt。
接下来,经由外部控制端子CLE、ALE依序输入指令数据“05h”、地址数据Add及指令数据“E0h”。该地址数据Add包含作为数据输出动作对象的存储器裸片MD4(LUN1)的地址等,作为所述芯片地址。这些数据的输入也是在对存储器裸片MD4(LUN0)执行数据输出动作的期间,即,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号的期间执行。此处,在像所述那样使存储器裸片MD4(LUN0)及存储器裸片MD4(LUN1)的多个焊垫电极P分别经由接合线B相互连接的情况下,外部控制端子/RE、RE也分别连接。因此,对存储器裸片MD4(LUN0)进行数据输出动作的期间,当切换(触发)存储器裸片MD4(LUN0)的外部控制端子/RE、RE的输入信号时,存储器裸片MD4(LUN1)的外部控制端子/RE、RE的输入信号也会切换(触发)。但是,如图34所示,第4实施方式的逻辑电路CTR的内部地址切换电路C20只要无触发信号TGR1或触发信号TGR2的输入,则不将地址寄存器ADR中的区域RADR1所存储的地址数据Add传输到地址寄存器ADR中的区域RADR2。因此,即使在经由外部控制端子CLE、ALE依序输入指令数据“05h”、地址数据Add及指令数据“E0h”后,只要无触发信号TGR1或触发信号TGR2的输入,则即使外部控制端子/RE、RE的输入信号切换(触发),存储器裸片MD4(LUN1)也不会从数据信号输入输出端子DQ<7:0>输出用户数据。因此,能够避免从存储器裸片MD4(LUN0)的数据信号输入输出端子DQ<7:0>与存储器裸片MD4(LUN1)的数据信号输入输出端子DQ<7:0>同时输出用户数据。
接下来,在对存储器裸片MD4(LUN0)的数据输出动作结束后,输入所述触发信号TGR1、TGR2的任一个。然后,控制器裸片CD切换(触发)外部控制端子/RE、RE的输入信号。由此,开始针对存储器裸片MD4(LUN1)的数据输出动作,经由数据信号输入输出端子DQ<7:0>输出用户数据“DataOut”。
此外,第4实施方式中,能够通过各种方法执行状态读取。例如,第4实施方式中,可通过与第1实施方式~第3实施方式中的任一实施方式的存储器裸片相同的方法执行状态读取。另外,第4实施方式中,如图38所示,也可以通过状态读取,输出数据S00、S01、S10、S11、S20、S21、S30、S31。这些数据S00、S01、S10、S11、S20、S21、S30、S31也可以分别表示第1个存储器裸片MD4的平面PLN0的就绪/忙碌状态、第1个存储器裸片MD4的平面PLN1的就绪/忙碌状态、第2个存储器裸片MD4的平面PLN0的就绪/忙碌状态、第2个存储器裸片MD4的平面PLN1的就绪/忙碌状态、第3个存储器裸片MD4的平面PLN0的就绪/忙碌状态、第3个存储器裸片MD4的平面PLN1的就绪/忙碌状态、第4个存储器裸片MD4的平面PLN0的就绪/忙碌状态、及第4个存储器裸片MD4的平面PLN1的就绪/忙碌状态。
[另一实施方式]
以上,对第1实施方式~第4实施方式的半导体存储装置进行了说明。然而,以上说明仅为例示,能够适当调整具体构成、动作等。
例如,以上说明的构成、动作等也能够适当组合而使用。例如如图39所例示,也能够选择动作模式MODEa而使存储器裸片动作,选择动作模式MODEc而使存储器裸片动作,进而,也能够再次选择动作模式MODEa而使存储器裸片动作。另外,例如,紧随电源接通之后,将存储器裸片的动作模式设定为MODEa,根据指令集等的输入来切换动作模式。
另外,以上说明中,在动作模式MODEb、MODEc、MODEd下,利用外部控制端子CLE、ALE进行2位数据的输入输出。然而,这种方法仅为例示,具体方法可适当调整。例如,在动作模式MODEb、MODEc、MODEd下,也可利用其它端子(例如,参照图4等所作说明的外部控制端子/WP等)等,进行3位以上数据的输入输出。另外,也可从包含外部控制端子CLE、ALE的端子中选择1个或2个端子,进行1位或2位数据的输入输出。
[其它]
对本发明的若干个实施方式进行了说明,这些实施方式是作为例子提出的,并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施,能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中,并且包含在权利要求书所记载的发明及其均等的范围中。
[符号的说明]
MC 存储单元
MCA 存储单元阵列
PC 外围电路
ADR 地址寄存器
CMR 指令寄存器。
Claims (20)
1.一种半导体存储装置,具备:
第1焊垫,接收第1信号;
第2焊垫,接收第2信号;
第1存储单元阵列,具备多个第1存储器串,所述多个第1存储器串分别具备多个第1存储单元晶体管;
第1感测放大器,连接在所述第1存储单元阵列;
第1数据寄存器,连接在所述第1感测放大器,能够存储从所述第1存储单元阵列读出的数据;以及
控制电路,能够执行以所述第1存储单元阵列为对象的动作;
在第1模式下,经由所述第1焊垫取得指示所述动作的指令集;
在第2模式下,经由所述第2焊垫取得指示所述动作的所述指令集。
2.根据权利要求1所述的半导体存储装置,其
具备接收第3信号的第3焊垫,
所述第1焊垫设有多个,
在所述第1模式下,经由多个所述第1焊垫取得指示所述动作的所述指令集,
在所述第2模式下,经由所述第2焊垫及所述第3焊垫取得指示所述动作的所述指令集。
3.根据权利要求2所述的半导体存储装置,其中
所述指令集包含指令数据及地址数据,
在所述第1模式下,
当输入到所述第2焊垫的所述第2信号为第1电平,且,
输入到所述第3焊垫的所述第3信号为不同于所述第1电平的第2电平时,
取得输入到所述第1焊垫的所述第1信号作为所述指令数据,
当输入到所述第2焊垫的所述第2信号为所述第2电平,且,
输入到所述第3焊垫的所述第3信号为所述第1电平时,
取得输入到所述第1焊垫的所述第1信号作为所述地址数据。
4.根据权利要求1所述的半导体存储装置,其
具备接收第4信号的第4焊垫,
在所述第1模式下,与所述第4信号同步地,经由所述第1焊垫取得指示所述动作的所述指令集,
在所述第2模式下,与所述第4信号同步地,经由所述第2焊垫取得指示所述动作的所述指令集。
5.根据权利要求1所述的半导体存储装置,其具备:
第1接收器及第1驱动器,与所述第1焊垫连接;以及
第2接收器及第2驱动器,与所述第2焊垫连接;
在所述第1模式下,驱动所述第1接收器、所述第1驱动器及所述第2接收器,停止所述第2驱动器的驱动,
在所述第2模式下,驱动所述第1接收器、所述第1驱动器、所述第2接收器及所述第2驱动器。
6.根据权利要求2所述的半导体存储装置,其具备:
第1接收器及第1驱动器,与所述第1焊垫连接;
第2接收器及第2驱动器,与所述第2焊垫连接;以及
第3接收器及第3驱动器,与所述第3焊垫连接;
在所述第1模式下,驱动所述第1接收器、所述第1驱动器、所述第2接收器及所述第3接收器,停止所述第2驱动器及所述第3驱动器的驱动,
在所述第2模式下,驱动所述第1接收器、所述第1驱动器、所述第2接收器、所述第2驱动器、所述第3接收器及所述第3驱动器。
7.根据权利要求1所述的半导体存储装置,其
具备指令寄存器,该指令寄存器能够存储从所述第1焊垫及所述第2焊垫输入的数据,
所述第2焊垫经由解串器连接在所述指令寄存器。
8.根据权利要求2所述的半导体存储装置,其
具备指令寄存器,该指令寄存器能够存储从所述第1焊垫、所述第2焊垫及所述第3焊垫输入的数据,
所述第2焊垫及所述第3焊垫经由解串器连接在所述指令寄存器。
9.根据权利要求1所述的半导体存储装置,其
在电源接通后被设定为所述第1模式,
根据指示设定为所述第2模式的所述指令集的输入,被设定为所述第2模式。
10.根据权利要求1所述的半导体存储装置,其中
所述控制电路能够执行:
读出动作,从所述第1存储单元阵列读出数据并存储在所述第1数据寄存器;以及
数据输出动作,输出所述第1数据寄存器中存储的数据。
11.根据权利要求1所述的半导体存储装置,其具备:
第2存储单元阵列,具备多个第2存储器串,所述多个第2存储器串分别具备多个第2存储单元晶体管;
第2感测放大器,连接在所述第2存储单元阵列;以及
第2数据寄存器,连接在所述第2感测放大器,能够存储从所述第2存储单元阵列读出的数据;
在所述第2模式下,
在从所述第1焊垫输出所述第1数据寄存器中存储的数据的期间,
受理指示输出所述第2数据寄存器中存储的数据的所述指令集。
12.根据权利要求1所述的半导体存储装置,其
具有接收第5信号的第5焊垫,
在所述第2模式下,
受理指示输出所述第1数据寄存器中存储的数据的所述指令集后,且
执行输出开始动作后,
相应于输入到所述第5焊垫的所述第5信号被触发而从所述第1焊垫输出数据,
受理指示输出所述第1数据寄存器中存储的数据的所述指令集后,且
执行所述输出开始动作前,
即使输入到所述第5焊垫的所述第5信号被触发,也不会从所述第1焊垫输出数据。
13.根据权利要求12所述的半导体存储装置,其
具有接收第6信号的第6焊垫,
在所述第2模式下的所述输出开始动作中,触发对所述第6焊垫输入的所述第6信号。
14.根据权利要求1所述的半导体存储装置,其
具备状态寄存器,该状态寄存器保存表示所述第1存储单元阵列的动作状态的状态数据,
在所述第1模式下,经由所述第1焊垫发送所述状态数据,
在第3模式下,经由所述第2焊垫发送所述状态数据。
15.一种半导体存储装置,具备:
第1焊垫,发送第7信号;
第2焊垫,发送第8信号;
第1存储单元阵列,具备多个第1存储器串,所述多个第1存储器串分别具备多个第1存储单元晶体管;
第1感测放大器,连接在所述第1存储单元阵列;
第1数据寄存器,连接在所述第1感测放大器,能够存储从所述第1存储单元阵列读出的数据;
控制电路,能够执行以所述第1存储单元阵列为对象的动作;以及
状态寄存器,保存表示所述第1存储单元阵列的动作状态的状态数据;
在第1模式下,经由所述第1焊垫发送所述状态数据,
在第3模式下,经由所述第2焊垫发送所述状态数据。
16.根据权利要求15所述的半导体存储装置,其
具备发送第9信号的第3焊垫,
所述第1焊垫设有多个,
在所述第1模式下,经由多个所述第1焊垫发送所述状态数据,
在所述第3模式下,经由所述第2焊垫及所述第3焊垫发送所述状态数据。
17.根据权利要求16所述的半导体存储装置,其中
所述第2焊垫接收第2信号,
所述第3焊垫接收第3信号,
在所述第1模式下,
当输入到所述第2焊垫的所述第2信号为第1电平,且,
输入到所述第3焊垫的所述第3信号为所述第1电平时,
从所述第1焊垫输出所述状态数据作为所述第7信号。
18.根据权利要求15所述的半导体存储装置,其
具备接收第4信号的第4焊垫,
在所述第1模式下,与所述第4信号同步地,经由所述第1焊垫发送所述状态数据,
在所述第3模式下,与所述第4信号同步地,经由所述第2焊垫发送所述状态数据。
19.根据权利要求15所述的半导体存储装置,其具备:
第1接收器及第1驱动器,与所述第1焊垫连接;以及
第2接收器及第2驱动器,与所述第2焊垫连接;
在所述第1模式下,驱动所述第1接收器、所述第1驱动器及所述第2接收器,停止所述第2驱动器的驱动,
在所述第3模式下,驱动所述第1接收器、所述第1驱动器、所述第2接收器及所述第2驱动器。
20.根据权利要求15所述的半导体存储装置,其中所述第2焊垫经由串行器连接在所述状态寄存器。
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