JPH0422887A - 半導体メモリー回路の検査方法 - Google Patents
半導体メモリー回路の検査方法Info
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- JPH0422887A JPH0422887A JP2127349A JP12734990A JPH0422887A JP H0422887 A JPH0422887 A JP H0422887A JP 2127349 A JP2127349 A JP 2127349A JP 12734990 A JP12734990 A JP 12734990A JP H0422887 A JPH0422887 A JP H0422887A
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Links
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Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリー回路の検査方法に関する。
従来の技術
半導体メモリーを使用した電子回路において、半導体メ
モリーのデータへ出力とデータバスとのデータの流れに
は半導体メモリーからのデータの読出しと半導体メモリ
ーへの書込みがある。一般にこれらの制御には半導体メ
モリーの書込み制御入力及び出力イネーブル制御入力の
ふたつの制御用入力端子が使用される。しかし一部の半
導体メモリーには出力イネーブル制御入力を備えない半
導体メモリーがある。たとえば、代表的な半導体メモリ
ーであるＤＲＡＭではデータビットが１ビツトの製品に
は出力イネーブル制御入力は備えられていない。
モリーのデータへ出力とデータバスとのデータの流れに
は半導体メモリーからのデータの読出しと半導体メモリ
ーへの書込みがある。一般にこれらの制御には半導体メ
モリーの書込み制御入力及び出力イネーブル制御入力の
ふたつの制御用入力端子が使用される。しかし一部の半
導体メモリーには出力イネーブル制御入力を備えない半
導体メモリーがある。たとえば、代表的な半導体メモリ
ーであるＤＲＡＭではデータビットが１ビツトの製品に
は出力イネーブル制御入力は備えられていない。
このような出力イネーブル制御入力を備えない半導体メ
モリーと備える半導体メモリーとを混在して使用する場
合は、出力イネーブル制御入力を備える半導体メモリー
の出力イネーブル制御入力は常に出力可能な状態を保つ
電位に固定して、データの書込み、読出しは書込み制御
入力のみを使用して制御する。
モリーと備える半導体メモリーとを混在して使用する場
合は、出力イネーブル制御入力を備える半導体メモリー
の出力イネーブル制御入力は常に出力可能な状態を保つ
電位に固定して、データの書込み、読出しは書込み制御
入力のみを使用して制御する。
一般に半導体メモリーでは書込み制御入力は出力イネー
ブル制御入力よりも優先度が高くなるようになっており
、出力イネーブル制御入力に出力可能状態になるように
入力信号が印加されていても、書込み制御入力に印加す
る入力信号によって書込みと読出しを選択できる。
ブル制御入力よりも優先度が高くなるようになっており
、出力イネーブル制御入力に出力可能状態になるように
入力信号が印加されていても、書込み制御入力に印加す
る入力信号によって書込みと読出しを選択できる。
発明が解決しようとする課題
上記の従来技術では半導体メモリーの出力イネーブル制
御入力を出力可能状態に固定した状態で使用される場合
がある。具体例では、出力イネーブル制御入力が低レベ
ルで出力可能となる機能を備える半導体メモリーでは出
力イネーブル制御入力を基板上でグランドと同電位にす
る。すなわちグランドに直接接続する。
御入力を出力可能状態に固定した状態で使用される場合
がある。具体例では、出力イネーブル制御入力が低レベ
ルで出力可能となる機能を備える半導体メモリーでは出
力イネーブル制御入力を基板上でグランドと同電位にす
る。すなわちグランドに直接接続する。
この場合、万一、出力イネーブル制御入力がグランドに
接続されず、電気的に浮いた状態の場合、周囲の環境に
よっては出力イネーブル制御入力は低レベル入力状態に
なり、出力イネーブル制御入力が断線状態にもかかわら
ず出力可能になる事態が発生する。
接続されず、電気的に浮いた状態の場合、周囲の環境に
よっては出力イネーブル制御入力は低レベル入力状態に
なり、出力イネーブル制御入力が断線状態にもかかわら
ず出力可能になる事態が発生する。
このような不良モードは検査工程において電気的手法に
よって完全に良否を区別することは不可能であり、目視
検査に依存せざるを得ない。しかし、近年、半導体メモ
リーのパッケージ及び実装プロセスの高密度化が進み、
目視検査が極めて困難になりつつある。
よって完全に良否を区別することは不可能であり、目視
検査に依存せざるを得ない。しかし、近年、半導体メモ
リーのパッケージ及び実装プロセスの高密度化が進み、
目視検査が極めて困難になりつつある。
本発明はこのような事情によりなされたもので、電気的
な手法によって出力イネーブル制御入力の接続状態の有
無を確認することを目的とする。
な手法によって出力イネーブル制御入力の接続状態の有
無を確認することを目的とする。
課題を解決するための手段
本発明はこの目的を達成するために、出力イネーブル制
御入力を抵抗を介して直流の電位に固定する。
御入力を抵抗を介して直流の電位に固定する。
さらにジャンパ線を介して前記出カイネーブルＩ１１御
入力を外部端子へ導き出し、前記外部端子にメモリー回
路が出力禁止状態になる電位を印加した状態で前記メモ
リー回路の出力の出力リーク電流を測定し、ついで、そ
の測定結果が合格と判定された場合に前記ジャンパ線を
切断あるいは取外す。
入力を外部端子へ導き出し、前記外部端子にメモリー回
路が出力禁止状態になる電位を印加した状態で前記メモ
リー回路の出力の出力リーク電流を測定し、ついで、そ
の測定結果が合格と判定された場合に前記ジャンパ線を
切断あるいは取外す。
作用
本発明によると、ジャンパ線を用いて、電気的手法によ
ってＯＥ端子の接続状態の良否を検査することが可能で
ある。
ってＯＥ端子の接続状態の良否を検査することが可能で
ある。
実施例
本発明の実施例を図面に基づいて説明する。
第１図はＤＲＡＭを使用した半導体メモリー回路のメモ
リーＩＣの部分を示す。ＩＭビットＤＲＡＭ （ＩＭＤ
ＲＡＭ）１及び２と、２５６にビットＤＲＡＭ （２５
６ＫＤＲＡＭ）３から構成された２５６にワードＸ９ビ
ツト構成の回路である。ＩＭＤＲＡＭＩ及び２には出力
イネーブル制御入力ＯＥ端子く以降ＯＥ端子と略す。）
が備えられているが、２５６ＫＤＲＡＭ３には備えられ
ていない。このＩＭＤＲＡＭは出力イネーブル制御入力
ＯＥ端子が低レベル入力電圧であれば出力可能になる。
リーＩＣの部分を示す。ＩＭビットＤＲＡＭ （ＩＭＤ
ＲＡＭ）１及び２と、２５６にビットＤＲＡＭ （２５
６ＫＤＲＡＭ）３から構成された２５６にワードＸ９ビ
ツト構成の回路である。ＩＭＤＲＡＭＩ及び２には出力
イネーブル制御入力ＯＥ端子く以降ＯＥ端子と略す。）
が備えられているが、２５６ＫＤＲＡＭ３には備えられ
ていない。このＩＭＤＲＡＭは出力イネーブル制御入力
ＯＥ端子が低レベル入力電圧であれば出力可能になる。
しかし、仮に同ＯＥ端子が常に低レベル入力電圧（以降
ＶＩＬと呼ぶ。）に保たれていても書込み制御入力ＷＥ
端子によって書込み、読出しを制御可能である。具体的
には書込み制御入力ＷＥ端子がＶＩＬの場合は書込み状
態であり、高レベル入力電圧（以降Ｖｌ）Ｉと呼ぶ。）
の場合は読出し状態にある。このＷＥ端子の機能は２５
６ＫＤＲＡＭ３も同様である。このような機能を備える
ＤＲＡＭは現在では大多数を占める代表的な製品である
。
ＶＩＬと呼ぶ。）に保たれていても書込み制御入力ＷＥ
端子によって書込み、読出しを制御可能である。具体的
には書込み制御入力ＷＥ端子がＶＩＬの場合は書込み状
態であり、高レベル入力電圧（以降Ｖｌ）Ｉと呼ぶ。）
の場合は読出し状態にある。このＷＥ端子の機能は２５
６ＫＤＲＡＭ３も同様である。このような機能を備える
ＤＲＡＭは現在では大多数を占める代表的な製品である
。
以上説明したＩＭＤＲＡＭでは仮にＯＥ端子が開放状態
にあっても周囲の環境状態によってはＯＥ端子の入力レ
ベルがＶＩＬと判別される場合があって、ハンダ付不良
等によってＯＥ端子が電気的に浮いた状態にあって読出
し、書込みが行える場合がある。
にあっても周囲の環境状態によってはＯＥ端子の入力レ
ベルがＶＩＬと判別される場合があって、ハンダ付不良
等によってＯＥ端子が電気的に浮いた状態にあって読出
し、書込みが行える場合がある。
第１図においてＩＭＤＲΔＭ １及び２のＯＥ端子を抵
抗４によってグランドに接続する。このため抵抗４によ
ってＯＥ端子はプルダウンされた事になる。さらにジャ
ンパ線５によって外部端子６に引出す。以上抵抗４によ
って仮に外部端子６が電気的に浮いた状態にあってもＩ
ＭＤＲＡＭＩ及び２は出力可能状態にある。
抗４によってグランドに接続する。このため抵抗４によ
ってＯＥ端子はプルダウンされた事になる。さらにジャ
ンパ線５によって外部端子６に引出す。以上抵抗４によ
って仮に外部端子６が電気的に浮いた状態にあってもＩ
ＭＤＲＡＭＩ及び２は出力可能状態にある。
以上の機能を備えた回路で、外部端子６をＶＩＨに保ち
、かつＷＥ端子をＶｌｌ（に保ってさらにその他の制御
を端子Ｒ，ＡＳ、ＣＡＳも動作状態とするＩＭＤＲＡＭ
Ｉ及び２の入出力端子のリーク電流を測定する。
、かつＷＥ端子をＶｌｌ（に保ってさらにその他の制御
を端子Ｒ，ＡＳ、ＣＡＳも動作状態とするＩＭＤＲＡＭ
Ｉ及び２の入出力端子のリーク電流を測定する。
もし］、 Ｍ Ｄ ＲＡ Ｍ １及び２のＯＥ端子が正
常に接続されておれば、外部端子６によってＶＩＨに保
たれるので、入出力端子は出力禁止状態にあり、入出力
端子は高インピーダンス状態を保っておりそこに流れる
リーク電流は数μＡ以下の微量な値になる。この状態を
測定合格とする。
常に接続されておれば、外部端子６によってＶＩＨに保
たれるので、入出力端子は出力禁止状態にあり、入出力
端子は高インピーダンス状態を保っておりそこに流れる
リーク電流は数μＡ以下の微量な値になる。この状態を
測定合格とする。
しかし、ＯＥ端子が外れていた場合は、外部端子６に印
加されたＶＩＨはＯＥ端子に与えられないので、出力禁
止状態にならない。この場合入出力は高インピーダンス
を保つ事はできず、そこに流れるリーク電流は書出し時
の出力電流に等しく数ｒｎＡ以上になる。この状態を測
定不合格とする。
加されたＶＩＨはＯＥ端子に与えられないので、出力禁
止状態にならない。この場合入出力は高インピーダンス
を保つ事はできず、そこに流れるリーク電流は書出し時
の出力電流に等しく数ｒｎＡ以上になる。この状態を測
定不合格とする。
測定合格の場合、外部端子６は不要でありかつ実使用上
妨害になるのでジャバ線５を取外す。すると○Ｅは抵抗
４によって常に出力可能状態にある。
妨害になるのでジャバ線５を取外す。すると○Ｅは抵抗
４によって常に出力可能状態にある。
発明の詳細
な説明したように電気的手法によってＯＥ端子の接続状
態の良否を検査する事が可能になる。
態の良否を検査する事が可能になる。
高密度実装化が進みＩＣの端子の接続状態を直接目視に
よって検査が困難な回路には極めて有効である。
よって検査が困難な回路には極めて有効である。
第１図は２５６にワード×９ビット構成のＤＲＡＭによ
る半導体メモリー回路である。 １．２・・・・・・ＩＭＤＲＡＭ、３・・・・・・２５
６ＫＤＲＡＭ、４・・・・・・抵抗、５・・・・・・ジ
ャンパ線、６・・・・・・外部端子。
る半導体メモリー回路である。 １．２・・・・・・ＩＭＤＲＡＭ、３・・・・・・２５
６ＫＤＲＡＭ、４・・・・・・抵抗、５・・・・・・ジ
ャンパ線、６・・・・・・外部端子。
Claims (1)
- 出力イネーブル制御入力を抵抗を介して前記出力イネー
ブル制御入力が無信号入力状態においてメモリー回路が
出力可能状態になる直流の電位に固定して、前記出力イ
ネーブル制御入力をジャンパ線を介して外部端子へ導き
出し、前記外部端子にメモリー回路が出力禁止状態にな
る電位を印加した状態で前記メモリー回路の出力の出力
リーク電流を測定し、この測定結果が合格を判定された
場合に前記ジャンパ線を切断あるいは取外す工程をそな
えた半導体メモリー回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127349A JPH0422887A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリー回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127349A JPH0422887A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリー回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422887A true JPH0422887A (ja) | 1992-01-27 |
Family
ID=14957732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127349A Pending JPH0422887A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリー回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295243B1 (en) * | 1998-11-30 | 2001-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| CN109088627A (zh) * | 2018-07-27 | 2018-12-25 | 郑州云海信息技术有限公司 | 一种使能控制电路 |
-
1990
- 1990-05-16 JP JP2127349A patent/JPH0422887A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295243B1 (en) * | 1998-11-30 | 2001-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6654299B2 (en) | 1998-11-30 | 2003-11-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| CN109088627A (zh) * | 2018-07-27 | 2018-12-25 | 郑州云海信息技术有限公司 | 一种使能控制电路 |
| CN109088627B (zh) * | 2018-07-27 | 2021-10-29 | 郑州云海信息技术有限公司 | 一种使能控制电路 |
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