JP2001296335A - 半導体装置の検査方法及び検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速に動作する半導体装置を検査する際に、
半導体テスタでのドライバ数を増やすことなく同時に検
査できる個数を増やせるようにする。 【解決手段】 テスタ１１内の１つのドライバ１２ｂ
（１２ｃ）からの信号を分岐して検査対象の複数の半導
体装置１４ａ，１４ｂの入力端子１５ｂ，１５ｅ（１５
ｃ，１５ｆ）に供給するコモンドライブ配線において、
プローブカード１３内の分岐点１６ａ（１６ｂ）と各端
子１５ｂ，１５ｅ（１５ｃ，１５ｆ）の間にそれぞれ抵
抗１７を挿入し、さらにこの抵抗に並列にコンデンサ１
８を接続する。コンデンサ１８の容量値は、各端子の入
力容量値より大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路や
半導体記憶装置（半導体メモリ）などの半導体装置の検
査を行うための方法及び装置に関し、特に、同時に検査
できる半導体装置の個数を増加させた半導体装置の検査
方法及び検査装置に関する。

【０００２】

【従来の技術】半導体装置の製造時や半導体装置の納入
時に半導体装置の検査を行う場合、半導体テスタと検査
対象の半導体装置（ＤＵＴ；Device under test）とを
プローブカードあるいはテストボードを介して接続し、
検査対象の半導体装置の入力信号用の各パッドあるいは
各ピンに所定の検査用信号を印加し、そのときの出力信
号用の各パッドあるいは各ピンにおける信号を検出す
る。

【０００３】この分野では、半導体装置がパッケージン
グ前か後かに応じて、パッケージング前であればプロー
ブカードを用いてパッドに接続し、パッケージング後で
あればテストボードを用いてピンに接続すると用語の使
い分けを行う場合もあるが、以下の説明においては、半
導体装置のパッドやピンなどを総称して端子と称する。
また、テスタに検査対象の半導体装置を接続するための
プローブカードには、テストボードも含まれるものとす
る。

【０００４】半導体装置の検査においては、検査時間を
短縮することが求められており、そのために、同時に複
数の半導体装置を検査することが試みられている。図６
は、１台のテスタを使用して同時に複数の半導体装置を
検査するための基本的な構成を示している。

【０００５】テストプラグラムにしたがって半導体装置
の検査を行うテスタ６１内には、検査対象の半導体装置
６４の入力信号用端子６５に所定の信号を印加するため
に、複数のドライバ６２が設けられている。ここで検査
対象の半導体装置６４は、それぞれ複数の入力信号用端
子６５を備えている。テスタ６１と複数の半導体装置６
４は、プローブカード６３を介して接続している。ここ
で、１個の入力信号用端子６５について、テスタ６１内
の１個のドライバ６２が対応しており、そのため、検査
対象の複数の半導体装置６４における入力信号用端子６
５の総数以上の数のドライバ６２が用意されることにな
る。

【０００６】結局、この構成では、同時に検査する半導
体装置の入力信号用端子の総数だけのドライバをテスタ
内に用意しなければならず、テスタの構成が大がかりに
なる、また、テスタに備えるドライバの数の範囲内でし
か検査を行えないから、同時検査個数をそれほど多くす
ることができない、という問題点がある。

【０００７】同時に検査する半導体装置は、一般的に
は、同一種類の半導体装置であると考えられる。そこ
で、特開平１１−２３１０２２号公報には、図７に示す
ように、テスタのドライバからの信号をプローブカード
内で分岐させて、同時に検査する複数の半導体装置に対
して並列に供給することが開示されている。このように
１つのドライバからの信号を分岐して複数の半導体装置
に並列に供給することをコモンドライブ配線といい、そ
のように使用されるドライバのことをコモンドライバと
も呼ぶ。

【０００８】図７に示す構成では、複数（ここでは２
個）の半導体装置６４ａ，６４ｂにそれぞれ３個ずつの
入力信号用端子６５ａ〜６５ｃ，６５ｄ〜６５ｆが設け
られている。テスタ６１内のドライバのうち、ドライバ
６２ａの出力は半導体装置６４ａの端子６５ａに１対１
で接続し、ドライバ６２ｄの出力は半導体装置６４ｂの
端子６５ｄに１対１で接続している。しかしながら、ド
ライバ６２ｂの出力は、プローブカード６３内の分岐点
６６ａで分岐して、半導体装置６４ａの端子６５ｂと半
導体装置６４ｂの端子６５ｅに供給されている。同様
に、ドライバ６２ｃの出力は、プローブカード６３内の
分岐点６６ｂで分岐して、半導体装置６４ａの端子６５
ｃと半導体装置６４ｂの端子６５ｆに供給されている。
ドライバ６２ｂ，６２ｃは、いずれもその出力がプロー
ブボード６３内で分岐して複数の入力用端子に接続する
ことから、コモンドライバということになる。

【０００９】このように構成することにより、１つで複
数の端子を受け持つドライバが存在するようになること
から、少ない数のドライバを使用してより多くの半導体
装置を検査することができるようになる。

【００１０】しかしながらこの構成では、同時に検査す
る半導体装置の１つに、入力端子におけるリークなどの
不良があった場合に、残りの正常な半導体装置の検査も
行えなくなるという問題点がある。検査対象の半導体装
置の入力端子が、ＭＯＳ（metal-oxide-semiconducto
r）トランジスタ構成やＣＭＯＳ（相補性ＭＯＳ）構成
である場合、その入力抵抗は０．５ＭΩ以上、典型的に
は３ＭΩ程度以上であると考えられるので、テスタ内の
ドライバの電流駆動能力などもそれを前提に構成されて
いる。ここで、１つのドライバから分岐して信号が印加
される複数の入力端子のいずれかに、例えば直流での入
力抵抗に換算して１００Ω以下のリークが発生した場
合、正常な入力端子にも正規の信号電圧が印加されない
こととなって、正常な半導体装置の検査も行えないこと
となる。

【００１１】このことを図７に示した例に即して説明す
る。ここで半導体装置６４ａは良品、半導体装置６４ｂ
はその入力用の端子６５ｅにリークがある不良品である
とする。リークのある端子６５ｅと良品の半導体装置６
４ａの端子６５ｂとは、ドライバ６２ｂに対して並列に
接続していることから、ドライバ６２ｂでこれら端子６
５ｂ、６５ｅを駆動したときに、端子６５ｅでのリーク
によって、正常な方の端子６５ｂにも正規の信号電圧が
印加されないこととなり、良品の方の半導体装置６４ａ
についても検査を正常に行えないことになる。

【００１２】１つのドライバからの信号が分岐して複数
の入力端子に印加される場合における上述した問題点を
解決するものとして、図８に示すように、プローブカー
ド内において、ドライバからの信号を分岐させた後に、
分岐点と各入力信号用端子との間に数百Ω程度の抵抗を
それぞれ挿入することが試みられている。図８に示す構
成は、図７に示す構成において、分岐点６６ａと端子６
５ｂの間、分岐点６６ａと端子６５ｅの間、分岐点６６
ｂと端子６５ｃの間、分岐点６６ｂと端子６５ｆの間
に、それぞれ、数百Ω（例えば６００Ω）程度の抵抗６
７を挿入したものである。

【００１３】この構成は、クロック周波数が１０ＭＨｚ
程度以下の比較的低速の半導体装置の検査には有効であ
るが、クロック周波数が３０ＭＨｚを越えるような半導
体装置の検査には使用できない。その理由は、検査対象
の半導体装置の入力端子の入力容量が典型的には５ｐＦ
あり、そのために挿入した抵抗（典型的には６００Ω程
度）との時定数が３ｎｓ程度となって、その分、入力端
子への信号の印加タイミングが遅延するとともに、印加
される信号の波形がなまるからである。さらに、入力容
量のばらつきによって、遅延時間自体が端子ごとにばら
つくこととなる。

【００１４】半導体装置での動作タイミングを決定する
基準クロックのように、波形の遅延やなまりを極端に嫌
う信号については、図７や図８に示したものでも、ドラ
イバから分岐せずにクロック入力端子に信号を供給する
ので、上述のようにある入力端子において遅延がある
と、例えば、その入力端子での信号のラッチを正しく行
えないこととなる。また、極端な信号のなまりは、半導
体装置の動作を不安定にもする。

【００１５】図９は、波形に遅延やなまりがある場合の
不都合を説明する図である。波形ｂは波形ａの立ち上が
りエッジでラッチされるべき波形であり、ここでは、波
形ａの立ち上がりエッジよりに前に立ち下がっているも
のとする。波形ｂを出力するドライバと検査対象の半導
体装置の波形ｂが入力する端子との間に抵抗が挿入され
ているものとする。またラッチのスレッシュホルド電圧
は電源電圧Ｖccのちょうど半分であり、入力電圧がＶcc
／２以上で“Ｈ”（高）レベルであると識別され、Ｖcc
／２未満であれば“Ｌ”（高）レベルであると識別され
るものとする。波形ｂの実線は、抵抗を挿入しない場合
の波形（ドライバの出力点での波形）であり、破線は図
８に示したように抵抗を挿入した場合の半導体装置の端
子での波形である。図に示されるように、波形ｂを出力
するドライバに抵抗を接続した場合には、波形ａの立ち
上がりエッジの時点でまだ波形ｂは“Ｈ”レベルにあ
り、半導体装置は、正しく、信号をラッチできないこと
になる。

【００１６】近年、例えば、半導体記憶装置ではそのク
ロック周波数が６６ＭＨｚから１００ＭＨｚ、さらには
２５０ＭＨｚと向上してきており、これ以上の高クロッ
ク周波数化も着々と進行している。また、マイクロプロ
セッサのバス周波数も同様に向上してきており、抵抗を
挿入したことによる遅延は、この種の半導体装置の同時
検査個数を制限することとなり、検査の効率化を大きな
妨げとなっている。

【００１７】

【発明が解決しようとする課題】上述したように従来の
検査方法によれば、テスタにおけるドライバの所要数を
増やすことなく、また、同時に検査する半導体装置にお
ける不良の影響が他の正常な半導体装置に及ぼされるこ
となく、同時に検査できる半導体装置の数を増やすこと
が、半導体装置の高速化に伴って難しくなってきてい
る。

【００１８】本発明の目的は、検査対象が高速に動作す
る半導体装置であっても、テスタのドライバ数を増やす
ことなく同時に検査できる個数を増やすことができる半
導体装置の検査方法及び検査装置を提供することにあ
る。

【００１９】

【課題を解決するための手段】本発明では、コモンドラ
イブ配線において、ドライブからの信号を分岐してそれ
ぞれ抵抗を介して複数の入力端子にその信号を並列に供
給する際に、各抵抗に並列にコンデンサを接続する。こ
のようにコンデンサを接続することにより、簡便な回路
構成により、コモンドライブ配線に抵抗が挿入されてい
る場合であっても、入力端子に印加される信号の遅延や
なまりを抑制することができ、その結果、クロック周波
数が３０ＭＨｚを越えるような半導体装置を同時に多数
検査できるようになる。

【００２０】ここで抵抗は、コモンドライブ配線に接続
している半導体装置のうちの１つにリーク不良などが発
生した際に、その影響が他の半導体装置に及ばないよう
にするためのものであり、リーク不良によって生じる過
電流を抑制する作用を有する。したがって、本発明で
は、抵抗の代わりに、例えば正の温度係数を有するサー
ミスタや、接合型電界効果トランジスタ（ＪＦＥＴ）の
しきい値電流特性を利用した定電流素子などの、任意の
電流制限素子を使用することができる。抵抗も本発明で
いう電流制限素子の範疇に含まれるものである。

【００２１】電流制限素子として抵抗を使用する場合、
その抵抗値は、検査対象の半導体装置の入力端子の直流
入力抵抗値や入力容量値に応じて適宜に定められるもの
であるが、半導体装置の入力端子が例えばＭＯＳトラン
ジスタ構成やＣＭＯＳ構成であって直流入力抵抗値が３
ＭΩ以上であるような場合には、５０Ωから１ｋΩの範
囲内、より好ましくは５０Ωから２００Ωの範囲内に設
定される。

【００２２】また、抵抗に並列に接続されるコンデンサ
の容量値は、検査対象の半導体装置の入力容量以上とす
ることが好ましい。より厳密に言えば、その接続すべき
入力信号用端子の正常時における入力容量値（例えば、
設計値やカタログ記載値など）以上とすることが好まし
く、その入力容量値の１．５倍以上とすることがさらに
好ましい。ＭＯＳトランジスタ構成あるいはＣＭＯＳ構
成の入力端子であれば、半導体装置のパッケージングの
前後で入力容量値が多少異なっているものの、通常、そ
の入力容量値は３〜５ｐＦであるから、抵抗に並列に接
続されるコンデンサの容量値は、５ｐＦ以上とすること
が好ましく、７ｐＦ以上とすることがより好ましく、１
０ｐＦ以上とすることがよりさらに好ましい。もっと
も、この容量値を大きくしすぎると、コンデンサの体積
が大きくなりすぎてプローブカード（テストボードを含
む）に所要数のコンデンサを収容することが難しくなる
おそれがあり、また、不良などにより検査対象の半導体
装置の入力端子におけるリーク電流が大きいような場合
にはテスタのドライバに対する容量負荷となるので、好
ましくない。コンデンサの容量値の上限は、例えば入力
容量の１０倍以下とすることが好ましく、５０ｐＦ以下
とすることがより好ましい。

【００２３】本発明において、抵抗（電流制限素子）と
して抵抗値を可変とすることができる素子を使用するこ
とが可能である。また、抵抗（電流制限素子）に並列に
接続されるコンデンサとして、容量値を可変とすること
ができる素子を使用することが可能である。このように
可変抵抗及び／または可変容量コンデンサを使用するこ
とにより、検査対象の半導体装置の入力端子の電気的特
性やクロック周波数、ドライバの駆動能力などに応じた
最適の抵抗値及び／容量値を選択することが可能とな
る。

【００２４】本発明において、コモンドライブ配線とし
て、テスタ内の１つのドライバからの分岐数は、２分岐
に限られるものではなく、同時に検査しようとする半導
体装置の数などに応じて適宜に増減するものである。例
えば、３分岐や４分岐、あるいはそれ以上の分岐数とす
ることができる。

【００２５】本発明が好適に適用できる半導体装置は、
半導体記憶装置やマイクロプロセッサ、ＡＳＩＣ（特定
用途向け集積回路；application specific integrated
circuit）などの半導体装置であって、駆動クロックあ
るいは基準クロックが１０ＭＨｚ以上のもの、典型的に
は、３０ＭＨｚ以上のものである。例えば、基準クロッ
クが、６６ＭＨｚや１００ＭＨｚ、１３３ＭＨｚのいず
れかである半導体記憶装置やマイクロプロセッサ、ＡＳ
ＩＣが該当する。ここで駆動クロックや基準クロックと
は、信号の取り込みや出力などのタイミングの基準とし
て半導体装置に供給されるクロック信号のことである。
本発明によれば、クロック周波数が例えば２５０ＭＨｚ
である半導体装置であっても、コモンドライブ配線によ
り同時に複数の半導体装置の検査を行うことが可能にな
る。

【００２６】さらに本発明は、信号の立上がり時間（入
力電圧が１０％から９０％に立ち上がるまでの時間）や
立下がり時間（入力電圧が９０％から１０％に立ち下が
るまでの時間）として１０ｎｓ以下、典型的には５ｎｓ
以下であることが要求される半導体装置にも好適に適用
される。

【００２７】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について図面を参照して説明する。図１は本発明の実
施の一形態の半導体検査装置の構成を示すブロック図で
ある。

【００２８】図１では、説明のため、テスタ１１を使用
して同時に２つの半導体装置１４ａ，１４ｂを検査する
ものとする。半導体装置１４ａ，１４ｂは、それぞれ、
３つの入力用端子１５ａ〜１５ｃ，１５ｄ〜１５ｆを備
えている。テスタ１１内には、複数のドライバ１２ａ，
１２ｂ，１２ｃ，１２ｄ，…が設けられており、これら
ドライバからの信号は、プローブカード１２を経由して
検査対象の半導体装置１４ａ，１４ｂに与えられる。

【００２９】ドライバ１２ａの出力は１対１で半導体装
置１４ａの端子１５ａに接続し、ドライバ１２ｄの出力
も１対１で半導体装置１４ｂの端子１５ｄに接続し、こ
れらの配線はコモンドライブ配線とはなっていない。

【００３０】これに対しドライバ１２ｂの出力は、プロ
ーブカード１３内の分岐点１６ａで２つに分かれてお
り、一方は半導体装置１４ａの端子１５ｂに接続し、他
方は半導体装置１４ｂの端子１５ｅに接続している。こ
こで、分岐点１６ａと端子１５ｂとの間には、抵抗１７
が挿入され、さらに、この抵抗１７に対して並列にコン
デンサ１８が接続されている。同様に、分岐点１６ａと
端子１５ｅとの間には、抵抗１７が挿入され、さらに、
この抵抗１７に対して並列にコンデンサ１８が接続され
ている。すなわちドライバ１２ｂの出力は、コモンドラ
イブ配線となっている。抵抗１７及びコンデンサ１８も
プローブカード１３内に設けられている。

【００３１】ドライバ１２ｃの出力も、プローブカード
１３内の分岐点１６ｂで２分岐しており、ドライバ１２
ｂの出力と同様にコモンドライブ配線となっている。す
なわち、分岐点１６ｂと端子１５ｃとの間には、抵抗１
７が挿入されるとともにこの抵抗１７に対して並列にコ
ンデンサ１８が設けられ、分岐点１６ｂと端子１５ｆと
の間にも、抵抗１７が挿入されるとともにこの抵抗１７
に対して並列にコンデンサ１８が設けられている。

【００３２】各入力端子１５ａ〜１５ｆの直流入力抵抗
値は例えば３ＭΩであり、入力容量は３ｐＦである。こ
のような場合に、抵抗１７としては例えば１００Ωのも
のを使用し、コンデンサ１８の容量は１０ｐＦとする。

【００３３】図１に示した例では、半導体装置１４ａ，
１４ｂの入力用端子のうち、端子１５ｂ，１５ｃ，１５
ｅ，１５ｆにはコモンドライブ配線が適用され、残りの
端子１５ａ，１５ｄにはコモンドライブ配線が適用され
ていない。

【００３４】このようにコモンドライブ配線を適用する
端子と適用しない端子とが混在するが、この両者の適用
区分としては、以下のようなものが考えられる。例え
ば、検査対象の半導体装置がＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）などの半導体メモリ装置
である場合、クロック信号は動作の基準となる（したが
って検査時にもタイミングの基準となる）ばかりでな
く、デューティ比や波形についても厳密な規定がなされ
ることが多いので、コモンドライブ配線は適用しないよ
うにするのが一般的である。これに対して、このような
クロックに同期して取り込まれることになる、アドレ
ス、データ、ＣＡＳ（カラム・アドレス・ストローブ）
やＲＡＳ（ロウ・アドレス・ストローブ）については、
コモンドライブ配線を適用し、テスタ内のドライバの所
要数を減らすようにすることが好ましい。検査対象の半
導体装置がマイクロプロセッサである場合にも、ここで
述べたような基準を適用することができる。

【００３５】図２はこの実施の形態での構成に基づく各
部の波形と図８に示した従来の構成での各部の波形とを
比較するための図である。図２(a)は、基準となる信号
すなわちドライバの出力を示す波形図であり、図２(b),
(c)は、図２(a)に示す信号を各ドライバから出力させた
ときの図１に示すこの実施の形態での構成における各入
力端子１５ａ〜１５ｆにおける波形を示す波形図であ
り、図２(d),(e)は、図２(a)に示す信号を各ドライバか
ら出力させたときの図８に示す従来の構成（コモンドラ
イブ配線に抵抗のみが挿入されている構成）における各
入力端子６５ａ〜６５ｆにおける波形を示す波形図であ
る。

【００３６】ここでは、検査対象の半導体装置の入力端
子の入力容量を５ｐＦ、入力抵抗を３ＭΩとし、また、
コモンドライブ配線に挿入される抵抗の抵抗値を３００
Ω、この抵抗に並列に接続されるコンデンサの容量を５
０ｐＦとした。

【００３７】ドライバ１２ａ（６２ａ）が出力する波形
Ａは、パルス幅１５ｎｓのパルスであり、ドライバ１２
ｂ（６２ｂ）が出力する波形Ｂは、波形Ａの立ち上がり
エッジより１ｎｓ早く立ち上がるパルスであり、ドライ
バ１２ｃ（６２ｃ）が出力する波形Ｃは、波形Ａの立ち
上がりエッジより１ｎｓ早く立ち下がる。したがって、
波形Ａの立ち上がりエッジで波形Ｂ及び波形Ｃをラッチ
すれば、それぞれ、“Ｈ”及び“Ｌ”の信号となる。

【００３８】ここで抵抗のみを挿入した場合には、図２
(d),(e)に示すように、波形Ｂ及び波形Ｃの信号がなま
るので、正しく波形をラッチすることができない。これ
に対し、本実施の形態にしたがって抵抗に並列にコンデ
ンサを接続した場合には、図２(b),(c)に示すように、
波形Ｂ及び波形Ｃの立ち上がり、立下がり時に電位レベ
ルが多少低下するものの、正しく波形の論理レベルをラ
ッチすることができる。これにより、この実施の形態の
方法によれば、正しく半導体装置の検査を行えることに
なる。

【００３９】以上、本発明の実施の形態について説明し
たが、本発明は上述したものに限定されるわけではな
い。例えば、コモンドライブ配線における１つのドライ
バからの分岐数は２に限られるものではなく、３分岐以
上とすることもできる。図３は、コモンドライブ配線に
おける分岐数を３分岐とした例を示すものである。

【００４０】図３に示す構成は、図１に示す構成におい
て、検査対象の半導体装置として、入力用端子１５ｇ〜
１５ｉを有する半導体装置１４ｃを追加したものであ
り、テスタ１１内のドライバ１２ｅの出力が端子１５ｇ
に１対１で接続するともに、ドライバ１２ｂの出力が端
子１５ｈに接続し、ドライバ１２ｃの出力が端子１５ｉ
に接続するようにしたものである。もちろん、プローブ
カード１３内の分岐点から各端子までの間には、抵抗１
７が挿入され、さらに、この抵抗１７に対して並列にコ
ンデンサ１８が接続している。

【００４１】ここでは３分岐の例を示したが、当然のこ
とながら、コモンドライブ配線を４分岐以上のものとす
るものも、本発明の範疇に含まれる。

【００４２】また、本発明では、電流制限素子として抵
抗の種々の素子を用いることができる。図４は、図１に
示した構成において抵抗の代わりにサーミスタ２１を使
用した例を示している。入力用端子におけるリーク不良
は直流的な不良なので、正の温度係数を有するサーミス
タを使用することにより、リーク不良が起きている端子
へのドライバから見た実効的な抵抗値を高め、正常な端
子へのドライバから見た実効的な抵抗値を低めることが
可能になる。これにより、リークが起きている端子の他
の正常な端子への影響を最小限に抑えつつ、かつ、正常
な端子に対して挿入される抵抗値を小さくすることがで
きて、正常な端子での信号の遅延量を最小限にすること
が可能になる。

【００４３】上述した構成では、分岐点と検査対象の半
導体装置の端子との間に固定抵抗を挿入し、この固定抵
抗に並列に固定コンデンサを接続しているが、それぞ
れ、可変抵抗、可変コンデンサ（可変容量）を使用する
こともできる。図４は、図１に示す構成において、抵抗
の代わりに可変抵抗２２を使用し、コンデンサの代わり
に可変コンデンサ２３を使用した例を示している。この
ように可変抵抗、可変コンデンサを使用することによ
り、検査対象の半導体装置の入力端子の電気的特性やク
ロック周波数、ドライバの駆動能力などに応じた最適の
抵抗値及び／容量値を選択することが可能となる。

【００４４】

【発明の効果】以上説明したように本発明は、複数の半
導体装置を同時に検査するためにテスタ内の同一のドラ
イバからの信号を分岐して複数の入力信号用の端子に供
給するコモンドライブ配線において、信号の分岐点から
各端子までの経路にそれぞれ抵抗を挿入するとともに、
これらの抵抗に対して並列にそれぞれコンデンサを接続
することにより、簡便な回路構成でもって、同時に接続
された不良の半導体装置の影響を受けることなく、検査
時に入力端子に印加される信号の遅延やなまりを抑制す
ることができるようになる、という効果がある。これに
より、クロック周波数が１０ＭＨｚを越えるような半導
体装置、例えば、クロック周波数が６６ＭＨｚや１３３
ＭＨｚである半導体メモリを同時に多数検査できるよう
になるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の半導体装置検査装置の
構成を示す回路図である。

【図２】(a)は、ドライバが出力する波形を示す波形
図、(b),(c)は、図１に示す配置において半導体装置の
各入力端子に加わる波形を示す波形図、(d),(e)は、図
８に示す従来の構成において半導体装置の各入力端子に
加わる波形を示す波形図である。

【図３】本発明の別の実施の形態における半導体装置検
査装置の構成を示す回路図である。

【図４】本発明のさらに別の実施の形態における半導体
装置検査装置の構成を示す回路図である。

【図５】本発明のさらに別の実施の形態における半導体
装置検査装置の構成を示す回路図である。

【図６】従来の半導体装置の検査方法の一例を説明する
回路図である。

【図７】従来の半導体装置の検査方法の別の例を説明す
る回路図である。

【図８】従来の半導体装置の検査方法のさらに別の例を
説明する回路図である。

【図９】図８に示す構成での波形を示す波形図である。

【符号の説明】

１１，６１ テスタ １２ａ〜１２ｅ，６２，６２ａ〜６２ｄ ドライバ １３，６３ プローブカード １４ａ〜１４ｃ，６４，６４ａ，６４ｂ 半導体装置 １５ａ〜１５ｉ，６５，６５ａ〜６５ｆ 端子 １６ａ，１６ｂ，６６ａ，６６ｂ 分岐点 １７，６７ 抵抗 １８ コンデンサ ２１ サーミスタ ２２ 可変抵抗 ２３ 可変コンデンサ

Claims (15)

【特許請求の範囲】
1. 【請求項１】 入力信号用の端子を有する複数の半導体
   装置を同時に検査する検査方法であって、 検査に使用する信号を出力するドライバを用意し、 前記ドライバの出力端を分岐点に接続し、 複数の前記半導体装置の前記端子と前記分岐点とをそれ
   ぞれ電流制限素子と該電流制限素子に対して並列に接続
   されたコンデンサとを介して接続し、 前記分岐点に向けて前記ドライバから信号を出力する半
   導体装置の検査方法。
2. 【請求項２】 入力信号用の第１の端子と第２の端子と
   を有する複数の半導体装置を同時に検査する検査方法で
   あって、 検査に使用する信号を出力する第１のドライバ及び第２
   のドライバを用意し、 前記第１のドライバの出力端を分岐点に接続し、 複数の半導体装置の前記第１の端子と前記分岐点とをそ
   れぞれ電流制限素子と該電流制限素子に対して並列に接
   続されたコンデンサとを介して接続し、 前記第２のドライバの出力端と前記第２の端子とを１対
   １で接続し、 前記分岐点に向けて前記第１のドライバから信号を出力
   するとともに前記第２のドライバから前記第２の端子に
   向けて信号を出力する半導体装置の検査方法。
3. 【請求項３】 電流制限素子として抵抗を使用する請求
   項１または２に記載の半導体装置の検査方法。
4. 【請求項４】 抵抗の抵抗値を１０Ω以上とする請求項
   ３に記載の半導体装置の検査方法。
5. 【請求項５】 コンデンサの容量値を、接続すべき端子
   の入力容量値以上とする請求項１乃至４のいずれか１項
   に記載の半導体装置の検査方法。
6. 【請求項６】 端子の直流入力抵抗値が０．１ＭΩ以上
   である請求項１乃至５のいずれか１項に記載の半導体装
   置の検査方法。
7. 【請求項７】 半導体装置が外部クロックに同期して動
   作するものであり、前記外部クロックの周波数が１０Ｍ
   Ｈｚ以上である請求項１乃至６のいずれか１項に記載の
   半導体装置の検査方法。
8. 【請求項８】 入力信号用の端子を有する複数の半導体
   装置を同時に検査する検査装置であって、 検査に使用する信号を出力するドライバと、 前記ドライバの出力端が接続する分岐点と、 複数の前記半導体装置の前記端子と前記分岐点との間に
   それぞれ挿入された電流制限素子と、 前記電流制限素子に対してそれぞれ並列に接続されたコ
   ンデンサと、 を有する半導体装置の検査装置。
9. 【請求項９】 入力信号用の第１の端子と第２の端子と
   を有する複数の半導体装置を同時に検査する検査装置で
   あって、 検査に使用する信号を出力する第１のドライバ及び第２
   のドライバと、 前記第１のドライバの出力端が接続する分岐点と、 複数の半導体装置の前記第１の端子と前記分岐点との間
   にそれぞれ挿入された電流制限素子と、 前記電流制限素子に対してそれぞれ並列に接続されたコ
   ンデンサとを有し、 前記第２のドライバの出力端と前記第２の端子とが１対
   １で接続される半導体装置の検査装置。
10. 【請求項１０】 分岐点、電流制限素子及びコンデンサ
    が、検査対象の半導体装置をテスタに接続するためのプ
    ローブカードあるいはテストボード内に設けられてい
    る、請求項８または９に記載の半導体装置の検査装置。
11. 【請求項１１】 電流制限素子が抵抗である請求項８乃
    至１０のいずれか１項に記載の半導体装置の検査装置。
12. 【請求項１２】 抵抗の抵抗値が１０Ω以上である請求
    項１１に記載の半導体装置の検査装置。
13. 【請求項１３】 コンデンサの容量値が、接続すべき端
    子の入力容量値以上である請求項８乃至１２のいずれか
    １項に記載の半導体装置の検査装置。
14. 【請求項１４】 端子の直流入力抵抗値が０．１ＭΩ以
    上である請求項８乃至１３のいずれか１項に記載の半導
    体装置の検査装置。
15. 【請求項１５】 半導体装置が外部クロックに同期して
    動作するものであり、前記外部クロックの周波数が１０
    ＭＨｚ以上である請求項８乃至１４のいずれか１項に記
    載の半導体装置の検査装置。