JP5311309B2 - 共有キャッシュメモリとそのキャッシュ間のデータ転送方法 - Google Patents
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Description
Memory Architecture)がある。NUMAは、複数のプロセッサコアからのメモリ共有を可能にするコンピュータアーキテクチャである。
Shared構成のキャッシュの物理構成の一例を示している。Non−Uniform Shared構成では、自身のL2キャッシュにおいて、キャッシュ・ミスが発生した場合、他のプロセッサコアのL2キャッシュに対して相互結合網(Network)を介してアクセスを行い、ラインをフェッチすることが可能である。これにより、L2キャッシュは仮想的に各プロセッサコアによって共有され、外部メモリへのアクセス頻度を低減することが可能である。
また、図2−2は、隣接する2つのメモリセルのデータ保持ノード間に、1対のN型MOSトランジスタ(M20,M21)と、該N型MOSトランジスタが導通するように制御し得る1本のモード制御ラインを追加した構成を示している。
メモリセル(MC10)も同様に、電源電位VVDDBおよび接地電位VGNDBの間に直列に接続されるP型MOSトランジスタ(M10)およびN型MOSトランジスタ(M12)と、電源電位VVDDBおよび接地電位VGNDBの間に直列に接続されるP型MOSトランジスタ(M11)およびN型MOSトランジスタ(M13)とからなるラッチ回路を構成している。メモリセル(MC10)自体も、一般的な6トランジスタの構成のメモリセルである。
また、メモリセル(MC10)も、相補なビットライン(BL,/BL)と、ノード(N10,N11)との間にそれぞれ接続されたN型MOSトランジスタ(M14、M15)のスイッチ部を備える。N型MOSトランジスタ(M14,M15)のゲート端子は、共に共通のワードライン(WLA)に接続されており、N型MOSトランジスタ(M14,M15)のゲート電位はワードライン(WLA)により制御される。
Shared構成のCMPにおいて、ラインフェッチやラインリプレース動作時のL2キャッシュ間のデータコピーに伴うサイクルタイムが、CMPにおける処理時間を決定する上で重要な要素となっている。
Shared構成のCMPにおいて、キャッシュ間のデータコピーに伴うサイクルタイムを短くでき、高速、低電圧動作が可能な共有キャッシュメモリとそのキャッシュ間のデータ転送方法を提供することを目的とする。
1チップ上にn(nは2以上)個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform Shared構成のキャッシュメモリであって、
(1)各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルが、ビットラインを共通にして連結されたものであり、
(2)共通のビットラインで隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
(3)共通のビットラインで隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
1チップ上に2個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform Shared構成のキャッシュメモリであって、
(1)各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルが、ビットラインを共通にして連結されたものであり、
(2)共通のビットラインで上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
(3)共通のビットラインで上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
ビットラインを共通にして上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットが共通のビットラインで上下2個のメモリセルを連結して構成されるモード(1ビット/2セルモード)とを、モード制御ラインを用いて、動的に切り替えできる半導体メモリにおいて、
前記半導体メモリを、1チップ上に2個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform
Shared構成のキャッシュメモリに用い、
共通のビットラインで上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、構成とされる。
1−1)一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
1−2)コピー先セルのワードラインの状態をローレベルにするステップと、
1−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
1−4)コピー先セルのグランドラインをグランド電位に戻すステップと、
を備える構成とされる。
かかる構成によれば、上記1−1)〜1−4)のステップを用いて、キャッシュメモリ間のデータ転送処理を、短いサイクルで高速に行え、かつ低電圧動作で行える。
2−1)一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
2−2)コピー先セルのワードラインの状態をローレベルにするステップと、
2−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
2−4)コピー先セルの電源ラインを電源電圧に戻すステップと、
を備える構成とされる。
モード制御スイッチ部がP型MOSトランジスタで構成される場合、コピー先セルのグランドラインを制御する第1の観点のキャッシュ間のデータ転送方法よりも、コピー先セルの電源ラインを制御する第2の観点のキャッシュ間のデータ転送方法の方が、データコピーのビット誤り率(BER)をより低減でき、また、より低い動作電圧で動作できるからである。
モード制御スイッチ部がN型MOSトランジスタで構成される場合は、コピー先セルのグランドラインを制御する第1の観点のキャッシュ間のデータ転送方法、コピー先セルの電源ラインを制御する第2の観点のキャッシュ間のデータ転送方法、共に、データコピーのビット誤り率(BER)をより低減でき、また、より低い動作電圧で動作できるからである。
また、本発明の共有キャッシュメモリにおけるキャッシュ間のデータ転送方法は、ビット誤り率(BER)を低減でき、低電圧動作が可能であるといった効果を有する。
2個のプロセッサコア(μP0,μP1)に接続されるメモリセル群は、1ビットのメモリセル(MC)がワードライン方向に連結されたものである。
点線で囲まれ、斜めのハッチングで示したメモリセル(MC)ペア回路は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルのペアに、ビットライン方向に上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を更に加えた構成となる。
図3では、1行目と2行目の上下に隣接するメモリセル(MC)のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインが加えられている。また、3行目と4行目の上下に隣接するメモリセル(MC)のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインが加えられている。例えば、上下に隣接するMC(0,0)とMC(1,0),MC(2,3)とMC(3,3)のデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインが加えられている。
これにより、メモリセル(MC01)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図5に示されるように、上記第3ステップで、モード制御ライン(CTRL)がローレベル(“L”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、後述するように、本実施例1の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
実施例1はグランドライン(VGNDB)を制御する方法であったのに対して、実施例2では電源ライン(VVDDB)を制御する方法でデータコピーを行う。
これにより、メモリセル(MC01)のノード(m0,m1)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図7に示されるように、上記第3ステップで、モード制御ライン(CTRL)がローレベル(“L”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、図7に示されるように、モード制御ライン(CTRL)がローレベル(“L”)になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率(BER)を低減できる。
また、後述するように、本実施例2の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
これにより、メモリセル(MC01)の保持データ(m0,m1)をメモリセル(MC10)へデータコピーする処理が完了する。
図9に示されるように、上記第3ステップで、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、後述するように、本実施例3の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率(BER)は、0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
実施例3はグランドライン(VGNDB)を制御する方法であったのに対して、実施例4では電源ライン(VVDDB)を制御する方法でデータコピーを行う。
これにより、メモリセル(MC01)のノード(m0,m1)の保持データをメモリセル(MC10)へデータコピーする処理が完了する。
図11に示されるように、上記第3ステップで、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミングで、コピー先のメモリセル(MC10)のノード(n0,n1)の保持データが書き換えられている。
また、図11に示されるように、モード制御ライン(CTRL)がハイレベル(“H”)になるタイミング直前まで、コピー先のメモリセルの内部状態がより不安定となり、すなわち、コピー先のメモリセルの保持データが全てローレベルとなることから、データコピーのビット誤り率(BER)を低減できる。
また、後述するように、本実施例4の共有キャッシュ間のデータ転送方法におけるコピー動作時のビット誤り率(BER)は0.5(V)以下であり、従来の6トランジスタ構成のメモリセルのコピー動作と比較して動作下限電圧が更に向上できている。
より詳細には、従来の6トランジスタ構成のメモリセルの場合、図12に示されるように、データコピー動作のビット誤り率(BER)が1.E−4の時の動作下限電圧は0.61(V)である。これに対して、実施例1〜4のデータコピー動作のビット誤り率(BER)は、いずれも0.5(V)以下である。
μP0,μP1 マイクロプロセッサ
L1 1次キャッシュ
L2 2次キャッシュ
Claims (7)
- 1チップ上にn(nは2以上)個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform Shared構成のキャッシュメモリであって、
各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルが、ビットラインを共通にして連結されたものであり、
共通のビットラインで隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
共通のビットラインで隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。 - 1チップ上に2個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform Shared構成のキャッシュメモリであって、
各プロセッサコアに接続されるメモリセル群は、
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルが、ビットラインを共通にして連結されたものであり、
共通のビットラインで上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
共通のビットラインで上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。 - 各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する1本のワードラインと、から構成される1ビットのメモリセルと、
ビットラインを共通にして上下に隣接するメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する1本のモード制御ラインと、を備え、
1ビットが1個のメモリセルで構成されるモード(1ビット/1セルモード)と、1ビットが共通のビットラインで上下2個のメモリセルを連結して構成されるモード(1ビット/2セルモード)とを、モード制御ラインを用いて、動的に切り替えできる半導体メモリにおいて、
前記半導体メモリを、
1チップ上に2個のプロセッサコアを集積したチップマルチプロセッサにおけるNon−Uniform
Shared構成のキャッシュメモリに用い、
共通のビットラインで上下に隣接するメモリセルは、それぞれ異なるプロセッサコアに接続されている、ことを特徴とする共有キャッシュメモリ。 - 請求項1〜3のいずれかの共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、
コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する手順が、
1−1)一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、
1−2)コピー先セルのワードラインの状態をローレベルにするステップと、
1−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
1−4)コピー先セルのグランドラインをグランド電位に戻すステップと、
を備えたことを特徴とするキャッシュ間のデータ転送方法。 - 請求項1〜3のいずれかの共有キャッシュメモリにおいて、隣接するメモリセル間のデータ転送方法であって、
コピー元のメモリセル(コピー元セル)からコピー先のメモリセル(コピー先セル)へ保持データを転送する手順が、
2−1)一対のビットラインの状態をローレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルの電源ラインをグランド電位にするステップと、
2−2)コピー先セルのワードラインの状態をローレベルにするステップと、
2−3)モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、
2−4)コピー先セルの電源ラインを電源電圧に戻すステップと、
を備えたことを特徴とするキャッシュ間のデータ転送方法。 - 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、1対のP型MOSトランジスタを配設した構成であり、前記モード制御ラインは、該P型MOSトランジスタのゲートを制御することを特徴とする請求項4又は5に記載のキャッシュ間のデータ転送方法。
- 前記モード制御スイッチ部は、隣接するメモリセルのデータ保持ノード間に、1対のN型MOSトランジスタを配設した構成であり、前記モード制御ラインは、該N型MOSトランジスタのゲートを制御することを特徴とする請求項4又は5に記載のキャッシュ間のデータ転送方法。
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