JP2858134B2 - 複数のセンス増幅器への電力を制御する回路 - Google Patents
複数のセンス増幅器への電力を制御する回路Info
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的にプログラム可能である読出し専用
メモリ（EPROM）をアレイの各「交点」における蓄積セ
ルとして用いるプログラム可能な論理装置（PLD）用の
改良した低電力センス増幅器に関するものである。
メモリ（EPROM）をアレイの各「交点」における蓄積セ
ルとして用いるプログラム可能な論理装置（PLD）用の
改良した低電力センス増幅器に関するものである。
EPROM蓄積セルを用いるプログラム可能な論理装置は
良く知られている。それらの論理装置の動作と構造は文
献および特許に記載されている。たとえば、米国特許第
4,124,899号，第4,609,986号および第4,617,479号とそ
れらの特許において引用されている文献がそのようなア
レイを記述している。別の情報が、アメリカ合衆国カリ
ホルニア州サン・ジヨゼ（San Jose）、フアースト・ス
トリート（First Street）3901N所在のサイプレス・セ
ミコンダクタ・コーポレーシヨン（Cypress Semiconduc
tor Corporation）のシーエムオーエス・データ・ブツ
ク（CMOS Data）の４−１〜４−61ページに記載されて
いる。
良く知られている。それらの論理装置の動作と構造は文
献および特許に記載されている。たとえば、米国特許第
4,124,899号，第4,609,986号および第4,617,479号とそ
れらの特許において引用されている文献がそのようなア
レイを記述している。別の情報が、アメリカ合衆国カリ
ホルニア州サン・ジヨゼ（San Jose）、フアースト・ス
トリート（First Street）3901N所在のサイプレス・セ
ミコンダクタ・コーポレーシヨン（Cypress Semiconduc
tor Corporation）のシーエムオーエス・データ・ブツ
ク（CMOS Data）の４−１〜４−61ページに記載されて
いる。
PLDの検出技術における最近の進歩は基準電圧発生器
と、積項線における電圧の振れを減少させるクランプと
を使用することを含む。そのような基準電圧発生器とク
ランプを用いると、PLD回路に電力が供給された時に、
積項線へ接続されている基準電圧発生器の出力端子にお
ける電圧が、CMOS装置のレール電圧の近くではなくてセ
ンス増幅器の引外し点の近くに収束する。そうすると、
検出中に積項線を引下げねばならない量が減少させられ
る。しかし、基準電圧発生器は積項線を、他の場合にお
けるよりも高い電圧に積項線を保つから、回路はより多
くのDC電圧を求める。
と、積項線における電圧の振れを減少させるクランプと
を使用することを含む。そのような基準電圧発生器とク
ランプを用いると、PLD回路に電力が供給された時に、
積項線へ接続されている基準電圧発生器の出力端子にお
ける電圧が、CMOS装置のレール電圧の近くではなくてセ
ンス増幅器の引外し点の近くに収束する。そうすると、
検出中に積項線を引下げねばならない量が減少させられ
る。しかし、基準電圧発生器は積項線を、他の場合にお
けるよりも高い電圧に積項線を保つから、回路はより多
くのDC電圧を求める。
それらの進歩したセンス増幅器の電力要求量が増大す
るために、電力消費量を減少させる新技術の必要が生じ
た。それらのセンス増幅器はPLDで使用される電力の70
〜80％を取出す。本発明の回路は電力消費が大幅に減少
したセンス増幅器を構成するものである。
るために、電力消費量を減少させる新技術の必要が生じ
た。それらのセンス増幅器はPLDで使用される電力の70
〜80％を取出す。本発明の回路は電力消費が大幅に減少
したセンス増幅器を構成するものである。
本発明の制御回路は、データ蓄積のためにEPROMまた
はE2PROMを用いるPLDのデータ線上のデータを検出する
ために用いられる複数のセンス増幅器への電力を制御す
るために用いられる。
はE2PROMを用いるPLDのデータ線上のデータを検出する
ために用いられる複数のセンス増幅器への電力を制御す
るために用いられる。
本発明の回路は、アレイを通る第１の複数のデータ路
を含む。それらのデータ路はアレイ中のプログラム回路
の機能として通常用いられるデータ路である。本発明の
アレイ中の第２のデータ路は、この第２のデータ路にお
けるデータの遅延が第１の複数のいずれかにおける最大
遅延に等しいか、それをこえるように、第１の複数のデ
ータ路中の必要な全ての回路素子と同一の回路素子を含
む。
を含む。それらのデータ路はアレイ中のプログラム回路
の機能として通常用いられるデータ路である。本発明の
アレイ中の第２のデータ路は、この第２のデータ路にお
けるデータの遅延が第１の複数のいずれかにおける最大
遅延に等しいか、それをこえるように、第１の複数のデ
ータ路中の必要な全ての回路素子と同一の回路素子を含
む。
アレイ中の入力データの伝播を開始させる開始信号を
クロツクが供給する。レジスタのような手段がクロツク
へ結合され、クロツクから開始信号を受けた時にダミー
データを第２のダミーデータ路を通じて送る。検出手段
が第２のダミーデータ路におけるダミーデータパルスの
通過の終了を検出し、その終了に応答して終了信号を供
給する。最後に、クロツクと、センス増幅器と、検出手
段とに結合されたスイツチを用いて、クロツクから開始
信号を受けた時にセンス増幅器へ電力を供給し、検出手
段から終了信号を受けた時にセンス増幅器への電力供給
を断つ。
クロツクが供給する。レジスタのような手段がクロツク
へ結合され、クロツクから開始信号を受けた時にダミー
データを第２のダミーデータ路を通じて送る。検出手段
が第２のダミーデータ路におけるダミーデータパルスの
通過の終了を検出し、その終了に応答して終了信号を供
給する。最後に、クロツクと、センス増幅器と、検出手
段とに結合されたスイツチを用いて、クロツクから開始
信号を受けた時にセンス増幅器へ電力を供給し、検出手
段から終了信号を受けた時にセンス増幅器への電力供給
を断つ。
センス増幅器へはデータの伝送中だけ電力が供給され
て、それ以外には電力が供給されないから、本発明の回
路はアレイ中のセンス増幅器の電力消費量を減式させ
る。
て、それ以外には電力が供給されないから、本発明の回
路はアレイ中のセンス増幅器の電力消費量を減式させ
る。
本発明の好適な実施例においては、第２のデータ路
は、アレイのEPROMセルにおける最悪の場合の遅延特性
に等しい遅延特性を有する少くとも１つのEPROMセル
と、常に電力が供給されるダミーセンス増幅器とを含
む。ダミーデータ路中のEPROMセルはプログラムされな
い。
は、アレイのEPROMセルにおける最悪の場合の遅延特性
に等しい遅延特性を有する少くとも１つのEPROMセル
と、常に電力が供給されるダミーセンス増幅器とを含
む。ダミーデータ路中のEPROMセルはプログラムされな
い。
以下、図面を参照して本発明を詳しく説明する。
まず、本発明のPLDの重要な素子が示されている第１
図を参照する。このアレイにおいては、蓄積されている
データは一定の間隔で検出される。入力データは入力レ
ジスタに通常含まれる。２進データの各ビツトに１つの
レジスタが組合わされる。レジスタ自体は周知であるか
ら説明は省く。入力データを含んでいるそれらのレジス
タの出力端子が、第１図に示されている入力項線116,11
7へ接続される。異なるレジスタの出力端子が各入力項
線へ接続される。
図を参照する。このアレイにおいては、蓄積されている
データは一定の間隔で検出される。入力データは入力レ
ジスタに通常含まれる。２進データの各ビツトに１つの
レジスタが組合わされる。レジスタ自体は周知であるか
ら説明は省く。入力データを含んでいるそれらのレジス
タの出力端子が、第１図に示されている入力項線116,11
7へ接続される。異なるレジスタの出力端子が各入力項
線へ接続される。
周知のように、PLDは、EPROM100と101により示されて
いるEPROMの浮動ゲートに蓄積されている電荷の存在ま
たは非存在によりプログラムされる。周知のように、そ
れらの同じ概念をE2PROMに使用できる。本発明のため
に、EPROMと電気的に消去できるE2PROMは電気的にプロ
グラムできるからE2PROMはEPROMと考えられ、かつほん
どのE2PROMも浮動ゲートである。CMOS技術を用いると、
アレイのプログラムされる論理により入力項116が用い
られる場合には、EPROM100の浮動ゲートには電荷は存在
しない。これとは逆に、入力項116を使用しなければ、
電荷がEPROM100に格納される。同様に、入力項117を使
用するものとすると、EPROM101の浮動ゲートには電荷は
存在しない。明らかにそれら２つのEPROMは単なる例示
であり、積項線上の単一積項に対しては典型的には66個
またはそれ以上のEPROMを使用できる。同様に、第１図
に示されている積項線115はPLDにおける多くの積項の単
なる例示である。線115のような単一積項線のEPROMのプ
ログラミングパターンに応じて、レジスタからの線115
上のEPROMへの入力項が積項線115上の状態を高くし、ま
たは低くして積を示す。
いるEPROMの浮動ゲートに蓄積されている電荷の存在ま
たは非存在によりプログラムされる。周知のように、そ
れらの同じ概念をE2PROMに使用できる。本発明のため
に、EPROMと電気的に消去できるE2PROMは電気的にプロ
グラムできるからE2PROMはEPROMと考えられ、かつほん
どのE2PROMも浮動ゲートである。CMOS技術を用いると、
アレイのプログラムされる論理により入力項116が用い
られる場合には、EPROM100の浮動ゲートには電荷は存在
しない。これとは逆に、入力項116を使用しなければ、
電荷がEPROM100に格納される。同様に、入力項117を使
用するものとすると、EPROM101の浮動ゲートには電荷は
存在しない。明らかにそれら２つのEPROMは単なる例示
であり、積項線上の単一積項に対しては典型的には66個
またはそれ以上のEPROMを使用できる。同様に、第１図
に示されている積項線115はPLDにおける多くの積項の単
なる例示である。線115のような単一積項線のEPROMのプ
ログラミングパターンに応じて、レジスタからの線115
上のEPROMへの入力項が積項線115上の状態を高くし、ま
たは低くして積を示す。
Ｎチヤネル、エンハンス型MOS装置として示されてい
るMOS装置104は、本発明のセンス増幅器への電力を供給
し、および断つスイツチとして機能する。それはセンス
増幅器は、基準電圧発生器103と、デプリーシヨン型Ｎ
チヤネルMOSトランジスタ105と、デプリーシヨン型Ｎチ
ヤネルMOSトランジスタ107と、エンハンス型Ｎチヤネル
トランジスタ106,108,109,110,112と、エンハンス型Ｐ
チヤネルトランジスタ111とを含む。スイツチングトラ
ンジスタすなわちMOS装置104は制御回路102により制御
される。これについては第２図を参照して後で詳しく説
明する。基準電圧発生器103については後で第４図を参
照して詳しく説明する。
るMOS装置104は、本発明のセンス増幅器への電力を供給
し、および断つスイツチとして機能する。それはセンス
増幅器は、基準電圧発生器103と、デプリーシヨン型Ｎ
チヤネルMOSトランジスタ105と、デプリーシヨン型Ｎチ
ヤネルMOSトランジスタ107と、エンハンス型Ｎチヤネル
トランジスタ106,108,109,110,112と、エンハンス型Ｐ
チヤネルトランジスタ111とを含む。スイツチングトラ
ンジスタすなわちMOS装置104は制御回路102により制御
される。これについては第２図を参照して後で詳しく説
明する。基準電圧発生器103については後で第４図を参
照して詳しく説明する。
以下に行う第１図のセンス増幅器の動作の説明におい
ては、増幅器へ電力が供給されるようにスイツチングト
ランジスタ104がターンオンされると仮定する。デプリ
ーシヨン型トランジスタ105は周知のように引上げトラ
ンジスタとして用いられる。しかし、後で説明するよう
に、引上げトランジスタ105を流れる電流は電圧基準発
生器103によりセツトされる。検出中はスイツチングト
ランジスタ104はオン状態を保つ。トランジスタ104がタ
ーンオフされると、トランジスタ106が積項線115を引下
げて、センス増幅器の出力「OUT」を低くする。
ては、増幅器へ電力が供給されるようにスイツチングト
ランジスタ104がターンオンされると仮定する。デプリ
ーシヨン型トランジスタ105は周知のように引上げトラ
ンジスタとして用いられる。しかし、後で説明するよう
に、引上げトランジスタ105を流れる電流は電圧基準発
生器103によりセツトされる。検出中はスイツチングト
ランジスタ104はオン状態を保つ。トランジスタ104がタ
ーンオフされると、トランジスタ106が積項線115を引下
げて、センス増幅器の出力「OUT」を低くする。
トランジスタ106は積項クランプとして用いられる。
ゲートとドレインが積項線115へ接続され、ソースが接
地されているトランジスタ106は、積項線115上の電圧が
正電源電圧Vccへ十分に振れることを阻止する。したが
つて、そのトランジスタは、EPROMセルが導通していな
い時は、積項線115をエンハンス型Ｎチヤネルトランジ
スタ106のしきい値電圧の近くに維持するクランプとし
て機能する。このクランプ作用により電圧Vccへ向かう
積項線115の振れが減少させられる。周知のように、こ
れは積項線115のスイツチング速度を向上させる。
ゲートとドレインが積項線115へ接続され、ソースが接
地されているトランジスタ106は、積項線115上の電圧が
正電源電圧Vccへ十分に振れることを阻止する。したが
つて、そのトランジスタは、EPROMセルが導通していな
い時は、積項線115をエンハンス型Ｎチヤネルトランジ
スタ106のしきい値電圧の近くに維持するクランプとし
て機能する。このクランプ作用により電圧Vccへ向かう
積項線115の振れが減少させられる。周知のように、こ
れは積項線115のスイツチング速度を向上させる。
Ｎチヤネルデプリーシヨン型トランジスタ107はＮチ
ヤネルエンハンス型トランジスタ108とともにセンス増
幅器用のデプリーシヨン負荷インバータとして機能す
る。積項線115上の信号が、レベル移行器として機能す
る（Ｎチヤネルエンハンス型トランジスタ119,110を含
む）次の段へ送られる前に、その信号を反転させること
が必要である。図示の全センス増幅器は非反転である。
ヤネルエンハンス型トランジスタ108とともにセンス増
幅器用のデプリーシヨン負荷インバータとして機能す
る。積項線115上の信号が、レベル移行器として機能す
る（Ｎチヤネルエンハンス型トランジスタ119,110を含
む）次の段へ送られる前に、その信号を反転させること
が必要である。図示の全センス増幅器は非反転である。
トランジスタ107,108,109,110を含む増幅段は積項線1
15上の電圧を増幅するとともに、その電圧を反転させ
る。たとえば、トランジスタ110のゲートにおいてレベ
ルシフタすなわち移項器（トランジスタ109,110）に加
えられた電圧が約１ボルトの範囲（これは積項線115に
おける論理０に対応する）にあるとすると、レベル移行
器からの出力電圧は増幅され、反転されてその出力電圧
を電圧Vccの近くにする。たとえば、電圧Vccが５ボルト
であるとすると、トランジスタ111と112のゲートにおけ
るレベル移行器の出力電圧は3.5ボルトの近くである。
終段の前は、この出力電圧はVccにより指定される全CMO
Sレール出力にできるだけ近くすることが望ましい。
15上の電圧を増幅するとともに、その電圧を反転させ
る。たとえば、トランジスタ110のゲートにおいてレベ
ルシフタすなわち移項器（トランジスタ109,110）に加
えられた電圧が約１ボルトの範囲（これは積項線115に
おける論理０に対応する）にあるとすると、レベル移行
器からの出力電圧は増幅され、反転されてその出力電圧
を電圧Vccの近くにする。たとえば、電圧Vccが５ボルト
であるとすると、トランジスタ111と112のゲートにおけ
るレベル移行器の出力電圧は3.5ボルトの近くである。
終段の前は、この出力電圧はVccにより指定される全CMO
Sレール出力にできるだけ近くすることが望ましい。
MOSトランジスタ111と112を用いる終段増幅段は出力
端子「OUT」に全CMOSレール電圧を生じ、信号を正しい
極性に再び反転する。その極性は積項線115上の積項の
元の極性に一致する。しかし、反転増幅器と非反転増幅
器を希望に応じて採用できる。
端子「OUT」に全CMOSレール電圧を生じ、信号を正しい
極性に再び反転する。その極性は積項線115上の積項の
元の極性に一致する。しかし、反転増幅器と非反転増幅
器を希望に応じて採用できる。
本発明のアレイのセンス増幅器へ供給される電力を制
御する回路が第２図に示されている。この回路の動作が
回路点Ａにおけるクロツクにより制御される。たとえ
ば、回路点Ａにおけるクロツクパルスは高−低移行とす
ることができる。複数（図示の例では３個）のインバー
タ140が、フリツプフロツプ148のためのナンドゲート14
1により発生される「セツト」パルスのパルス幅を定め
る。ナンドゲート自体を通ると１ゲート分の遅延が生ず
ることを考慮に入れて、ナンドゲート141の出力端子に
おいてトリガが直ちに行われるように奇数個のインバー
タ140を必要とする。立上り縁部を有するクロツクに対
してはこれは真であることが明らかである。しかし、回
路点Ａにおけるクロツク入力が高−低移行により立下り
縁部を有するものとすると、ナンドゲート141の代りに
ノアゲートを用いねばならない。
御する回路が第２図に示されている。この回路の動作が
回路点Ａにおけるクロツクにより制御される。たとえ
ば、回路点Ａにおけるクロツクパルスは高−低移行とす
ることができる。複数（図示の例では３個）のインバー
タ140が、フリツプフロツプ148のためのナンドゲート14
1により発生される「セツト」パルスのパルス幅を定め
る。ナンドゲート自体を通ると１ゲート分の遅延が生ず
ることを考慮に入れて、ナンドゲート141の出力端子に
おいてトリガが直ちに行われるように奇数個のインバー
タ140を必要とする。立上り縁部を有するクロツクに対
してはこれは真であることが明らかである。しかし、回
路点Ａにおけるクロツク入力が高−低移行により立下り
縁部を有するものとすると、ナンドゲート141の代りに
ノアゲートを用いねばならない。
インバータ140とナンドゲート141はフリツプフロツプ
148へ供給するセツトパルスを発生する。フリツプフロ
ツプ148へ供給されるセツトパルスが所定の幅と所定の
移行時間を有するように回路は構成される。回路点Ｃに
おけるフリツプフロツプ148の出力はセンス増幅器へ電
力を供給するための信号を構成する。この信号はMOSト
ランジスタ104（第１図）のゲートへ加えられる。完全
なPLDにおいては、多数のセンス増幅器があることが明
らかである。たとえば、サイプレス（Cypres）CY7C330P
LDでは258個のセンス増幅器がある。各積項線に１つの
センス増幅器が設けられる。しかし、PLD全体に対して
は第２図に示されている種類の制御回路が１つだけ求め
られる。したがつて、各積項線上の各センス増幅器にお
ける、トランジスタ104と等価なトランジスタへ回路点
Ｃは接続される。
148へ供給するセツトパルスを発生する。フリツプフロ
ツプ148へ供給されるセツトパルスが所定の幅と所定の
移行時間を有するように回路は構成される。回路点Ｃに
おけるフリツプフロツプ148の出力はセンス増幅器へ電
力を供給するための信号を構成する。この信号はMOSト
ランジスタ104（第１図）のゲートへ加えられる。完全
なPLDにおいては、多数のセンス増幅器があることが明
らかである。たとえば、サイプレス（Cypres）CY7C330P
LDでは258個のセンス増幅器がある。各積項線に１つの
センス増幅器が設けられる。しかし、PLD全体に対して
は第２図に示されている種類の制御回路が１つだけ求め
られる。したがつて、各積項線上の各センス増幅器にお
ける、トランジスタ104と等価なトランジスタへ回路点
Ｃは接続される。
回路点Ａにおいて立上るクロツクパルスを受けると、
ナンドゲート141はセツトパルスを発生してそのパルス
をフリツプフロツプ148へ加えて、フリツプフロツプ148
の出力端子における回路点Ｃに低−高移行を行わせる。
それはPLDの各センス増幅器のトランジスタ104（第１
図）をターンオンさせるのに適切な信号である。
ナンドゲート141はセツトパルスを発生してそのパルス
をフリツプフロツプ148へ加えて、フリツプフロツプ148
の出力端子における回路点Ｃに低−高移行を行わせる。
それはPLDの各センス増幅器のトランジスタ104（第１
図）をターンオンさせるのに適切な信号である。
それと同時に、回路点Ａにおける同じ低−高クロツク
パルスが第２のデータ路、または「ダミー」データ路に
おける信号の通過を開始させる。そのダミーデータ路に
おけるデータの遅延が主アレイにおけるデータ路のいず
れかにおける最大遅延に等しいか、それより永いよう
に、ダミーデータ路はアレイのデータ路中の必要な素子
の全てと同一の素子を含む。開始クロツクパルスはまず
ダミー入力レジスタ142のクロツク入力端子へ加えられ
る。レジスタ142はそれの「Ｑ」出力端子に高−低移行
パルスを生じ、そのパルスをダミーアレイ143の入力端
子に供給する。その後で、クロツクパルスの立下り縁部
において、「Ｓ」入力端子におけるパルスの高−低縁部
がレジスタ142をセツトして「Ｑ」出力端子に低−高移
行を生じさせる。
パルスが第２のデータ路、または「ダミー」データ路に
おける信号の通過を開始させる。そのダミーデータ路に
おけるデータの遅延が主アレイにおけるデータ路のいず
れかにおける最大遅延に等しいか、それより永いよう
に、ダミーデータ路はアレイのデータ路中の必要な素子
の全てと同一の素子を含む。開始クロツクパルスはまず
ダミー入力レジスタ142のクロツク入力端子へ加えられ
る。レジスタ142はそれの「Ｑ」出力端子に高−低移行
パルスを生じ、そのパルスをダミーアレイ143の入力端
子に供給する。その後で、クロツクパルスの立下り縁部
において、「Ｓ」入力端子におけるパルスの高−低縁部
がレジスタ142をセツトして「Ｑ」出力端子に低−高移
行を生じさせる。
ダミーアレイ143はEPROMセル144A,144B,144C,144Dの
アレイである。それらのEPROMセルがPLDの残りの部分で
用いられるEPROMセルの典型的なものであるように注意
すべきである。たとえば、EPROMセルがアレイのより中
央部にあるEPROMセルよりも大きいプロセスの変動を受
けるようなアレイの縁部にダミーEPROMが設けられない
ようにすべきである。たとえば、EPROMセルの３×３マ
トリツクスにおいては、中央のセルをダミーセルとして
用いることができる。その目的は、主アレイのEPROMセ
ルを通る場合とは異つて、ダミーセルを通る時に最悪の
ケースの遅延時間が生ずるようにすることである。ダミ
ーセルが最も長い遅延を持つようにするための別のやり
方は、プロセスが向きに感ずることが判明した時に、主
アレイのEPROMセルと同じ位相幾何学的な向きにダミー
セルを配置することである。同様に、ダミーセンス増幅
器145の配置においては、主センス増幅器に向きを一致
させることは助けとなる。その理由は、センス増幅器は
非常に小さい電圧の振れを用いているために位相幾何学
的な向きを一層感ずるからである。
アレイである。それらのEPROMセルがPLDの残りの部分で
用いられるEPROMセルの典型的なものであるように注意
すべきである。たとえば、EPROMセルがアレイのより中
央部にあるEPROMセルよりも大きいプロセスの変動を受
けるようなアレイの縁部にダミーEPROMが設けられない
ようにすべきである。たとえば、EPROMセルの３×３マ
トリツクスにおいては、中央のセルをダミーセルとして
用いることができる。その目的は、主アレイのEPROMセ
ルを通る場合とは異つて、ダミーセルを通る時に最悪の
ケースの遅延時間が生ずるようにすることである。ダミ
ーセルが最も長い遅延を持つようにするための別のやり
方は、プロセスが向きに感ずることが判明した時に、主
アレイのEPROMセルと同じ位相幾何学的な向きにダミー
セルを配置することである。同様に、ダミーセンス増幅
器145の配置においては、主センス増幅器に向きを一致
させることは助けとなる。その理由は、センス増幅器は
非常に小さい電圧の振れを用いているために位相幾何学
的な向きを一層感ずるからである。
ダミーEPROM144A,144B,144C,144Dと、基準電圧発生器
103におけるダミーEPROM125がプログラムされないこと
が重要である。アレイ中のセルがプログラムされないと
すると、それらのセルは電流を決して流さず、ダミーデ
ータ路にダミーパルスを決して流さないことが可能であ
る。基準電圧発生器103中のダミーEPROMセル125がプロ
グラムされたとすると、妥当でない電圧が出力回路点に
現われる。
103におけるダミーEPROM125がプログラムされないこと
が重要である。アレイ中のセルがプログラムされないと
すると、それらのセルは電流を決して流さず、ダミーデ
ータ路にダミーパルスを決して流さないことが可能であ
る。基準電圧発生器103中のダミーEPROMセル125がプロ
グラムされたとすると、妥当でない電圧が出力回路点に
現われる。
入力項線（ある場合にはそれは258個の積項で構成さ
れることがある）の容量を一層完全に複製するために、
付加デプリーシヨン型ＮチヤネルMOSトランジスタ144E
を加えることが有利であることが判明している。そのト
ランジスタのゲートはダミーEPROMセル144A,144B,144C,
144Dのドレインへ接続される。デプリーシヨンモードト
ランジスタ144Eのソースとドレインは接地される。デプ
リーシヨン型装置が一定の容量を生じ、したがつて線15
0における容量が主アレイの入力項線における容量に等
しいか、それより大きくするから、デプリーシヨン型装
置が用いられる。しかし、先に述べたようにダミーEPRO
Mが主EPROMアレイ内に設けられたとすると、入力項線と
積項線における寄生容量は、トランジスタ144Eのような
付加装置を用いることなしに所要の遅延を得るためにし
ばしば十分である。
れることがある）の容量を一層完全に複製するために、
付加デプリーシヨン型ＮチヤネルMOSトランジスタ144E
を加えることが有利であることが判明している。そのト
ランジスタのゲートはダミーEPROMセル144A,144B,144C,
144Dのドレインへ接続される。デプリーシヨンモードト
ランジスタ144Eのソースとドレインは接地される。デプ
リーシヨン型装置が一定の容量を生じ、したがつて線15
0における容量が主アレイの入力項線における容量に等
しいか、それより大きくするから、デプリーシヨン型装
置が用いられる。しかし、先に述べたようにダミーEPRO
Mが主EPROMアレイ内に設けられたとすると、入力項線と
積項線における寄生容量は、トランジスタ144Eのような
付加装置を用いることなしに所要の遅延を得るためにし
ばしば十分である。
本発明の別の実施例においては、第２図に示されてい
る複数のEPROM144A,144B,144C,144Dの代りに１個のEPRO
Mを用いる。EPROMがアレイの最悪のケースのEPROMを表
すように注意するものとすると、多数のEPROMでなくて
１つのEPROMを用いることが可能であつた。１つのEPROM
が高レベルから低レベルへ引下げられる場合、または任
意の積項線における最大数のEPROMが同時に低レベルか
ら高レベルにされる場合に、最長のパルス遷移（遅延）
が起ることが見出されている。最大数のEPROMの遷移を
有する積項線の遅延が高レベルから低レベルへ引下げら
れる１個のEPROMの遅延より長くないように、センス増
幅器が構成されたとすると、ダミーアレイ143に１個のE
PROMを使用できる。その場合には、高レベルから低レベ
ルが引下げられるダミーEPROMの遅延がPLDの主アレイ中
の他のEPROMのいずれかにおける遅延より短くないよう
にするために、そのダミーEPROMの向きとトポロジーの
選択に注意せねばならない。
る複数のEPROM144A,144B,144C,144Dの代りに１個のEPRO
Mを用いる。EPROMがアレイの最悪のケースのEPROMを表
すように注意するものとすると、多数のEPROMでなくて
１つのEPROMを用いることが可能であつた。１つのEPROM
が高レベルから低レベルへ引下げられる場合、または任
意の積項線における最大数のEPROMが同時に低レベルか
ら高レベルにされる場合に、最長のパルス遷移（遅延）
が起ることが見出されている。最大数のEPROMの遷移を
有する積項線の遅延が高レベルから低レベルへ引下げら
れる１個のEPROMの遅延より長くないように、センス増
幅器が構成されたとすると、ダミーアレイ143に１個のE
PROMを使用できる。その場合には、高レベルから低レベ
ルが引下げられるダミーEPROMの遅延がPLDの主アレイ中
の他のEPROMのいずれかにおける遅延より短くないよう
にするために、そのダミーEPROMの向きとトポロジーの
選択に注意せねばならない。
また、入力クロツク、すなわち、好ましい立上り縁部
（低−高）を有するクロツクの極性の選択において注意
することも重要である。単一EPROMの実施例の場合に
は、第２図に示すレジスタ142は図示のものとは逆の極
性の出力遷移を生じなければならない。これを行うため
に、クロツクをインバーターを介してレジスタ142の
「Ｄ」入力端子へ接続せねばならず、かつ図示の「セツ
ト」入力端子ではなくて「リセツト」入力端子へ接続せ
ねばならない。
（低−高）を有するクロツクの極性の選択において注意
することも重要である。単一EPROMの実施例の場合に
は、第２図に示すレジスタ142は図示のものとは逆の極
性の出力遷移を生じなければならない。これを行うため
に、クロツクをインバーターを介してレジスタ142の
「Ｄ」入力端子へ接続せねばならず、かつ図示の「セツ
ト」入力端子ではなくて「リセツト」入力端子へ接続せ
ねばならない。
レジスタ142は、クロツクパルスを受ける前に、ダミ
ーアレイへの入力端子における電圧レベルを低くし、そ
の後で高くして立上り縁部を確保する。レジスタ142か
らの立上りパルス縁部により、ダミーアレイ143におけ
るダミー積項における高−低移行を確実に行わせる。高
−低移行は最悪のケースの移行として選択した。設計に
ついて検討した結果として逆の場合が示されたとする
と、全ての極性を逆にできることが明らかである。重要
なことは、最悪のケースが高−低の移行であれ、低−高
の移行であつても、その最悪のケースをダミーアレーが
取扱えるようにすることである。
ーアレイへの入力端子における電圧レベルを低くし、そ
の後で高くして立上り縁部を確保する。レジスタ142か
らの立上りパルス縁部により、ダミーアレイ143におけ
るダミー積項における高−低移行を確実に行わせる。高
−低移行は最悪のケースの移行として選択した。設計に
ついて検討した結果として逆の場合が示されたとする
と、全ての極性を逆にできることが明らかである。重要
なことは、最悪のケースが高−低の移行であれ、低−高
の移行であつても、その最悪のケースをダミーアレーが
取扱えるようにすることである。
ダミーアレーからの出力はダミーセンス増幅器145へ
加えられる。トランジスタ105bのゲートがVccへ接続さ
れてそれが常にオン状態であるようにする。ダミーデー
タ路中のこのセンス増幅器が自身でターンオフしないこ
とが重要であり、さもないと本発明の制御装置が動作し
ないことが明らかである。センス増幅器の全アレイに対
してただ１つの増幅器が存在するから、ダミーセンス増
幅器145を常時オン状態に保つのに用いられる付加電力
は無視できる。
加えられる。トランジスタ105bのゲートがVccへ接続さ
れてそれが常にオン状態であるようにする。ダミーデー
タ路中のこのセンス増幅器が自身でターンオフしないこ
とが重要であり、さもないと本発明の制御装置が動作し
ないことが明らかである。センス増幅器の全アレイに対
してただ１つの増幅器が存在するから、ダミーセンス増
幅器145を常時オン状態に保つのに用いられる付加電力
は無視できる。
ダミーアレイにおいては、EPROM144A,144B,144C,144D
のドレインは出力線150を介してセンス増幅器145へ接続
される。ソースはVssへ接続される、すなわち、接地さ
れる。アレイ143とダミーセンス増幅器145を通るダミー
パルスは、実際のデータがアレイを通ることを模擬す
る。ダミーセンス増幅器145はそれの入力線における非
常に小さい電圧、たとえば数百ミリボルト、を用い、回
路点Ｂ′における全CMOSレール電圧、たとえば５ボル
ト、までそのレベルを増幅する。図示のセンス増幅器は
線150からの入力信号を反転しないから、出力回路点
Ｂ′におけるのと同じ極性の信号を生ずる。
のドレインは出力線150を介してセンス増幅器145へ接続
される。ソースはVssへ接続される、すなわち、接地さ
れる。アレイ143とダミーセンス増幅器145を通るダミー
パルスは、実際のデータがアレイを通ることを模擬す
る。ダミーセンス増幅器145はそれの入力線における非
常に小さい電圧、たとえば数百ミリボルト、を用い、回
路点Ｂ′における全CMOSレール電圧、たとえば５ボル
ト、までそのレベルを増幅する。図示のセンス増幅器は
線150からの入力信号を反転しないから、出力回路点
Ｂ′におけるのと同じ極性の信号を生ずる。
図示の実施例においては、出力回路点Ｂ′における信
号は低−高移行である。この移行はナンドゲート140Bを
トリガしてリセツトパルスを発生させる。インバータ10
4Aの列がリセツトパルスの幅を決定する。これは回路点
Ｄに高−低−高出力パルスを生じさせる。これは、回路
点Ｂについて述べたことと全く同じで、この場合にはイ
ンバータ140とナンドゲート141を通される。回路点Ｄか
らフリツプフロツプ148へ供給されるパルスは、フリツ
プフロツプ148からの出力回路点Ｃに高−低移行を生じ
させる。その移行パルスは全てのセンス増幅器の入力ト
ランジスタ104（第１図）のゲートへ送られる。ダミー
センス増幅器145の動作は、それへ電力が常に供給され
ていることを除き、トランジスタ104,105,106,107,108,
109,110,111,112を含むセンス増幅器（第１図）の動作
と全く同じである。
号は低−高移行である。この移行はナンドゲート140Bを
トリガしてリセツトパルスを発生させる。インバータ10
4Aの列がリセツトパルスの幅を決定する。これは回路点
Ｄに高−低−高出力パルスを生じさせる。これは、回路
点Ｂについて述べたことと全く同じで、この場合にはイ
ンバータ140とナンドゲート141を通される。回路点Ｄか
らフリツプフロツプ148へ供給されるパルスは、フリツ
プフロツプ148からの出力回路点Ｃに高−低移行を生じ
させる。その移行パルスは全てのセンス増幅器の入力ト
ランジスタ104（第１図）のゲートへ送られる。ダミー
センス増幅器145の動作は、それへ電力が常に供給され
ていることを除き、トランジスタ104,105,106,107,108,
109,110,111,112を含むセンス増幅器（第１図）の動作
と全く同じである。
第２図の制御回路におけるパルスのタイミングは第３
図のタイミング図を参照すると最も良く理解できる。理
解を容易にするためにパルスと遅延は誇張して示してい
る。第２図と第３図を参照して、回路点Ａにおけるクロ
ツクからの低−高の移行200が本発明の制御回路の動作
サイクルを開始させる。これは回路点Ｂにおける高−低
の移行201をトリガする。その移行201はフリツプフロツ
プ148をセツトして回路点Ｃに移行202を生じさせる。こ
の移行202に従ってアレイのセンス増幅器への電力供給
が開始され、その電力供給はパルス206の継続中続けら
れる。
図のタイミング図を参照すると最も良く理解できる。理
解を容易にするためにパルスと遅延は誇張して示してい
る。第２図と第３図を参照して、回路点Ａにおけるクロ
ツクからの低−高の移行200が本発明の制御回路の動作
サイクルを開始させる。これは回路点Ｂにおける高−低
の移行201をトリガする。その移行201はフリツプフロツ
プ148をセツトして回路点Ｃに移行202を生じさせる。こ
の移行202に従ってアレイのセンス増幅器への電力供給
が開始され、その電力供給はパルス206の継続中続けら
れる。
その間に、回路点Ａにおける入力クロツクパルスの立
上り縁部200がレジスタ142と、ダミーレジスタ143と、
ダミーセンス増幅器145を介して出力回路点Ｂ′へ進
む。それらの付加回路素子は回路点Ａからのパルスを、
実際のパルスが主アレイを通り、出力信号がそれらのそ
れぞれのセンス増幅器から発生されるように、少くとも
十分に長く意図的に遅延させる。この遅延は、回路点Ａ
における低−高の移行200と低−高の移行203の間の時間
の差により反映される。回路点Ｂ′における低−高の移
行203は回路点Ｄにおける高−低の移行204をトリガす
る。回路点Ｄにおけるこの遅らされた移行204は回路点
Ｃにおける正しい高−低の移行205をトリガする。これ
はフリツプフロツプ148の出力である。
上り縁部200がレジスタ142と、ダミーレジスタ143と、
ダミーセンス増幅器145を介して出力回路点Ｂ′へ進
む。それらの付加回路素子は回路点Ａからのパルスを、
実際のパルスが主アレイを通り、出力信号がそれらのそ
れぞれのセンス増幅器から発生されるように、少くとも
十分に長く意図的に遅延させる。この遅延は、回路点Ａ
における低−高の移行200と低−高の移行203の間の時間
の差により反映される。回路点Ｂ′における低−高の移
行203は回路点Ｄにおける高−低の移行204をトリガす
る。回路点Ｄにおけるこの遅らされた移行204は回路点
Ｃにおける正しい高−低の移行205をトリガする。これ
はフリツプフロツプ148の出力である。
したがつて、回路点Ａにおける低−高の移行200と回
路点Ｂ′における低−高の移行203の間の遅延は、回路
点Ｃにおける低−高の移行202と回路点Ｃにおける高−
低の移行205の間の遅延に等しい。したがつて、パルス2
06の幅はダミーデータ路における遅延時間を表す。ダミ
ーデータ路における入力クロツクパルスの遅延の後で、
回路点Ｄにおける高−低の移行204がフリツプフロツプ1
48をリセツトして、センス増幅器への電力供給を断つ。
トランジスタ104（第１図）のゲートである回路点Ｃに
おける高−低の移行205はこの電力遮断を行う。
路点Ｂ′における低−高の移行203の間の遅延は、回路
点Ｃにおける低−高の移行202と回路点Ｃにおける高−
低の移行205の間の遅延に等しい。したがつて、パルス2
06の幅はダミーデータ路における遅延時間を表す。ダミ
ーデータ路における入力クロツクパルスの遅延の後で、
回路点Ｄにおける高−低の移行204がフリツプフロツプ1
48をリセツトして、センス増幅器への電力供給を断つ。
トランジスタ104（第１図）のゲートである回路点Ｃに
おける高−低の移行205はこの電力遮断を行う。
第２図に示されている基準電圧発生器103が第４図に
詳しく示されている。第４図を参照して、Ｐチヤネルト
ランジスタ120,122とＮチヤネルトランジスタ121,123が
温度補償電流源を構成する。この電流源は出力回路点Ｑ
における電圧の温度による変化を補償する。回路点Ｑに
おける温度補償回路の出力がダミーEPROM125のゲートへ
加えられる。そのEPROMのソースがVssへ接続され、それ
のドレインがセンス増幅器へ接続される。そのセンス増
幅器の入力端子、回路点Ｒ、がＮチヤネルエンハンス型
MOSトランジスタ126のドレインとＮチヤネルデプリーシ
ヨン型トランジスタ128のソースの間で接続される。こ
のセンス増幅器はダミーデータ路中のセンス増幅器と同
様に、常にオン状態にあるから、トランジスタ127のゲ
ートは図示のようにVccへ結合される。
詳しく示されている。第４図を参照して、Ｐチヤネルト
ランジスタ120,122とＮチヤネルトランジスタ121,123が
温度補償電流源を構成する。この電流源は出力回路点Ｑ
における電圧の温度による変化を補償する。回路点Ｑに
おける温度補償回路の出力がダミーEPROM125のゲートへ
加えられる。そのEPROMのソースがVssへ接続され、それ
のドレインがセンス増幅器へ接続される。そのセンス増
幅器の入力端子、回路点Ｒ、がＮチヤネルエンハンス型
MOSトランジスタ126のドレインとＮチヤネルデプリーシ
ヨン型トランジスタ128のソースの間で接続される。こ
のセンス増幅器はダミーデータ路中のセンス増幅器と同
様に、常にオン状態にあるから、トランジスタ127のゲ
ートは図示のようにVccへ結合される。
この基準電圧発生器103内のセンス増幅器はアレイの
センス増幅器およびダミーデータ路のセンス増幅器に類
似するが、フルMOS終段増幅段は用いない。したがつ
て、このセンス増幅器は反転出力端子「OUT」を有す
る。更に、この反転出力端子からの信号は図示のように
Ｎチヤネルデプリーシヨン型トランジスタ128のゲート
へ負帰還される。その他の面では、このセンス増幅器の
動作はセンス増幅器145（第２図）の動作と全く同じで
あり、トランジスタ126はトランジスタ106Aに類似し、
トランジスタ129,130はトランジスタ107A,108Aにそれぞ
れ類似し、トランジスタ131,132はトランジスタ109A,11
0Aにそれぞれ類似する。基準電圧発生器中のこのセンス
増幅器は、回路へ電力が供給された時に出力回路点「OU
T」における電圧が、PLD自体に用いられているセンス増
幅器の引外し点の近くに収束するように構成される。こ
れにより、積項線を検出中はそんなに大きく引下げられ
ないように、積項線をセンス増幅器の引外し点の近くに
置くことができる。周知のように、こうすることにより
アレイの動作速度が高くなる。
センス増幅器およびダミーデータ路のセンス増幅器に類
似するが、フルMOS終段増幅段は用いない。したがつ
て、このセンス増幅器は反転出力端子「OUT」を有す
る。更に、この反転出力端子からの信号は図示のように
Ｎチヤネルデプリーシヨン型トランジスタ128のゲート
へ負帰還される。その他の面では、このセンス増幅器の
動作はセンス増幅器145（第２図）の動作と全く同じで
あり、トランジスタ126はトランジスタ106Aに類似し、
トランジスタ129,130はトランジスタ107A,108Aにそれぞ
れ類似し、トランジスタ131,132はトランジスタ109A,11
0Aにそれぞれ類似する。基準電圧発生器中のこのセンス
増幅器は、回路へ電力が供給された時に出力回路点「OU
T」における電圧が、PLD自体に用いられているセンス増
幅器の引外し点の近くに収束するように構成される。こ
れにより、積項線を検出中はそんなに大きく引下げられ
ないように、積項線をセンス増幅器の引外し点の近くに
置くことができる。周知のように、こうすることにより
アレイの動作速度が高くなる。
基準電圧発生器103は、本発明のPLD内のセンス増幅器
がEPROMセルの電流を追従できるようにする。それはセ
ンス増器器の引外し点をEPROMセルの電流の可変関数に
して、EPROMのどのようなプロセス変化も補償する。ア
レイのEPROMのセル電流は第４図のセンス増幅器内のEPR
OM125のセル電流により処理される。プロセス変化のた
めにアレイのEPROM（およびダミーEPROM125）が僅かに
遅いとすると、基準発生器のないこのセンス増幅器はよ
り遅い。その理由は、出力信号を供給するためにセンス
増幅器を高から低へ、または低から高へ移行させるのに
長い時間を要するからである。ダミーEPROMを含むこの
基準電圧発生器を用いることにより、PLDのセンス増幅
器のプロセスに対する独立性が一層高くなる。
がEPROMセルの電流を追従できるようにする。それはセ
ンス増器器の引外し点をEPROMセルの電流の可変関数に
して、EPROMのどのようなプロセス変化も補償する。ア
レイのEPROMのセル電流は第４図のセンス増幅器内のEPR
OM125のセル電流により処理される。プロセス変化のた
めにアレイのEPROM（およびダミーEPROM125）が僅かに
遅いとすると、基準発生器のないこのセンス増幅器はよ
り遅い。その理由は、出力信号を供給するためにセンス
増幅器を高から低へ、または低から高へ移行させるのに
長い時間を要するからである。ダミーEPROMを含むこの
基準電圧発生器を用いることにより、PLDのセンス増幅
器のプロセスに対する独立性が一層高くなる。
次に、多数のクロツクを用いる本発明の別の実施例が
示されている第５図を参照する。各クロツクは第２図に
示されているような種類のセンス増幅器制御回路102を
有する。それらの制御回路は上記と全く同様に動作す
る。たとえば、各クロツクはPLD内の種々の機能を制御
できる。たとえば、クロツク１と２は回路A,Bをそれぞ
れ介して種々の入力データセツトをクロツクできる。こ
の場合に、あるデータセツトは別のデータセツトとは異
る速度でクロツクされる。PLDの出力レジスタをクロツ
クするために第３のクロツクが時に用いられる。出力レ
ジスタはアレイを介して入力項へ共通に帰還されるか
ら、PLDのセンス増幅器は、それらの入力項の計算を行
うために、この帰還動作中にターンオンせねばならな
い。それは帰還されるデータを含む。
示されている第５図を参照する。各クロツクは第２図に
示されているような種類のセンス増幅器制御回路102を
有する。それらの制御回路は上記と全く同様に動作す
る。たとえば、各クロツクはPLD内の種々の機能を制御
できる。たとえば、クロツク１と２は回路A,Bをそれぞ
れ介して種々の入力データセツトをクロツクできる。こ
の場合に、あるデータセツトは別のデータセツトとは異
る速度でクロツクされる。PLDの出力レジスタをクロツ
クするために第３のクロツクが時に用いられる。出力レ
ジスタはアレイを介して入力項へ共通に帰還されるか
ら、PLDのセンス増幅器は、それらの入力項の計算を行
うために、この帰還動作中にターンオンせねばならな
い。それは帰還されるデータを含む。
したがつて、それら３つのクロツクのうちの任意の１
つにより任意のデータがクロツクされるものとすると、
本発明のPLD内のセンス増幅器を制御回路102A,102B,102
Cを用いてターンオンすることが重要である。したがつ
て、制御回路102A,102B,102Cの出力はオアゲート162を
介して全て出力端子へ送られる。したがつて、先に述べ
たように、それの対応するクロツク1,2または３からの
パルスが存在した時に、アレイ中の全てのセンス増幅器
に対する電力供給信号と電力遮断信号を独立に発生でき
る。それらのクロツクの２つが重なり合つたとしても、
オアゲート162から出たパルスは、２つのクロツク信号
の後のものがダミーデータ路を通つて現われた終了信号
を発生するまで、センス増幅器をオン状態に保つ。
つにより任意のデータがクロツクされるものとすると、
本発明のPLD内のセンス増幅器を制御回路102A,102B,102
Cを用いてターンオンすることが重要である。したがつ
て、制御回路102A,102B,102Cの出力はオアゲート162を
介して全て出力端子へ送られる。したがつて、先に述べ
たように、それの対応するクロツク1,2または３からの
パルスが存在した時に、アレイ中の全てのセンス増幅器
に対する電力供給信号と電力遮断信号を独立に発生でき
る。それらのクロツクの２つが重なり合つたとしても、
オアゲート162から出たパルスは、２つのクロツク信号
の後のものがダミーデータ路を通つて現われた終了信号
を発生するまで、センス増幅器をオン状態に保つ。
本発明の別の電力節約特徴は、第６図に示されている
より永久的なスイツチング技術を用いることである。こ
の実施例においては、各積項線のセンス増幅器170A,170
B,170Cをそれぞれのスイツチ171A,171B,171Cによりスイ
ツチオフできることである。PLDのほとんどの応用にお
いては、ある積項が決して用いられないようにアレイが
プログラムされる。本発明のこの特徴を用いて、使用さ
れていない積項線のためのセンス増幅器への電力をこの
プログラミングステツプ中は断つことができる。スイツ
チ171A,171B,171Cは実際には通常のEPROMである。それ
らのスイッチは、この分野で周知のように、採用してい
る他の回路素子の極性とEPROMの種類とに応じて、それ
らのスイツチの浮動ゲートにおける電極の存在により開
かれ、電荷の非存在により閉じられる。最初のプログラ
ミングコードがPLDへ送られて、センス増幅器に対する
関連する積項がアレイの動作中は用いられないことを指
示した時に、それらのスイツチが自動的に開かれてそれ
らのセンス増幅器を第６図に示すように切離す。
より永久的なスイツチング技術を用いることである。こ
の実施例においては、各積項線のセンス増幅器170A,170
B,170Cをそれぞれのスイツチ171A,171B,171Cによりスイ
ツチオフできることである。PLDのほとんどの応用にお
いては、ある積項が決して用いられないようにアレイが
プログラムされる。本発明のこの特徴を用いて、使用さ
れていない積項線のためのセンス増幅器への電力をこの
プログラミングステツプ中は断つことができる。スイツ
チ171A,171B,171Cは実際には通常のEPROMである。それ
らのスイッチは、この分野で周知のように、採用してい
る他の回路素子の極性とEPROMの種類とに応じて、それ
らのスイツチの浮動ゲートにおける電極の存在により開
かれ、電荷の非存在により閉じられる。最初のプログラ
ミングコードがPLDへ送られて、センス増幅器に対する
関連する積項がアレイの動作中は用いられないことを指
示した時に、それらのスイツチが自動的に開かれてそれ
らのセンス増幅器を第６図に示すように切離す。
第１図は本発明の制御回路がPLDにおいてどのように用
いられるかを示すブロツク回路図、第２図は本発明の制
御回路のブロツク回路図、第３図は第２図の回路に関連
して用いられるパルスと信号のタイミング図、第４図は
第２図に示されている基準電圧発生器の回路図、第５図
は多数のクロツクを用いる本発明の好適な実施例のブロ
ツク図、第６図はセンス増幅器に付加スイツチを用いる
本発明の好適な実施例のブロツク図である。 102……制御回路、103……基準電圧発生器、142……レ
ジスタ、143……ダミーアレイ、145……ダミーセンス増
幅器、148……フリツプフロツプ、170A,170B,170C……
センス増幅器。
いられるかを示すブロツク回路図、第２図は本発明の制
御回路のブロツク回路図、第３図は第２図の回路に関連
して用いられるパルスと信号のタイミング図、第４図は
第２図に示されている基準電圧発生器の回路図、第５図
は多数のクロツクを用いる本発明の好適な実施例のブロ
ツク図、第６図はセンス増幅器に付加スイツチを用いる
本発明の好適な実施例のブロツク図である。 102……制御回路、103……基準電圧発生器、142……レ
ジスタ、143……ダミーアレイ、145……ダミーセンス増
幅器、148……フリツプフロツプ、170A,170B,170C……
センス増幅器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハル・カコフスキイ アメリア合衆国 75252 テキサス州・ グラス・ウエスト クリーク ドライ ブ・4208 (72)発明者 ドヴーアミ・ヴアイダー アメリア合衆国 94087 カリフォルニ ア州・サニイベール・ロックフエラー ドライブ・ナンバ８エイ・930 (56)参考文献 特開 昭61−126684（ＪＰ，Ａ) 特開 昭61−148696（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (2)
- 【請求項１】浮動ゲート蓄積セルのアレイ中のデータ線
上のデータを一定間隔で検出するために用いられる複数
のセンス増幅器への電力を制御する回路において、 前記アレイを通る複数の第１のデータ路を備え、 前記複数の第１のデータ路の幾つかに付随させて１つづ
つ設けられる複数のクロック手段を備え、これらのクロ
ック手段のそれぞれによって、付随した前記第１のデー
タ路を通しての入力データの前記アレイ中への伝播を開
始させる開始信号が与えられ、 前記クロック手段それぞれに１つづつ対応している複数
の第２のデータ路であって、この第２のデータ路におけ
るデータの遅延が前記複数の第１のデータ路の最大遅延
以上となるよう、前記第１の複数のデータ路中の必要な
全ての回路素子と同一の回路素子を含む前記第２の複数
のデータ路を備え、 前記クロック手段それぞれに結合されていてダミーデー
タパルスを送る手段であって、前記開始信号を受けた時
に、結合されている前記クロック手段に付随している、
前記第２の複数のデータ路の１つを通して、ダミーデー
タパルスを送る手段を備え、 前記第２のデータ路それぞれに付随して１つづつ設けら
れる複数の検出手段であって、当該第２のデータ路を前
記ダミーデータが通過し終えたことを検出し、それに応
答して終了信号を与える複数の検出手段を備え、 前記開始信号および前記終了信号の論理和をとるオアゲ
ート手段を備え、 前記センス増幅器と前記オアゲート手段へ結合され、前
記オアゲート手段から前記開始信号を受けた時に前記セ
ンス増幅器へ電力を供給し、前記オアゲート手段から終
了信号を受けた時に前記センス増幅器への電力供給を断
ち、それにより前記センス増幅器にはデータ伝送中だけ
電力が供給され、それ以外の時は電力が供給されず、も
って前記センス増幅器における電力消費を減少させるス
イッチング手段を傭える ことを特徴とする複数のセンス増幅器への電力を制御す
る回路。 - 【請求項２】浮動ゲート蓄積セルのアレイ中のデータ線
上のデータを一定間隔で検出するために用いられる複数
のセンス増幅器への電力を制御する回路において、 前記アレイを通る複数のデータ路と、 前記複数のデータ路の幾つかに付随させて１つづつ設け
られる複数のクロック手段を備え、これらのクロック手
段のそれぞれによって、付随した前記第１のデータ路を
通しての入力データの前記アレイ中への伝播を開始させ
る開始信号が与えられ、 前記複数のデータ路における最大遅延以上の量だけ、前
記各開始信号を遅延させ、前記各遅延が終った時に終了
信号をおのおの発生する遅延手段を備え、 前記開始信号および前記終了信号の論理和をとるための
オアゲート手段を備え、 前記センス増幅器と前記オアゲート手段へ結合され、前
記オアゲート手段から前記開始信号を受けた時に前記セ
ンス増幅器へ電力を供給し、前記オアゲート手段から終
了信号を受けた時に前記センス増幅器への電力供給を断
ち、それにより前記センス増幅器にはデータ伝送中だけ
電力が供給され、それ以外の時は電力が供給されず、も
って前記センス増幅器における電力消費を減少させるス
イッチング手段を傭える ことを特徴とする複数のセンス増幅器への電力を制御す
る回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US240,089 | 1988-09-02 | ||
| US07/240,089 US4851720A (en) | 1988-09-02 | 1988-09-02 | Low power sense amplifier for programmable logic device |
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| Publication Number | Publication Date |
|---|---|
| JPH02101699A JPH02101699A (ja) | 1990-04-13 |
| JP2858134B2 true JP2858134B2 (ja) | 1999-02-17 |
Family
ID=22905076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22473589A Expired - Fee Related JP2858134B2 (ja) | 1988-09-02 | 1989-09-01 | 複数のセンス増幅器への電力を制御する回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4851720A (ja) |
| EP (1) | EP0357213B1 (ja) |
| JP (1) | JP2858134B2 (ja) |
| DE (1) | DE68918030T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4963769A (en) * | 1989-05-08 | 1990-10-16 | Cypress Semiconductor | Circuit for selective power-down of unused circuitry |
| KR920001325B1 (ko) * | 1989-06-10 | 1992-02-10 | 삼성전자 주식회사 | 메모리 소자내의 센스 앰프 드라이버 |
| US5163168A (en) * | 1990-03-30 | 1992-11-10 | Matsushita Electric Industrial Co., Ltd. | Pulse signal generator and redundancy selection signal generator |
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
| US5247213A (en) * | 1990-05-08 | 1993-09-21 | Advanced Micro Devices, Inc. | Programmable sense amplifier power reduction |
| US5051620A (en) * | 1990-07-31 | 1991-09-24 | Burgin Kenneth N | Precharged logic systems with protection against current leakage |
| US5450608A (en) * | 1993-04-15 | 1995-09-12 | Intel Corporation | Programmable logic having selectable output states for initialization and resets asynchronously using control bit associated with each product term |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| US5719505A (en) * | 1995-04-11 | 1998-02-17 | International Business Machines Corporation | Reduced power PLA |
| US5712790A (en) * | 1995-04-11 | 1998-01-27 | International Business Machines Corporation | Method of power reduction in pla's |
| US5565791A (en) * | 1995-07-07 | 1996-10-15 | Cypress Semiconductor Corporation | Method and apparatus for disabling unused sense amplifiers |
| US5666310A (en) * | 1996-01-30 | 1997-09-09 | Cypress Semiconductor | High-speed sense amplifier having variable current level trip point |
| JP3717388B2 (ja) * | 2000-09-27 | 2005-11-16 | 株式会社リコー | 基準電圧発生回路及びその出力値調整方法並びに電源装置 |
| US7126869B1 (en) | 2003-06-26 | 2006-10-24 | Cypress Semiconductor Corp. | Sense amplifier with dual cascode transistors and improved noise margin |
| US7400167B2 (en) * | 2005-08-16 | 2008-07-15 | Altera Corporation | Apparatus and methods for optimizing the performance of programmable logic devices |
| US7505341B2 (en) * | 2006-05-17 | 2009-03-17 | Micron Technology, Inc. | Low voltage sense amplifier and sensing method |
Family Cites Families (19)
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|---|---|---|---|---|
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| US4658158A (en) * | 1980-07-03 | 1987-04-14 | Xerox Corporation | Voltage sense amplifier using NMOS |
| JPS57117188A (en) * | 1981-01-12 | 1982-07-21 | Toshiba Corp | Sense amplifier circuit |
| EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
| US4599525A (en) * | 1983-02-02 | 1986-07-08 | Rockwell International Corporation | De-glitch circuitry for video game memories |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| US4725984A (en) * | 1984-02-21 | 1988-02-16 | Seeq Technology, Inc. | CMOS eprom sense amplifier |
| US4617479B1 (en) * | 1984-05-03 | 1993-09-21 | Altera Semiconductor Corp. | Programmable logic array device using eprom technology |
| US4604732A (en) * | 1984-05-29 | 1986-08-05 | Thomson Components-Mostek Corporation | Power supply dependent voltage reference circuit |
| US4609986A (en) * | 1984-06-14 | 1986-09-02 | Altera Corporation | Programmable logic array device using EPROM technology |
| JPH0736273B2 (ja) * | 1984-11-26 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路 |
| JPH0793028B2 (ja) * | 1984-12-22 | 1995-10-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| DE3583669D1 (de) * | 1984-12-25 | 1991-09-05 | Toshiba Kawasaki Kk | Nichtfluechtige halbleiterspeicheranordnung. |
| US4739198A (en) * | 1985-03-11 | 1988-04-19 | Nec Corporation | Signal output circuit of a push-pull type |
| JPS6214520A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | メモリの出力バツフア回路 |
| US4727519A (en) * | 1985-11-25 | 1988-02-23 | Motorola, Inc. | Memory device including a clock generator with process tracking |
| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
| JPS62231500A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| FR2609831B1 (fr) * | 1987-01-16 | 1989-03-31 | Thomson Semiconducteurs | Circuit de lecture pour memoire |
-
1988
- 1988-09-02 US US07/240,089 patent/US4851720A/en not_active Expired - Lifetime
-
1989
- 1989-07-24 EP EP89307499A patent/EP0357213B1/en not_active Expired - Lifetime
- 1989-07-24 DE DE68918030T patent/DE68918030T2/de not_active Expired - Fee Related
- 1989-09-01 JP JP22473589A patent/JP2858134B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68918030T2 (de) | 1995-05-18 |
| DE68918030D1 (de) | 1994-10-13 |
| EP0357213A3 (en) | 1991-05-22 |
| EP0357213B1 (en) | 1994-09-07 |
| JPH02101699A (ja) | 1990-04-13 |
| US4851720A (en) | 1989-07-25 |
| EP0357213A2 (en) | 1990-03-07 |
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