JPS58139393A - レベル感知回路 - Google Patents
レベル感知回路Info
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- JPS58139393A JPS58139393A JP57218481A JP21848182A JPS58139393A JP S58139393 A JPS58139393 A JP S58139393A JP 57218481 A JP57218481 A JP 57218481A JP 21848182 A JP21848182 A JP 21848182A JP S58139393 A JPS58139393 A JP S58139393A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は集積回路技術でつくられるレベル感知回路に関
し、史に詳細にいうと、ＭＯ８ＦＥＴ読取り専用メモ＋
７（ＲＯＭ）アレイ果檀回路におけるデータ感知増巾器
として有用なレベル感知回路に関する。
し、史に詳細にいうと、ＭＯ８ＦＥＴ読取り専用メモ＋
７（ＲＯＭ）アレイ果檀回路におけるデータ感知増巾器
として有用なレベル感知回路に関する。
ＲＯＭ集積回路装置で用いられるレベル感知性のデータ
感知回路はアドレス可能ナスイツチング装置マトリクス
におけるスイッチング装置の仔無によって生じるデータ
信号を感知するように設計される。ＩＧＦＥＴ ＲＯ
Ｍの場合、アドレスされたＩ ＧＦＥＴの有哄はビット
・センス線の電位を所定の電位に保ったままにするか又
は一方の電源電圧レベルに変える。選択されたメモリ・
セル・ロケーションをアドレスしビット・センス線上の
状態を判定するのに景する時ｎ？ｌはＲＯＭの性能ある
いは利用価値を決める重要な要素である。この時間は装
置の寸法、電源電圧レベル、寄生回路’４を反ひデータ
感知回路の１，６答時間などの種々の回路パラメータに
依存する。
感知回路はアドレス可能ナスイツチング装置マトリクス
におけるスイッチング装置の仔無によって生じるデータ
信号を感知するように設計される。ＩＧＦＥＴ ＲＯ
Ｍの場合、アドレスされたＩ ＧＦＥＴの有哄はビット
・センス線の電位を所定の電位に保ったままにするか又
は一方の電源電圧レベルに変える。選択されたメモリ・
セル・ロケーションをアドレスしビット・センス線上の
状態を判定するのに景する時ｎ？ｌはＲＯＭの性能ある
いは利用価値を決める重要な要素である。この時間は装
置の寸法、電源電圧レベル、寄生回路’４を反ひデータ
感知回路の１，６答時間などの種々の回路パラメータに
依存する。
感知増巾器としては、プリチャージされるデータ・ビッ
ト・センス線あるいはビット線に簡単なインバータを結
合したもの、あるいはＩ ＥＥＥＪｏｕｒｎａｌ ｏ
ｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ。
ト・センス線あるいはビット線に簡単なインバータを結
合したもの、あるいはＩ ＥＥＥＪｏｕｒｎａｌ ｏ
ｆ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ。
Ｖｏｌ、５Ｃ−１５，Ａｕｇｌｓｔ １９８０．ｐｐ
−６８６〜６９５、Ｙ、Ｋｉｔａｎｏ他による”Ａ ４
−ＭｂｉｔＦｕｌ’１−Ｗａｆｅｒ ＲＯＭ”に示さ
れるように、プリチャージされるデータ線をドレイン電
源電圧し□ ベルからＩＧＦＥＴのスレショルド電圧まで放電する必
要があるクリック応答性のインバータ回路を用いるもの
、あるいはもつと＋ｉ雑な設計のものとしては、ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１４゜０ｃ
ｔｏｂｅｒ １９７９． ｐＰ、８５５〜８５９．
Ｋ。
−６８６〜６９５、Ｙ、Ｋｉｔａｎｏ他による”Ａ ４
−ＭｂｉｔＦｕｌ’１−Ｗａｆｅｒ ＲＯＭ”に示さ
れるように、プリチャージされるデータ線をドレイン電
源電圧し□ ベルからＩＧＦＥＴのスレショルド電圧まで放電する必
要があるクリック応答性のインバータ回路を用いるもの
、あるいはもつと＋ｉ雑な設計のものとしては、ＩＥＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１４゜０ｃ
ｔｏｂｅｒ １９７９． ｐＰ、８５５〜８５９．
Ｋ。
Ｎｉ’ｋＭｈｉ弛札・よる”Ａ ６４ ｍＷ １２
８Ｋ ＥＢ−ＲＯＭＭｖｃボされるように、高い論理
スレショルド・スイッチング点を有するインバータを用
い、ビット線が感知の前に完全に放電する必要がないよ
うにすることによって比較的長い放電時間欠回避するよ
うにしたものがある。この高スレショルド・インバータ
回路はデータ・ビット線の変化を感知するのに必要な時
間を減じるが、多数のクロック信号な必要とし、データ
の誤読取りケなくすためには厳密なシーケンス制御を必
要とする。加えて、付勢パルスが早く立−Ｅりすぎると
データ・ビット線の′電圧に関係な（高レベルの毎号が
読取られてしまうため、付勢パルスの遷移時間も＠否に
設定される必要がある。他のレベル感知性のＲ′ □。
８Ｋ ＥＢ−ＲＯＭＭｖｃボされるように、高い論理
スレショルド・スイッチング点を有するインバータを用
い、ビット線が感知の前に完全に放電する必要がないよ
うにすることによって比較的長い放電時間欠回避するよ
うにしたものがある。この高スレショルド・インバータ
回路はデータ・ビット線の変化を感知するのに必要な時
間を減じるが、多数のクロック信号な必要とし、データ
の誤読取りケなくすためには厳密なシーケンス制御を必
要とする。加えて、付勢パルスが早く立−Ｅりすぎると
データ・ビット線の′電圧に関係な（高レベルの毎号が
読取られてしまうため、付勢パルスの遷移時間も＠否に
設定される必要がある。他のレベル感知性のＲ′ □。
ＯＭプレイ感知回路としては、Ｉ ＢＭ Ｔｅｃｈｎ
ｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、
Ｖｏｌ、２５゜Ｎｏｖｅｍｂｅｒ １９８０．ｐｐ、
２２５０〜２２５４．Ｈ，Ｌ。
ｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、
Ｖｏｌ、２５゜Ｎｏｖｅｍｂｅｒ １９８０．ｐｐ、
２２５０〜２２５４．Ｈ，Ｌ。
Ｋａｌｔｅｒ他による” Ｈｉｇｈ Ｎｏ１ｓａ Ｉ
ｍｍｕｎｉｔｙＣｏｌｕｍｎ ５ｅｌｅｃｔ／５ｅｎ
ｓｅ ＡｍｐｌｉｆｉｅｒＣ４ｒｃｕｉｔ”に示され
るように、レベル感知性のシュミット・トリガ回路な論
理付勢クロック・パルスと組合わせることによって適正
な回路動作が得られるようにしたものがある。
ｍｍｕｎｉｔｙＣｏｌｕｍｎ ５ｅｌｅｃｔ／５ｅｎ
ｓｅ ＡｍｐｌｉｆｉｅｒＣ４ｒｃｕｉｔ”に示され
るように、レベル感知性のシュミット・トリガ回路な論
理付勢クロック・パルスと組合わせることによって適正
な回路動作が得られるようにしたものがある。
その他のレベル感知性の感知回路としては、米国峙許第
５８７３８５６号に示されるように、入力ＩＧＦＥＴの
ソース電極へ反転入力信号をフィードバックすることに
より、請人する入力信号ではゲート−ソース電圧を高め
、従ってドレイン電流の変化速度を而め、減少する入力
信号ではゲート−ソース電圧を減少させるものがある。
５８７３８５６号に示されるように、入力ＩＧＦＥＴの
ソース電極へ反転入力信号をフィードバックすることに
より、請人する入力信号ではゲート−ソース電圧を高め
、従ってドレイン電流の変化速度を而め、減少する入力
信号ではゲート−ソース電圧を減少させるものがある。
他にもｍ Ｚのレベル感知性の感知回路が提案されてい
るが、従来の技術は、複雑なりロツ、り制佃１ヶ必要と
する、スイッチング速ＩＷが遅い、感知レベルが不女定
になりやすいなどの問題がある。
るが、従来の技術は、複雑なりロツ、り制佃１ヶ必要と
する、スイッチング速ＩＷが遅い、感知レベルが不女定
になりやすいなどの問題がある。
従って、本弁明の目的は柳雑なりロック制イ即を必要と
することなく電圧レベルを尚運感知でさるレベル感知回
路を提供することである。
することなく電圧レベルを尚運感知でさるレベル感知回
路を提供することである。
、 本発明によるレベル感知回路は尚度のヒステリシ
スを有し、入力信号はインバータ増巾器のゲート成極に
印加される。この入力インバータ増巾器は最初少な（と
も一方の電源から分離され、入力信号のレベルが変わっ
た後にこの電源に選択的に接続される。回路の性能及び
選択性を高めるため２つのフィードバック路が設けられ
る。第１のフィードバック路はソースフォロア増巾器な
含み、この増巾器は人力インバータ増巾器のゲート−ソ
ース電圧を変えることによって入力インバータ増巾器の
コンダクタンスを変える働きをする。第２のフィードバ
ック路は出力インバータ増巾器を含み、この増巾器は共
通のソース・ノードとソース電源電圧との間に直列に接
続された半導体装置のコンダクタンスを制御する。
スを有し、入力信号はインバータ増巾器のゲート成極に
印加される。この入力インバータ増巾器は最初少な（と
も一方の電源から分離され、入力信号のレベルが変わっ
た後にこの電源に選択的に接続される。回路の性能及び
選択性を高めるため２つのフィードバック路が設けられ
る。第１のフィードバック路はソースフォロア増巾器な
含み、この増巾器は人力インバータ増巾器のゲート−ソ
ース電圧を変えることによって入力インバータ増巾器の
コンダクタンスを変える働きをする。第２のフィードバ
ック路は出力インバータ増巾器を含み、この増巾器は共
通のソース・ノードとソース電源電圧との間に直列に接
続された半導体装置のコンダクタンスを制御する。
第１図はＮチャネルＩＧＦＥＴ技術で実流された本発明
のレベル感知回路を例示している。ドレイン電圧Ｖｄｄ
と共通のソース電圧ノードＮ１との間には、ディプリー
ション・モードＦＥＴ Ｔ１の形で設けられたインピ
ーダンスとエンノ・ンスメント・モードＦＥＴ Ｔ２が
直列に結合され、第１の分岐回路を形成している。ＦＥ
Ｔ Ｔ１とＴ２は第１のインバータ回路として働（。Ｆ
ＥＴ Ｔ２のゲートに印加される入力１ぎ号Ｖｉｎは出
力端子Ｖｏｕｔに反転して現われる。ドレイン電圧Ｖｄ
ｄとソース・ノードＮ１との間には、ディフーリージョ
ン・モードＦＥＴ ＴＳの形で設けられたインピータン
スとエンハンスメント・モードＦＥＴ Ｔ６が直列に結
合され、第２の分岐回路を形成している。ＦＥＴＴ５と
Ｔ６は第２のインバータ回路として働（。、第２のイン
バータ回路への入力は第１のインバータ回路の出力に対
応する。第２のインバータ回路の出力はノードＮ５’に
現われる。ドレイン電圧Ｖｄｄとソース・ノードＮ１と
の間には、エンハンスメント・ぞ−ドＦＥＴ Ｔ４の
形として設けられた可変インピーダンスが結合され、＠
６の分岐回路火形成している。ＦＥＴ Ｔ４は第１のイ
ンバータ回路の出力に応答する非反転ソースフォロア増
巾器として働く。共通のソース・ノードＮ１はエンハン
スメント・モードＦＥＴ Ｔ６、Ｔ７を介してソース
電源電圧（アース電位にされている）に結合される。Ｆ
ＥＴ Ｔ３の通電電極はノードＮ１とＮ２の間に結合さ
れ、第２のインバータ回路の出力ノードＮ３における信
号に応答する。
のレベル感知回路を例示している。ドレイン電圧Ｖｄｄ
と共通のソース電圧ノードＮ１との間には、ディプリー
ション・モードＦＥＴ Ｔ１の形で設けられたインピ
ーダンスとエンノ・ンスメント・モードＦＥＴ Ｔ２が
直列に結合され、第１の分岐回路を形成している。ＦＥ
Ｔ Ｔ１とＴ２は第１のインバータ回路として働（。Ｆ
ＥＴ Ｔ２のゲートに印加される入力１ぎ号Ｖｉｎは出
力端子Ｖｏｕｔに反転して現われる。ドレイン電圧Ｖｄ
ｄとソース・ノードＮ１との間には、ディフーリージョ
ン・モードＦＥＴ ＴＳの形で設けられたインピータン
スとエンハンスメント・モードＦＥＴ Ｔ６が直列に結
合され、第２の分岐回路を形成している。ＦＥＴＴ５と
Ｔ６は第２のインバータ回路として働（。、第２のイン
バータ回路への入力は第１のインバータ回路の出力に対
応する。第２のインバータ回路の出力はノードＮ５’に
現われる。ドレイン電圧Ｖｄｄとソース・ノードＮ１と
の間には、エンハンスメント・ぞ−ドＦＥＴ Ｔ４の
形として設けられた可変インピーダンスが結合され、＠
６の分岐回路火形成している。ＦＥＴ Ｔ４は第１のイ
ンバータ回路の出力に応答する非反転ソースフォロア増
巾器として働く。共通のソース・ノードＮ１はエンハン
スメント・モードＦＥＴ Ｔ６、Ｔ７を介してソース
電源電圧（アース電位にされている）に結合される。Ｆ
ＥＴ Ｔ３の通電電極はノードＮ１とＮ２の間に結合さ
れ、第２のインバータ回路の出力ノードＮ３における信
号に応答する。
ＦＥＴ Ｔ７の通電電極はノードＮ２とアースの間に結
合され、回路エネーブル４ｉ号ＳＥＴに応答する。
合され、回路エネーブル４ｉ号ＳＥＴに応答する。
ＦＥＴ Ｔ・２０制御電極即ちゲート電極に印加される
、感知されるべき信号Ｖ ｉ ｎは棟々の回路から与え
ることができる。−例として、人力信号はドレイン電圧
Ｖｄｄとアースとの間に直列に結合された１対のインピ
ーダンスＺｌ、Ｚ２ｉびスイッチＳＷを含む回路から与
えられるものとして示されている。入力信号Ｖｉｎの足
常電位即ちＤＣ゛亀位はスイッチＳＷが開いているか盃
か梃びインピーダンスｚ１、ｚ２の相対的な大きさに慎
仔する。人力信号Ｖｉｎの過渡電位即ちＡＣｍ位は２１
、ｚ２の値、入力キャパシタンスＣｉｎの大きさ及びＳ
Ｗ開又はＳＷ閉の時点とＶｉｎ測定時点との間の経過時
間に依存する。ＰＯＭ回路の場合ｚ１は比較的太き（Ｚ
２は比較的小さいから、入力信号Ｖｉｎは比較的大きな
′電圧スイングを有する。スイッチＳＷの開状態、閉状
態はＲＯＭプレイのアドレスされた部分にトランク、ス
タ・スイッチング装置があるか否かによって決まる。
、感知されるべき信号Ｖ ｉ ｎは棟々の回路から与え
ることができる。−例として、人力信号はドレイン電圧
Ｖｄｄとアースとの間に直列に結合された１対のインピ
ーダンスＺｌ、Ｚ２ｉびスイッチＳＷを含む回路から与
えられるものとして示されている。入力信号Ｖｉｎの足
常電位即ちＤＣ゛亀位はスイッチＳＷが開いているか盃
か梃びインピーダンスｚ１、ｚ２の相対的な大きさに慎
仔する。人力信号Ｖｉｎの過渡電位即ちＡＣｍ位は２１
、ｚ２の値、入力キャパシタンスＣｉｎの大きさ及びＳ
Ｗ開又はＳＷ閉の時点とＶｉｎ測定時点との間の経過時
間に依存する。ＰＯＭ回路の場合ｚ１は比較的太き（Ｚ
２は比較的小さいから、入力信号Ｖｉｎは比較的大きな
′電圧スイングを有する。スイッチＳＷの開状態、閉状
態はＲＯＭプレイのアドレスされた部分にトランク、ス
タ・スイッチング装置があるか否かによって決まる。
回路は次のように動作する。感知回路を付勢する前の期
間ではエネーブル人力Ｓ Ｅ Ｔ Ｆｉ、Ｆｌｆｆｉ”
Ｔ ７のスレショルド電圧よりも低いレベルに珠たれ
、ＦＥＴ Ｔ７を非導通状態に保つ。ＦＥＴ Ｔ１は出
カキャパシタンスＣｏｕｔ’ｌドレイン電圧Ｖｄｄに充
電し、ＦＥＴ Ｔ５はノードＮ６と関連する内部ノード
・キャパシタンスＣ３’＆ドレイン′眠圧Ｖｄｄに充′
亀する。スイッチＳＷは開であるから入力Ｖｉｎはイン
ピーダンスＺ１によりＶｄｄに充電される。ＦＥＴＴ２
１．Ｔ ４、Ｔ６は、そσ）ゲートカニすべてドレイン
電圧ｖｄｄＫ接続される力）も、ノードＮ１と関連する
内部ノード・キャパシタンスＣＩＹ（Ｖａｄ−Ｖｔ）（
ＶｔはＦＥＴのスレショルド電圧降下）に充′屯する。
間ではエネーブル人力Ｓ Ｅ Ｔ Ｆｉ、Ｆｌｆｆｉ”
Ｔ ７のスレショルド電圧よりも低いレベルに珠たれ
、ＦＥＴ Ｔ７を非導通状態に保つ。ＦＥＴ Ｔ１は出
カキャパシタンスＣｏｕｔ’ｌドレイン電圧Ｖｄｄに充
電し、ＦＥＴ Ｔ５はノードＮ６と関連する内部ノード
・キャパシタンスＣ３’＆ドレイン′眠圧Ｖｄｄに充′
亀する。スイッチＳＷは開であるから入力Ｖｉｎはイン
ピーダンスＺ１によりＶｄｄに充電される。ＦＥＴＴ２
１．Ｔ ４、Ｔ６は、そσ）ゲートカニすべてドレイン
電圧ｖｄｄＫ接続される力）も、ノードＮ１と関連する
内部ノード・キャパシタンスＣＩＹ（Ｖａｄ−Ｖｔ）（
ＶｔはＦＥＴのスレショルド電圧降下）に充′屯する。
内部キャパシタンスが光′亀゛されてしまうと、すべて
のＦＥＴ Ｔ１〜Ｔ７は非導通状態にバイアスされ、電
流は流れな（なる。
のＦＥＴ Ｔ１〜Ｔ７は非導通状態にバイアスされ、電
流は流れな（なる。
入力Ｖｉｎのレベルを感知する場合は、エネーブル人力
ＳＥＴは高論理レベルに駆動される。このときスイッチ
ＳＷが開のままであるとすると、次の動作が生じる。Ｆ
ＥＴ Ｔ７がオンになり、ノードＮ２を迅速にアース・
レベルに引張る。これによりＦＥＴ Ｔ３のゲート−ソ
ース電圧が増大し、ＦＥＴ Ｔ３をオンにする。ＦＥＴ
Ｔ３はノードＮ１を放電し始め、ＦＥＴ Ｔ２、Ｔ４
、Ｔ６のゲート−ソース電圧を高めてこれらをオンにす
る。ＦＥＴ Ｔ２の導通により出力Ｖｏｕｔが低ドして
ＦＥＴＴ４、Ｔ６のゲート−ソース・）（イアスを織じ
、これらのＦＥＴがノードＮ１に与える電流ヲ減じる。
ＳＥＴは高論理レベルに駆動される。このときスイッチ
ＳＷが開のままであるとすると、次の動作が生じる。Ｆ
ＥＴ Ｔ７がオンになり、ノードＮ２を迅速にアース・
レベルに引張る。これによりＦＥＴ Ｔ３のゲート−ソ
ース電圧が増大し、ＦＥＴ Ｔ３をオンにする。ＦＥＴ
Ｔ３はノードＮ１を放電し始め、ＦＥＴ Ｔ２、Ｔ４
、Ｔ６のゲート−ソース電圧を高めてこれらをオンにす
る。ＦＥＴ Ｔ２の導通により出力Ｖｏｕｔが低ドして
ＦＥＴＴ４、Ｔ６のゲート−ソース・）（イアスを織じ
、これらのＦＥＴがノードＮ１に与える電流ヲ減じる。
これによりノードＮ１は商運に放電され、ノードＮ６は
ドレイン電圧ＶｄｄＶＣ８光電される。
ドレイン電圧ＶｄｄＶＣ８光電される。
ノードＮ１が低ドし絖けると出力Ｖ ｏ ｕ ｔ も
低Ｆし、ついにはノードＮ’１、Ｎ２／（びＶｏｕｔが
実質的にアース電位まで放電する。ＦＥＴＴｌの寸法は
ＦＥＴ Ｔ２、Ｔ６、Ｔ７の寸法よりも十分に小さくさ
れており、ＦＥＴＴ１、Ｔ２、Ｔ６、Ｔ７ がすべて導
通のとき出力Ｖｏｕｔ Ｙ実質的にアース電位まで丁げ
ると共に出力Ｖｏｕｔの放亀速ｒｗｗ高めることができ
るようにしている。ＦＥＴ Ｔ７は主としてスイッチと
して働（かも、他のＦＥＴよりも比較的大きくつ（るこ
とかできる。ＦＥＴ Ｔ３、Ｔ４は以下に述べるように
回路の所望のスイッチング点によって決められる寸法比
を持つべきである。ＦＥＴ Ｔ６を通る電流はＦＥＴ
Ｔ５の寸法によって制御できるからＦＥＴ Ｔ６の寸法
はＭｌではない。
低Ｆし、ついにはノードＮ’１、Ｎ２／（びＶｏｕｔが
実質的にアース電位まで放電する。ＦＥＴＴｌの寸法は
ＦＥＴ Ｔ２、Ｔ６、Ｔ７の寸法よりも十分に小さくさ
れており、ＦＥＴＴ１、Ｔ２、Ｔ６、Ｔ７ がすべて導
通のとき出力Ｖｏｕｔ Ｙ実質的にアース電位まで丁げ
ると共に出力Ｖｏｕｔの放亀速ｒｗｗ高めることができ
るようにしている。ＦＥＴ Ｔ７は主としてスイッチと
して働（かも、他のＦＥＴよりも比較的大きくつ（るこ
とかできる。ＦＥＴ Ｔ３、Ｔ４は以下に述べるように
回路の所望のスイッチング点によって決められる寸法比
を持つべきである。ＦＥＴ Ｔ６を通る電流はＦＥＴ
Ｔ５の寸法によって制御できるからＦＥＴ Ｔ６の寸法
はＭｌではない。
スイッチＳＷがエネーブル入力ＳＥＴの印加の＃ Ｋ
ｒ″′Ｉｔ′）’）ｉ”Ｉ−”Ｃ’−’ｆｌ’／ａＴｓ
４７２１−７ Ｘ Ｚ ２がｚｌよりも小さいとする
と、入力Ｖｉｎは入力キャパシタンスＣ１ｎＹアースへ
放電する。入力Ｖｉｎが減少するとＦＥＴ Ｔ２のゲー
ト−ソース電圧が減少し、最初の状態よりも深＜ＦＥＴ
Ｔ’２をオフにバイアスする。エネーブル入力ＳＥＴが
高レベルになってＦＥＴ Ｔ７’にオンにすると、ノー
ドＮ２が放電し、ＦＥＴ Ｔ３のゲート−ソース・バイ
アスを増大させてＴ６をオンにする。ＦＥＴＴ６はノー
ドＮ１を放電し始め、ＦＥＴ Ｔ４、Ｔ６をオンにする
。ＦＥＴ Ｔ２はＴ４又はＴ６よりも強くオフにされる
から、ＦＥＴ Ｔ２は導通せず、出力ＶｏｕｔはＶｄｄ
のままである。共に副相状態にバイアスされているＦＥ
Ｔ Ｔ５、Ｔ４ は分圧器として働き、ノードＮ１が
これらのＦＥＴの比によって定まる電圧点よりも低い電
圧レベルまで放電しないようにする。ＦＥＴ Ｔ４、Ｔ
３ が同じ寸法であれば、ノードＮ１は約ｖｄｄ／２
で安定化し、従って入力レベルを感知するターン・オ
ン点即ちスイッチング点を（Ｖｄｄ／２）＋Ｖｔにする
。
ｒ″′Ｉｔ′）’）ｉ”Ｉ−”Ｃ’−’ｆｌ’／ａＴｓ
４７２１−７ Ｘ Ｚ ２がｚｌよりも小さいとする
と、入力Ｖｉｎは入力キャパシタンスＣ１ｎＹアースへ
放電する。入力Ｖｉｎが減少するとＦＥＴ Ｔ２のゲー
ト−ソース電圧が減少し、最初の状態よりも深＜ＦＥＴ
Ｔ’２をオフにバイアスする。エネーブル入力ＳＥＴが
高レベルになってＦＥＴ Ｔ７’にオンにすると、ノー
ドＮ２が放電し、ＦＥＴ Ｔ３のゲート−ソース・バイ
アスを増大させてＴ６をオンにする。ＦＥＴＴ６はノー
ドＮ１を放電し始め、ＦＥＴ Ｔ４、Ｔ６をオンにする
。ＦＥＴ Ｔ２はＴ４又はＴ６よりも強くオフにされる
から、ＦＥＴ Ｔ２は導通せず、出力ＶｏｕｔはＶｄｄ
のままである。共に副相状態にバイアスされているＦＥ
Ｔ Ｔ５、Ｔ４ は分圧器として働き、ノードＮ１が
これらのＦＥＴの比によって定まる電圧点よりも低い電
圧レベルまで放電しないようにする。ＦＥＴ Ｔ４、Ｔ
３ が同じ寸法であれば、ノードＮ１は約ｖｄｄ／２
で安定化し、従って入力レベルを感知するターン・オ
ン点即ちスイッチング点を（Ｖｄｄ／２）＋Ｖｔにする
。
入力Ｖｉｎ はノードＮ１よりもゆっ（り放電するが、
Ｖｉｎはノニ１−Ｎ１がＶｄｄ／２ になる前に
・（ｖａｄ／２）＋ｖｔよりもイ氏い１直になら、
ＦＥＴＴ２を非導３８４に保ち、Ｖｏｕｔを最初の値Ｖ
ｄｄ に維持スル。ドレイン電圧Ｖｄｄ がｓ、ｏｖ、
スレショルド電圧が１．２５ Ｖの場合、入力Ｖｉｎ
の場合、入力Ｖｉｎ の状態を正しく感知するため
には、入力ＶｉｎはノードＮ１がＶｄｄ／２になる前に
五７５Ｖまで即ち１スレショルド電圧分だけ放電すれば
よい。
Ｖｉｎはノニ１−Ｎ１がＶｄｄ／２ になる前に
・（ｖａｄ／２）＋ｖｔよりもイ氏い１直になら、
ＦＥＴＴ２を非導３８４に保ち、Ｖｏｕｔを最初の値Ｖ
ｄｄ に維持スル。ドレイン電圧Ｖｄｄ がｓ、ｏｖ、
スレショルド電圧が１．２５ Ｖの場合、入力Ｖｉｎ
の場合、入力Ｖｉｎ の状態を正しく感知するため
には、入力ＶｉｎはノードＮ１がＶｄｄ／２になる前に
五７５Ｖまで即ち１スレショルド電圧分だけ放電すれば
よい。
場合によっては、ＦＥＴ Ｔ４を除去し、ＦＥＴ
Ｔ５及びＴ６によって所要のフィードバック及び分圧作
用を与えることもできる。
Ｔ５及びＴ６によって所要のフィードバック及び分圧作
用を与えることもできる。
第２図は第１図のレベル感知回路をＩＧＦＥＴＲＯＭ集
積回路に適用した回路例を示している。
積回路に適用した回路例を示している。
ＲＯＭアレイはｎＸｍ個のメモリ・セルのマトリクスを
含むが、第２図には４つのメモリＯセルのみが示されて
いる。各メモリ・セルはピット線ＢＬＴ又はＢＬＢと共
通の列線ＣＬとの間に通電電極を結合されたＦＥＴ装置
を含み、ゲート電極しま夫々のワード線ＷＬｎに結合さ
れる。記憶データは、実際には、動作しうるＦＥＴがメ
モリ・セルに存在するか否かによって表わされ、例えば
実線で示されたＦＥＴ（１，１）及び（２，２）は実際
に存在することを表わし、破線で示されたＦＥＴ （１
，２）反び（２，１）は実際にはアレイに存在しないこ
とを表わす。ワード線選択電圧Ｖ Ｗ ｎが印加された
ときは記憶ＦＥＴが実際に存在する場合のみピット線と
列線との間に電流が流れる。谷ワード線には、ＦＥＴＴ
１３〜Ｔ１７を含むノイズ低減回路が結合される。この
ノイズ低減回路は米１＠％許第３８１０１２４号に示さ
れているものであるが、これは選択されないワード線を
アースするように働く。各ピット線は１対のディプリー
ション・モードＦＥＴ Ｔ８反びＴ９、又はＴ１１文び
Ｔ１２によってドレイン電源電圧Ｖｄｄに回復される。
含むが、第２図には４つのメモリＯセルのみが示されて
いる。各メモリ・セルはピット線ＢＬＴ又はＢＬＢと共
通の列線ＣＬとの間に通電電極を結合されたＦＥＴ装置
を含み、ゲート電極しま夫々のワード線ＷＬｎに結合さ
れる。記憶データは、実際には、動作しうるＦＥＴがメ
モリ・セルに存在するか否かによって表わされ、例えば
実線で示されたＦＥＴ（１，１）及び（２，２）は実際
に存在することを表わし、破線で示されたＦＥＴ （１
，２）反び（２，１）は実際にはアレイに存在しないこ
とを表わす。ワード線選択電圧Ｖ Ｗ ｎが印加された
ときは記憶ＦＥＴが実際に存在する場合のみピット線と
列線との間に電流が流れる。谷ワード線には、ＦＥＴＴ
１３〜Ｔ１７を含むノイズ低減回路が結合される。この
ノイズ低減回路は米１＠％許第３８１０１２４号に示さ
れているものであるが、これは選択されないワード線を
アースするように働く。各ピット線は１対のディプリー
ション・モードＦＥＴ Ｔ８反びＴ９、又はＴ１１文び
Ｔ１２によってドレイン電源電圧Ｖｄｄに回復される。
ＦＥＴ Ｔ８、Ｔ１１は待機動作期間に回復ノ（ルスＲ
に応答する。列線は単一のディプリーション・モードＦ
ＥＴＴＩＤによってＶｄｄ に回復される。谷ピット
線と列線との間には、回復）（ルスＲに応答する電荷平
衡化ＦＥＴ Ｔ２１、Ｔ１８が結合されている。夕＋ｊ
又はビット方向のアドレス動作は反差結合ＦＥＴ対Ｔ１
９、Ｔ２［］に印加される、デコードされたビット駆動
ノくルスＢＤによって行なわれる。谷ビット線はビット
駆動パルスＢＤに応答するディプリーションＦＥＴＴ２
２又はＴ２３を介して２つの共通データ・バスＤＢＴ又
はＤＢＢに結合される。これらのデータ・バスはビット
勝と同様に１対のディプリーションＦＥＴ Ｔ２６反び
Ｔ２７、又はＴ２４反びＴ２５によって回復される。各
データ・バスはＳＡＴ／ｌ（びＳＡＢと示されている第
１図のレベル感知増巾器の入力に結合される。増巾器は
前に述べたように入力ＳＥＴに応答する。各増巾器の出
力は真皮び補のデータＤ曵び石の両方を発生するデータ
・アウト・ラッチＤＯＬＴ及びＤＯＬＢに結合される。
に応答する。列線は単一のディプリーション・モードＦ
ＥＴＴＩＤによってＶｄｄ に回復される。谷ピット
線と列線との間には、回復）（ルスＲに応答する電荷平
衡化ＦＥＴ Ｔ２１、Ｔ１８が結合されている。夕＋ｊ
又はビット方向のアドレス動作は反差結合ＦＥＴ対Ｔ１
９、Ｔ２［］に印加される、デコードされたビット駆動
ノくルスＢＤによって行なわれる。谷ビット線はビット
駆動パルスＢＤに応答するディプリーションＦＥＴＴ２
２又はＴ２３を介して２つの共通データ・バスＤＢＴ又
はＤＢＢに結合される。これらのデータ・バスはビット
勝と同様に１対のディプリーションＦＥＴ Ｔ２６反び
Ｔ２７、又はＴ２４反びＴ２５によって回復される。各
データ・バスはＳＡＴ／ｌ（びＳＡＢと示されている第
１図のレベル感知増巾器の入力に結合される。増巾器は
前に述べたように入力ＳＥＴに応答する。各増巾器の出
力は真皮び補のデータＤ曵び石の両方を発生するデータ
・アウト・ラッチＤＯＬＴ及びＤＯＬＢに結合される。
次に第６図のパルス波形を参照して第２図の回路動作を
説明する。選択されない期間即ち待機期１川には回復パ
ルスＲｉｄ″尚レベルであり、ワード選択パルスｖＷ反
びビット選択）くルスＢＤは増巾器市ＩＪ＠ｌパルスＳ
ＥＴと同様に低゛レベルである。回復パルスＲが筒レベ
ルの期間にビット線ＢＬＴ％ ＢＬＢ、列線ＣＬ、及び
データ・ノ（ス線ＤＢＴ％ ＤＢＢはＶｄｄ に回復さ
れる。ワード線ＷＬ文ひビット選択［ＢＤＦｉＯＶ即ち
アース′区圧に保たれる。
説明する。選択されない期間即ち待機期１川には回復パ
ルスＲｉｄ″尚レベルであり、ワード選択パルスｖＷ反
びビット選択）くルスＢＤは増巾器市ＩＪ＠ｌパルスＳ
ＥＴと同様に低゛レベルである。回復パルスＲが筒レベ
ルの期間にビット線ＢＬＴ％ ＢＬＢ、列線ＣＬ、及び
データ・ノ（ス線ＤＢＴ％ ＤＢＢはＶｄｄ に回復さ
れる。ワード線ＷＬ文ひビット選択［ＢＤＦｉＯＶ即ち
アース′区圧に保たれる。
集積回路チップが選択されるとき回’ＩＪｔパルスＲは
低レベルになり、アドレスに応答するワード＃反びビッ
ト線は高レベル状態に駆動される。例えは、メモリ・セ
ル（１，１）が選択されるべきときはワード１ｖｌｌＷ
Ｌ１及びビット駆動線ＢＤが高レベルに駆動される。ビ
ット駆動パルスＢＤはＦＥＴＴ１９をオンにし列線ＣＬ
をアース・クランプする。ゲートに高レベルを受取りソ
ースがアースされたメモＩＪ ＦＥＴ （１，１）はオ
ンになり、プリチャージされたビット線キャパシタンス
ＣＢＬＴ’Ｊｋ放′亀し始める。メモＩＪ ＦＥＴ （
１，２）は物理的に存在しておらず、プリチャージされ
たビット線キャパシタンスＣＢＬＢに変化は生じない。
低レベルになり、アドレスに応答するワード＃反びビッ
ト線は高レベル状態に駆動される。例えは、メモリ・セ
ル（１，１）が選択されるべきときはワード１ｖｌｌＷ
Ｌ１及びビット駆動線ＢＤが高レベルに駆動される。ビ
ット駆動パルスＢＤはＦＥＴＴ１９をオンにし列線ＣＬ
をアース・クランプする。ゲートに高レベルを受取りソ
ースがアースされたメモＩＪ ＦＥＴ （１，１）はオ
ンになり、プリチャージされたビット線キャパシタンス
ＣＢＬＴ’Ｊｋ放′亀し始める。メモＩＪ ＦＥＴ （
１，２）は物理的に存在しておらず、プリチャージされ
たビット線キャパシタンスＣＢＬＢに変化は生じない。
ビット・スイッチＴ２２、Ｔ２３は夫々のビット線の信
号を、プリチャージされた共通データ・バスへ結合する
。
号を、プリチャージされた共通データ・バスへ結合する
。
ワード・パルスｖＷ反びビット駆動パルスＢＤの立−Ｌ
りから少し遅れてパルスＳＥＴが立−Ｌす、感知増巾器
ＳＡＴ％ Ｓ、ＡＢ’＆付勢する。ビット線ＢＬＴの降
トする信号は感知増巾器ＳＡＴへの低レベル入力として
感知され、データ・アウト・ラッチＤＯＬＴはその出力
に過当なレベルを設定する。
りから少し遅れてパルスＳＥＴが立−Ｌす、感知増巾器
ＳＡＴ％ Ｓ、ＡＢ’＆付勢する。ビット線ＢＬＴの降
トする信号は感知増巾器ＳＡＴへの低レベル入力として
感知され、データ・アウト・ラッチＤＯＬＴはその出力
に過当なレベルを設定する。
ビット線ＢＬＢは放電されないから、下側の感知増巾器
ＳＡＢは高レベル状態を感知し、データ・アウト・ラッ
チＤＯＬ’Ｂに適当な信号を供給する。
ＳＡＢは高レベル状態を感知し、データ・アウト・ラッ
チＤＯＬ’Ｂに適当な信号を供給する。
データ・バスのデータ信号のレベルが感知された後にパ
ルスＳＥＴは低°レベルに戻り、続いてワード・パルス
ｖＷ反びビット駆動パルスＢＤも低レベルに戻る。回復
パルスＲは再びＥ昇し、別の選択サイクルのために回路
をプリチャージする。
ルスＳＥＴは低°レベルに戻り、続いてワード・パルス
ｖＷ反びビット駆動パルスＢＤも低レベルに戻る。回復
パルスＲは再びＥ昇し、別の選択サイクルのために回路
をプリチャージする。
本発明は良好な覧施佃１吟ついて説明されたが、本発明
の回路はＰチャネル又は０ＭＯ８のような別の形式のＩ
ＧＦＥＴ又はバイポーラ・プロセス技術で実施すること
もできる。また、ＲＯＭのプログラミングは導通を生じ
させるのに必要な６つの電極の任意のものを切断したり
あるいはそれを設けないようにしたり、又は同じノくイ
アスミ圧状態で選択的に導通状態あるいは非導通状態を
示すように装置の構造あるいは動作特性を変えるように
することによっても行なうことができる。
の回路はＰチャネル又は０ＭＯ８のような別の形式のＩ
ＧＦＥＴ又はバイポーラ・プロセス技術で実施すること
もできる。また、ＲＯＭのプログラミングは導通を生じ
させるのに必要な６つの電極の任意のものを切断したり
あるいはそれを設けないようにしたり、又は同じノくイ
アスミ圧状態で選択的に導通状態あるいは非導通状態を
示すように装置の構造あるいは動作特性を変えるように
することによっても行なうことができる。
第１図は本発明のレベル感知回路の実施例を示゛す図、
第２図は第１図のレベル感知回路ＹＲＯＭに適用した回
路例を示す図、及び＠６図は第２図の回路の動作パルス
波形図である。 Ｔ１、Ｔ２・・り入方千ン褒ＱニタＦＥＴ、”／ｌ’５
４ Ｔ６・・・・出力インバータ・ＦＥＴＴ１９・・・
共洩の電圧ノード、Ｔ６、Ｔ４、 Ｔ７・・・・ＦＥＴ
。 出１１ 人 インタて凡ｅナル・６々ス・マシーンズ
・コーポレーション代理人 弁理士 岡 １）
次 生（外１名）
第２図は第１図のレベル感知回路ＹＲＯＭに適用した回
路例を示す図、及び＠６図は第２図の回路の動作パルス
波形図である。 Ｔ１、Ｔ２・・り入方千ン褒ＱニタＦＥＴ、”／ｌ’５
４ Ｔ６・・・・出力インバータ・ＦＥＴＴ１９・・・
共洩の電圧ノード、Ｔ６、Ｔ４、 Ｔ７・・・・ＦＥＴ
。 出１１ 人 インタて凡ｅナル・６々ス・マシーンズ
・コーポレーション代理人 弁理士 岡 １）
次 生（外１名）
Claims (1)
- 【特許請求の範囲】 （１ン 夫・ン電源と共通の電圧メートとの間に結合
された第１夾び第２のインバータ回路を含み、各前記イ
ンバータ回路はインピーダンス手段及び入力に応答する
装置を含み、前記第１のインバータ回路が入力信号に応
答し前言己第１のインバータ回路の出力が前記第２のイ
ンバータ回路の入力に結合されているレベル感知回路に
して、制御電極及び２つの通電電体を有し、前記制４１
１宣極が前記第２のインバータ回路の出力に結合され前
記通電電極が前記共通の電圧ノードとＩ＆準電圧との間
に結合されたスイッチング装煮ヲ有することを特徴とす
るレベル感知回路。 （２１前記スイッチング、装置はエネーブル信号に応答
するスイッチング装置を弁して削記基準蒐圧に結合され
ているこ・とを特徴とする特許請求の範囲第（１）項に
記載のレベル感知回路。 （６） 前記共通の′電圧ノードは、前記第１のイン
バータ回路の出力に結合された制４１ＩＩ寛Ｉｒｆｌ！
８．を督するスイッチング装［を介して前記電源に結合
されていることを特徴とする特許請求の範囲＠（１）川
又は第（２）項に記載のレベル感知回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/346,431 US4456841A (en) | 1982-02-05 | 1982-02-05 | Field effect level sensitive circuit |
| US346431 | 1982-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139393A true JPS58139393A (ja) | 1983-08-18 |
| JPS6160519B2 JPS6160519B2 (ja) | 1986-12-20 |
Family
ID=23359356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218481A Granted JPS58139393A (ja) | 1982-02-05 | 1982-12-15 | レベル感知回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4456841A (ja) |
| EP (1) | EP0085767B1 (ja) |
| JP (1) | JPS58139393A (ja) |
| DE (1) | DE3278797D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126684A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | メモリを内蔵した半導体集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689807A (en) * | 1985-11-06 | 1987-08-25 | Texas Instruments Incorporated | Linked cell discharge detector having improved response time |
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4769564A (en) * | 1987-05-15 | 1988-09-06 | Analog Devices, Inc. | Sense amplifier |
| IT1238022B (it) * | 1989-12-22 | 1993-06-23 | Cselt Centro Studi Lab Telecom | Discriminatore differenziale di tensione in tecnologia c-mos. |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2252130C2 (de) * | 1972-10-24 | 1978-06-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schmitt-Trigger-Schaltung aus Isolierschicht-Feldeffekttransistoren |
| JPS5318308B2 (ja) * | 1973-03-05 | 1978-06-14 | ||
| GB1480984A (en) * | 1975-09-25 | 1977-07-27 | Standard Telephones Cables Ltd | Schmitt trigger circuit |
| US4048524A (en) * | 1976-04-21 | 1977-09-13 | National Semiconductor Corporation | MOS voltage level detecting and indicating apparatus |
| US4071784A (en) * | 1976-11-12 | 1978-01-31 | Motorola, Inc. | MOS input buffer with hysteresis |
| US4242604A (en) * | 1978-08-10 | 1980-12-30 | National Semiconductor Corporation | MOS Input circuit with selectable stabilized trip voltage |
| JPS5824874B2 (ja) * | 1979-02-07 | 1983-05-24 | 富士通株式会社 | センス回路 |
| US4274147A (en) * | 1979-09-04 | 1981-06-16 | Rockwell International Corporation | Static read only memory |
| JPS5783930A (en) * | 1980-11-12 | 1982-05-26 | Fujitsu Ltd | Buffer circuit |
-
1982
- 1982-02-05 US US06/346,431 patent/US4456841A/en not_active Expired - Lifetime
- 1982-12-02 EP EP82111113A patent/EP0085767B1/en not_active Expired
- 1982-12-02 DE DE8282111113T patent/DE3278797D1/de not_active Expired
- 1982-12-15 JP JP57218481A patent/JPS58139393A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126684A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | メモリを内蔵した半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0085767B1 (en) | 1988-07-20 |
| JPS6160519B2 (ja) | 1986-12-20 |
| US4456841A (en) | 1984-06-26 |
| EP0085767A2 (en) | 1983-08-17 |
| EP0085767A3 (en) | 1986-01-08 |
| DE3278797D1 (en) | 1988-08-25 |
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