JP6761654B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

従来、メモリセルに高電圧を印加することで当該メモリセルの記憶情報を書き換えることが可能である半導体記憶装置が存在する。この種の半導体記憶装置の一例としては、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が知られている。

ＥＥＰＲＯＭは、マトリクス状に配置されたメモリセルを含んで構成され、マトリクスの行ごとにワードラインが、列ごとにビットラインが設けられている。ＥＥＰＲＯＭでは、チャージポンプ等によって昇圧して生成される高電圧をワードラインに印加することでメモリセルを選択し、メモリセルに高電圧を印加することでイレース処理やライト処理を行う。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１２−１６４４００号公報

ここで、高電圧をワードラインに印加する際は、メモリ周辺に設けられる回路であるワードラインドライバを用いるが、ワードラインドライバに偶発的な耐圧不良が発生した場合、高電圧が低下する場合があった。この場合、メモリセルのフローティングゲートへの電荷の注入やフローティングゲートからの電荷の引抜きが十分に行われず、イレース処理やライト処理を含めた書き込み処理に不良が生じる。

なお、従来、ＥＣＣ（Error Check and Correct）機能を有したメモリが存在するが、当該機能はビットエラー訂正を目的としており、上記のようなワードラインドライバにおける不具合により高電圧が低下した場合の書き込み不良を抑制することを目的としていない。

上記問題点に鑑み、本発明は、ワードラインドライバにおける不具合によって高電圧が低下した場合でも、正常な書き込みを行える半導体記憶装置を提供することを目的とする。

上記目的を達成するために本発明の一態様に係る半導体記憶装置は、
高電圧発生部と、
ワードラインが接続されてマトリクス状に配置された複数のメモリセルと、
前記メモリセルを有して構成される第１記憶領域と、
前記メモリセルを有して構成される第２記憶領域と、
前記高電圧発生部の出力電圧に基づいて前記ワードラインを選択するワードラインドライバと、
前記ワードラインドライバにより前記第１記憶領域に含まれる書込み対象アドレスに対応する前記ワードラインが選択された状態において前記出力電圧の状態を検知する電圧検知部と、
前記電圧検知部により前記出力電圧の異常低下が検知されると、前記第２記憶領域に書込み対象データを書き込む制御を行う制御部と、
を備える構成としている（第１の構成）。

また、前記第１の構成において、前記制御部は、前記書込み対象アドレスに対応する前記ワードラインに含まれる前記書込み対象アドレス以外のアドレスから読み出されたデータを、前記書込み対象データに加えて前記第２記憶領域に書き込む制御を行うこととしてもよい（第２の構成）。

また、上記第２の構成において、前記制御部は、前記書込み対象アドレスに対応する前記ワードラインに含まれる全てのアドレスから読み出されたデータのうち、前記書込み対象アドレスに記憶されたデータを前記書込み対象データに置き換えたデータを前記第２記憶領域に書き込む制御を行うこととしてもよい（第３の構成）。

また、上記第１〜第３のいずれかの構成において、前記メモリセルを有して構成される第３記憶領域を更に備え、
前記制御部は、前記出力電圧の異常低下が検知された前記書込み対象アドレスである不良アドレスの記載されたデータを前記第３記憶領域に書き込む制御を行うこととしてもよい（第４の構成）。

また、上記第４の構成において、前記制御部は、書込みコマンドを受けると、今回の書込み対象アドレスが前記不良アドレスと同一ワードラインに属するかを判定する判定部と、
前記判定部により属していると判定された場合は、前記今回の書込み対象アドレスを、そのアドレスに対応する前記第２記憶領域におけるアドレスに補正する補正部と、を有し、
補正後のアドレスに書込み対象データを書き込むよう制御することとしてもよい（第５の構成）。

また、上記第１〜第５のいずれかの構成において、前記高電圧発生部は、
昇圧回路と、
前記昇圧回路の出力電圧が基準値を上回るとその旨の出力信号を出力するクランプ回路と、
前記出力信号に基づき前記出力電圧を抑制するよう前記昇圧回路を制御する制御回路と、を有し、
前記電圧検知部は、前記出力信号に基づき前記出力電圧の異常低下を検知することとしてもよい（第６の構成）。

また、上記第６の構成において、前記クランプ回路は、
前記昇圧回路の出力電圧の印加端にカソードが接続されるダイオードと、
定電流回路と、
前記ダイオードのアノードに電流入力側が接続され、前記定電流回路に電流出力側が接続されるカレントミラーと、
前記定電流回路と前記カレントミラーとの接続点に入力端が接続されて前記出力信号を出力するインバータと、を有することとしてもよい（第７の構成）。

また、上記第１〜第７のいずれかの構成において、前記高電圧発生部において電源電圧を昇圧して生成される前記出力電圧と、前記電源電圧とのうちいずれかを前記制御部による制御に基づいて選択して前記ワードラインドライバに出力する高電圧制御回路を更に備えることとしてもよい（第８の構成）。

また、上記第１〜第８のいずれかの構成の半導体記憶装置は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であることが特に好適である（第９の構成）。

また、本発明の別態様に係る車載用電子機器は、上記第１〜第９のいずれかの構成の半導体記憶装置を備えることとしている。

本発明によると、ワードラインドライバにおける不具合によって高電圧が低下した場合でも、正常な書き込みを行える。

本発明の一実施形態に係るＥＥＰＲＯＭの全体構成を示すブロック図である。 高電圧発生回路の一構成例を示す図である。 記憶部におけるメモリセル構成例の一部を具体的に示す図である。 ワードラインドライバの一構成例を示す図である。 カラムラッチの一構成例を示す図である。 本発明の一実施形態に係るＥＥＰＲＯＭによる書込み処理に関するフローチャートである。 書込み処理におけるＸ方向高電圧制御回路およびＹ方向高電圧制御回路から出力される各電圧の波形例を示すタイミングチャートである。 本発明の一実施形態に係る車載用電子機器を搭載した車両の外観図である。

以下に本発明の一実施形態について図面を参照して説明する。ここでは、半導体記憶装置の一例としてＥＥＰＲＯＭを挙げて説明する。

＜ＥＥＰＲＯＭの構成＞
図１は、本発明の一実施形態に係るＥＥＰＲＯＭの全体構成を示すブロック図である。図１に示すＥＥＰＲＯＭ５０は、高電圧発生回路１と、Ｙ方向高電圧制御回路２と、Ｘ方向高電圧制御回路３と、制御部４と、アドレスデコーダ５と、記憶部６と、Ｘ方向デコーダ７と、ワードラインドライバ８と、Ｙ方向デコーダ９と、カラムラッチ１０と、ページバッファ１１と、を備えている。

高電圧発生回路１は、チャージポンプ１Ａと、クランプ回路１Ｂと、制御回路１Ｃと、を有している。図２は、高電圧発生回路１の構成例を示す図である。チャージポンプ１Ａは、電源電圧Ｖｃｃを昇圧して電圧Ｖｐｐを出力する。電圧Ｖｐｐは、高電圧である例えば１５Ｖ〜２０Ｖ程度である。

クランプ回路１Ｂは、ダイオードＤ１と、ＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ２と、定電流回路Ｉｃ１と、インバータＩｖ１と、を有している。ダイオードＤ１のカソードは、電圧Ｖｐｐの出力されるラインＬ１に接続され、アノードはＭＯＳトランジスタＭ１のドレインに接続される。ゲートとドレインが短絡されたＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ２によりカレントミラーが構成される。定電流回路Ｉｃ１は、ラインＬ１とＭＯＳトランジスタＭ２のドレインとの間に接続される。定電流回路Ｉｃ１とＭＯＳトランジスタＭ２との接続点には、インバータＩｖ１の入力端が接続される。インバータＩｖ１の出力信号Ｓｏｕｔは制御回路１Ｃに入力される。

クランプ回路１Ｂの動作について説明すると、ダイオードＤ１に電圧Ｖｐｐによる逆方向電圧が印加され、これによりダイオードＤ１に電流Ｉｄが流れる。電流Ｉｄはカレントミラーによってミラーリングされ、電流Ｉ２が出力される。定電流回路Ｉｃ１による定電流Ｉ１と電流Ｉ２とのバランスによってインバータＩｖ１の出力信号Ｓｏｕｔのレベルが切替わる。

電圧Ｖｐｐが基準値（例えば１５Ｖ）以下の場合、電流Ｉ２は電流Ｉ１よりも小さくなり、インバータＩｖ１の出力信号ＳｏｕｔはＬｏｗレベルとなる。そして、電圧Ｖｐｐが基準値を上回ると、電流Ｉ２が電流Ｉ１よりも大きくなり、インバータＩｖ１の出力信号ＳｏｕｔはＨｉｇｈレベルとなる。制御回路１Ｃは、インバータＩｖ１の出力信号ＳｏｕｔがＬｏｗレベルからＨｉｇｈレベルに切替わったことを検知すると、電圧Ｖｐｐを抑制すべくチャージポンプ１Ａを制御する。このようにして、クランプ回路１Ｂからのフィードバックによって電圧Ｖｐｐは一定に維持され、出力端Ｔ１から出力される。なお、インバータＩｖ１の出力信号Ｓｏｕｔは、出力端Ｔ２から制御部４に含まれる電圧検知部４Ａ（図１）へ出力可能であり、これについては後述する。

Ｘ方向高電圧制御回路３は、制御部４からの制御信号に応じて、高電圧発生回路１から出力される電圧Ｖｐｐと、電源電圧Ｖｃｃとのうちいずれかを電圧Ｖ１としてワードラインドライバ８に出力する。

Ｙ方向高電圧制御回路２は、制御部４からの制御信号に応じて、高電圧発生回路１から出力される電圧Ｖｐｐと、電源電圧Ｖｃｃとのうちいずれかを電圧Ｖ２、Ｖ３として、それぞれをカラムラッチ１０、ページバッファ１１へ出力する。

記憶部６は、ワードラインおよびビットラインが接続されてマトリクス状に配置される複数のメモリセル（図１では不図示）から構成される。単体のメモリセルは、情報の最小単位である「０」または「１」から成る１ビットのデータを保持するために必要な回路構成である。記憶部６は、通常の書き込みに使用する所定の第１記憶領域６Ａと、非常用の所定の第２記録領域６Ｂおよび第３記憶領域６Ｃと、を有する。

アドレスデコーダ５は、制御部４から入力されるアドレスデータをデコードし、Ｘ方向位置データをＸ方向デコーダ７へ、Ｙ方向位置データをＹ方向デコーダ９へそれぞれ出力する。

Ｘ方向デコーダ７は、入力されるＸ方向位置データに基づいて記憶部６のＸ方向のアドレス制御を行う。Ｘ方向とはワードラインの方向（行方向）である。ワードラインドライバ８は、Ｘ方向デコーダ７のアドレス制御に基づいてワードラインを駆動する。

Ｙ方向デコーダ９は、入力されるＹ方向位置データに基づいて記憶部６のＹ方向のアドレス制御を行う。Ｙ方向とはビットラインの方向（列方向）である。カラムラッチ１０およびページバッファ１１は、Ｙ方向デコーダ９のアドレス制御に基づいてコントロールラインおよびビットラインを駆動する。

図３は、記憶部６におけるメモリセル構成の一部を具体的に示す図である。図３に示すように、記憶部６は、複数のメモリセル６１がマトリクス状に配列されて構成される。単体のメモリセル６１は、直列に接続された選択トランジスタＳＴとメモリトランジスタＭＴから構成される。このようなメモリセル６１がワードラインの方向に８個配列されて一つのメモリセル群６１１が構成される。メモリセル群６１１は、一つのアドレスに対応する８ビットの記憶領域に相当する。記憶部６は、メモリセル群６１１がｍ行×ｎ列で配列されて構成される。

ワードラインドライバ８の駆動ラインとして、ｍ本のワードラインＷＬ１〜ＷＬｍが配線される。１本のワードラインＷＬは、１行分のｎ個の各メモリセル群６１１における各選択トランジスタＳＴのゲートに共通接続されている。

カラムラッチ１０の駆動ラインとして、ｎ本の選択ラインＳＬ１〜ＳＬｎが配線される。１本の選択ラインＳＬは、１列分のｍ個の各メモリセル群６１１における各スイッチトランジスタＭＴのコントロールゲートと、ｍ個の各選択スイッチＳＷおよびコントロールラインＣＬを介して接続される。１行分の各選択スイッチＳＷのゲートは、１本のワードラインＷＬに共通接続される。

ページバッファ１１の駆動ラインとして、８本のビットラインＢＬ１〜ＢＬ８が１列分のｍ個のメモリセル群６１１に対して配線される。８本分のビットラインＢＬから成る単位がワードラインの方向にｎ個配列されて配線される。各ビットラインＢＬは、１列分のｍ個のメモリセル６１における各選択トランジスタＳＴのドレインに共通接続される。

また、ｍ本のソースラインＳＣＬ１〜ＳＣＬｍが列方向に配列されて配線される。１行分の各メモリセル群６１１における各メモリトランジスタＭＴのソースは、１本のソースラインＳＣＬに共通接続されている。

図４は、ワードラインドライバ８の構成を示す図である。ワードラインドライバ８は、ワードラインＷＬ１〜ＷＬｍに対応して、ｍ個の切替部Ｓ８１〜Ｓ８ｍを有している。各切替部Ｓ８には、Ｘ方向高電圧制御回路３から電圧Ｖ１が印加される。Ｘ方向デコーダ７の制御によって、各切替部Ｓ８は、電圧Ｖ１または接地電位を対応するワードラインＷＬに出力することを切替える。

図５は、カラムラッチ１０の構成を示す図である。カラムラッチ１０は、選択ラインＳＬ１〜ＳＬｎに対応して、ｎ個の切替部Ｓ９１〜Ｓ９ｎを有している。各切替部Ｓ９には、Ｙ方向高電圧制御回路２から電圧Ｖ２が印加される。Ｙ方向デコーダ９の制御によって、各切替部Ｓ９は、電圧Ｖ２または接地電位を対応する選択ラインＳＬに出力することを切替える。

なお、ページバッファ１１については、図示はしないが図５と同様の構成であり、８×ｎ本分の各ビットラインＢＬに対応して、同数の切替部を有し、各切替部はＹ方向高電圧制御回路２からの電圧Ｖ３または接地電位を対応するビットラインＢＬに出力することを切替える。

このような構成により、ワードラインドライバ８によっていずれかのワードラインＷＬに対して電圧Ｖ１として高電圧である電圧Ｖｐｐを出力することで当該ワードラインＷＬが選択される。すると、選択されたワードラインＷＬに対応した１行分の各メモリセル群６１１における選択トランジスタＳＴがオンとされると共に、選択されたワードラインＷＬに対応した選択スイッチＳＷがオンとされる。

この状態で、カラムラッチ１０によっていずれかの選択ラインＳＬに対して電圧Ｖ２として高電圧である電圧Ｖｐｐを出力することで当該選択ラインＳＬが選択されると、当該選択された選択ラインＳＬからオンとなっている選択スイッチＳＷおよびコントロールラインＣＬを介して、対象のメモリセル群６１１における各メモリトランジスタＭＴのコントロールゲートに高電圧である電圧Ｖｐｐが印加される。また、選択されたワードラインＷＬに対応するソースラインＳＣＬには、接地電位が印加される。それと共に、上記対象のメモリセル群６１１に対応するビットラインＢＬにページバッファ１１によって接地電位が印加される。これにより、上記対象のメモリセル群６１１における各メモリトランジスタＭＴのフローティングゲートに電子が注入されるイレース処理が行われる。イレース処理は、「１」が書き込まれることに相当する。

また、上記のようなワードラインが選択された状態で、カラムラッチ１０によっていずれかの選択ラインＳＬに対して接地電位を出力することで当該選択ラインＳＬが選択されると、当該選択された選択ラインＳＬからオンとなっている選択スイッチＳＷおよびコントロールラインＣＬを介して、対象のメモリセル群６１１における各メモリトランジスタＭＴのコントロールゲートに接地電位が印加される。また、選択されたワードラインＷＬに対応するソースラインＳＣＬはオープンとされる。それと共に、上記対象のメモリセル群６１１に対応するビットラインＢＬにページバッファ１１によって電圧Ｖ３として高電圧である電圧Ｖｐｐが出力される。これにより、上記対象のメモリセル群６１１における各メモリトランジスタＭＴのフローティングゲートから電子が引抜かれ、ライト処理が行われる。ライト処理は、「０」が書き込まれることに相当する。

このようにして、対象アドレスに対応する記憶領域としてのメモリセル群６１１に対する書き込み処理が行われる。

＜書込み処理の流れ＞
次に、上記のような構成としたＥＥＰＲＯＭ５０における書込み処理の流れについて、図６に示すフローチャートも参照して説明する。

図６に示すフローチャートは、制御部４が、書込みコマンド、書込み対象のアドレス（メモリセル群６１１のアドレス）、および書き込むデータを受信した場合に開始される。このアドレスは、記憶部６における通常時に使用される第１記憶領域６Ａに含まれるメモリセル群６１１のアドレスである（例えば図１に示すアドレスＡＤ）。

ここで、図７に、電圧Ｖ１〜Ｖ３の波形例を示す。電圧Ｖ１〜Ｖ３が共に電源電圧Ｖｃｃであるタイミングｔ１にてステップＳ１が行われる。ステップＳ１で、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。このとき、いずれかの切替部Ｓ８（図４）が電源電圧Ｖｃｃ（電圧Ｖ１）を選択するワードラインＷＬに印加させる。また、Ｙ方向デコーダ９の制御により、カラムラッチ１０は全ての選択ラインＳＬをオープンとし、ページバッファ１１は全てのビットラインＢＬをオープンとする。これにより、選択されたワードラインＷＬに対応するメモリセル群６１１に書き込みが行われることを抑止する。

そして、図７におけるタイミングｔ２にて、ステップＳ２が行われる。ステップＳ２で、制御部４がＸ方向高電圧制御回路３を制御することによって、電圧Ｖ１〜Ｖ３のうち電圧Ｖ１のみ電圧Ｖｐｐに上昇する。これにより、上記で選択されたワードラインＷＬに電圧Ｖｐｐ（電圧Ｖ１）が印加される。

ここで、通常であれば、電圧Ｖｐｐは上述のクランプ回路１Ｂの作用により、基準値を上回ることと基準値以下となることを繰り返すので（図７の電圧Ｖ１の実線）、インバータＩｖ１（図２）の出力信号ＳｏｕｔはＨｉｇｈレベルとＬｏｗレベルを繰り返す。しかしながら、もし切替部Ｓ８を構成する素子等に偶発的に耐圧不良が生じている場合、電圧Ｖｐｐが低下して基準値以下に維持されることが起こりうる（図７の電圧Ｖ１の破線）。この場合、出力信号Ｓｏｕｔは、Ｌｏｗレベルを維持することとなる。

即ち、出力信号Ｓｏｕｔの挙動によって電圧Ｖｐｐの状態を検知できる。そこで、ステップＳ３において、制御部４に含まれる電圧検知部４Ａは、出力信号Ｓｏｕｔに基づき電圧Ｖｐｐが基準値以下を維持する異常状態であるか否かを検知する。

もし、電圧Ｖｐｐが正常である場合は（ステップＳ３のＮ）、書き込みを正常に行うことができるので、ステップＳ４に進む。ステップＳ４の処理は、電圧Ｖ１が電源電圧Ｖｃｃとされている図７に示すタイミングｔ３以降の処理となる。タイミングｔ３において、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。このとき、選択されたワードラインＷＬに電源電圧Ｖｃｃ（電圧Ｖ１）が印加される。また、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｙ方向デコーダ９は、上記アドレスに対応する選択ラインＳＬを選択すべく、カラムラッチ１０を制御する。このとき、選択された選択ラインＳＬに電源電圧Ｖｃｃ（電圧Ｖ２）が印加される。

そして、図７のタイミングｔ４にて、制御部４がＸ方向高電圧制御回路３およびＹ方向高電圧制御回路２を制御することによって、電圧Ｖ１〜Ｖ３のうち電圧Ｖ１および電圧Ｖ２のみ電圧Ｖｐｐに上昇する。これにより、選択されたワードラインＷＬおよび選択ラインＳＬに電圧Ｖｐｐが印加される。このとき、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｙ方向デコーダ９は、上記アドレスに対応するビットラインＢＬ１〜ＢＬ８の一組を選択すべく、ページバッファ１１を制御する。このとき、選択されたビットラインＢＬ１〜ＢＬ８に接地電位が印加される。

これにより、対象のアドレスに対応するメモリセル群６１１における８ビット分のメモリトランジスタＭＴのフローティングゲートに電子が十分に注入され、８ビット分のイレース処理が行われる（８ビット分の「１」の書き込み）。

その後、電圧Ｖ１および電圧Ｖ２ともに電源電圧Ｖｃｃとされているタイミングｔ５において、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。このとき、選択されたワードラインＷＬに電源電圧Ｖｃｃ（電圧Ｖ１）が印加される。また、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｙ方向デコーダ９は、上記アドレスに対応する選択ラインＳＬを選択すべく、カラムラッチ１０を制御する。このとき、選択された選択ラインＳＬに接地電位が印加される。

そして、図７のタイミングｔ６にて、制御部４がＸ方向高電圧制御回路３およびＹ方向高電圧制御回路２を制御することによって、電圧Ｖ１〜Ｖ３のうち電圧Ｖ１および電圧Ｖ３のみ電圧Ｖｐｐに上昇する。これにより、選択されたワードラインＷＬに電圧Ｖｐｐが印加される。このとき、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｙ方向デコーダ９は、上記アドレスに対応するビットラインＢＬ１〜ＢＬ８の一組のうち、所望のビットラインＢＬを選択すべく、ページバッファ１１を制御する。このとき、選択されたビットラインＢＬ１〜ＢＬ８に電圧Ｖｐｐ（電圧Ｖ３）が印加される。

これにより、対象のアドレスのメモリセル群６１１における８ビット分のメモリトランジスタＭＴのうち、所望のメモリトランジスタＭＴのみのフローティングゲートから電子が引抜かれる。つまり、所望のビット箇所にのみ「０」が書き込まれるライト処理が行われる。

以上のように、ステップＳ４では、対象のアドレスに対応するメモリセル群６１１において、一旦、イレース処理により８ビット分全てに「１」を書き込んだ後、ライト処理により所望のビット箇所にのみ「０」を書き込むことにより、書込み対象のデータを第１記憶領域６Ａの対象アドレス箇所に書き込むことが可能となる。 ステップＳ４により、処理は終了となる（エンド）。

一方、ステップＳ３において、電圧Ｖｐｐが基準値以下を維持している異常状態である場合（ステップＳ３のＹ）、書込み処理が正常に行えないので、ステップＳ５に進む。ステップＳ５は、電圧Ｖ１が電源電圧Ｖｃｃとされている図７のタイミングｔ３にて行われる。

ステップＳ５では、制御部４がアドレスデコーダ５に送ったアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。これにより、選択されたワードラインＷＬに電源電圧Ｖｃｃ（電圧Ｖ１）が印加される。このとき、Ｙ方向デコーダ９の制御により、カラムラッチ１０は、全ての選択ラインＳＬに接地電位を印加させる。

この状態で、ページバッファ１１は、全てのビットラインＢＬ（８×ｎ個）を通じて、選択されたワードラインＷＬの各メモリセル群６１１における各メモリトランジスタＭＴからデータを読み出す。つまり、選択されたワードラインＷＬに対応する１行分の記憶されたデータ（８×ｎビット）を読み出す。

そして、ステップＳ６に進み、制御部４がアドレスデコーダ５に送った第２記憶領域６Ｂに対応するアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。このとき、選択されたワードラインＷＬには電源電圧Ｖｃｃ（電圧Ｖ１）が印加される。

このとき、Ｙ方向デコーダ９は、全ての選択ラインＳＬ（ｎ本）を選択すべく、カラムラッチ１０を制御する。このとき、全ての選択ラインＳＬに電源電圧Ｖｃｃ（電圧Ｖ２）が印加される。そして、図７のタイミングｔ４にて、電圧Ｖ１および電圧Ｖ２は電圧Ｖｐｐとされ、Ｙ方向デコーダ９は、全てのビットラインＢＬ（８×ｎ本）を選択すべく、ページバッファ１１を制御する。このとき、全てのビットラインＢＬに接地電位が印加される。

これにより、１本のワードラインＷＬ分の記憶領域として構成される第２記憶領域６Ｂにおける全てのメモリセル群６１１のイレース処理が行われる。即ち、第２記憶領域６Ｂにおいて、全てのビットが「１」である１行分のデータが書き込まれる。

そして、電圧Ｖ１および電圧Ｖ２が電源電圧Ｖｃｃとされている図７のタイミングｔ５にて、制御部４がアドレスデコーダ５に送った第２記憶領域６Ｂに対応するアドレスに基づき、Ｘ方向デコーダ７は、上記アドレスに対応するワードラインＷＬを選択すべく、ワードラインドライバ８を制御する。このとき、選択されたワードラインＷＬには電源電圧Ｖｃｃ（電圧Ｖ１）が印加される。

このとき、Ｙ方向デコーダ９は、全ての選択ラインＳＬ（ｎ本）を選択すべく、カラムラッチ１０を制御する。このとき、全ての選択ラインＳＬに接地電位が印加される。そして、図７のタイミングｔ６にて、電圧Ｖ１および電圧Ｖ３は電圧Ｖｐｐとされ、Ｙ方向デコーダ９は、ステップＳ５でページバッファ１１によって読み出された１行分のデータにおいて書き込み対象アドレスの箇所のみ書き込むデータで置き換えたデータに基づき、全てのビットラインＢＬ（８×ｎ本）のうち所望のビットラインＢＬを選択すべく、ページバッファ１１を制御する。このとき、選択されたビットラインＢＬに電圧Ｖｐｐ（電圧Ｖ３）が印加される。これにより、所望のビットラインＢＬに対応するメモリトランジスタＭＴのみのフローティングゲートから電子が引抜かれる。

これにより、第２記憶領域６Ｂにおいて、一旦イレース処理により１行分の「１」が書き込まれたデータにおいて、ライト処理により所望のビット箇所のみ「０」が書き込まれる。従って、第１記憶領域６Ａにおける電圧Ｖｐｐが異常となるワードラインＷＬに対応する領域からデータを読み出し、そのデータのうち書き込み対象アドレスの箇所のみ書き込むデータで置き換えたようなデータを第２記憶領域６Ｂに記憶させることができる。即ち、異常が生じたワードラインＷＬの箇所のデータを第２記憶領域６Ｂに退避させつつ、書込み対象のデータを正常に第２記憶領域６Ｂに書き込むことができる。

その後、ステップＳ７に進み、制御部４の制御により、今回の書込み対象アドレス、即ち不良アドレスが記載されたデータを第３記憶領域６Ｃの所定アドレスに書き込む。このとき、以上説明したものと同様に、イレース処理とライト処理の一連の処理により書き込みを行う。

ステップＳ７で処理は終了となる（エンド）。以降、書込みコマンドを制御部４が受けるたびに、制御部４は第３記憶領域６Ｃに記憶された不良アドレスを確認し、今回の書込み対象アドレスが不良アドレスと同一ワードラインＷＬに属するかを判定する。もし、属している場合は、制御部４は、今回の書込み対象アドレスを、そのアドレスに対応する第２記憶領域６Ｂにおけるアドレスに補正し、補正後のアドレスに書込み対象データを書き込むよう制御する。これにより、正常な書き込み処理を継続することが可能となる。

このように本実施形態によれば、ワードラインドライバにおける不具合によって高電圧が低下した場合でも、正常な書き込みを行うことができる。特にＥＥＰＲＯＭでは、書込みに要する時間が規定されており、短時間で書き込むことが要請されるので、本実施形態は有効となる。

＜車両への適用＞
図８は、ＥＥＰＲＯＭを搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリＸ１０と、バッテリＸ１０から入力電圧の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、図８におけるバッテリＸ１０および電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、および、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、および、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、および、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明したＥＥＰＲＯＭは、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態では第２記憶領域６Ｂは、１本のワードライン分の記憶領域としたが、２本、３本ほどのワードライン分の記憶領域として構成してもよい。

本発明は、例えば車載用のＥＥＰＲＯＭなどに利用することができる。

１ 高電圧発生回路
１Ａ チャージポンプ
１Ｂ クランプ回路
１Ｃ 制御回路
２ Ｙ方向高電圧制御回路
３ Ｘ方向高電圧制御回路
４ 制御部
４Ａ 電圧検知部
５ アドレスデコーダ
６ 記憶部
６１ メモリセル
６１１ メモリセル群
６Ａ 第１記憶領域
６Ｂ 第２記憶領域
６Ｃ 第３記憶領域
７ Ｘ方向デコーダ
８ ワードラインドライバ
９ Ｙ方向デコーダ
１０ カラムラッチ
１１ ページバッファ
ＳＬ 選択ライン
ＷＬ ワードライン
ＣＬ コントロールライン
ＢＬ ビットライン
ＳＣＬ ソースライン
ＳＷ 選択スイッチ
ＳＴ 選択トランジスタ
ＭＴ メモリトランジスタ
Ｄ１ ダイオード
Ｍ１、Ｍ２ ＭＯＳトランジスタ
Ｉｃ１ 定電流回路
Ｉｖ１ インバータ

Claims (8)

1. 高電圧発生部と、
   ワードラインおよび選択ラインが接続されてマトリクス状に配置された複数のメモリセルと、
   前記複数のメモリセルの一部である第１メモリセルを有して構成される第１記憶領域と、
   前記複数のメモリセルの一部であり前記第１メモリセルと異なり、前記第１メモリセルに接続される前記ワードラインとは異なる１本の前記ワードラインと全ての前記選択ラインが接続される第２メモリセルを有して構成される第２記憶領域と、
   アドレスに基づいて前記ワードラインを選択するワードラインドライバと、
   前記アドレスに基づいて前記選択ラインを選択するカラムラッチと、
   前記高電圧発生部において電源電圧を昇圧して生成される出力電圧と、前記電源電圧とのうちいずれかを選択して前記ワードラインドライバに出力するＸ方向高電圧制御回路と、
   前記出力電圧と、前記電源電圧とのうちいずれかを選択して前記カラムラッチに出力するＹ方向高電圧制御回路と、
   前記ワードラインドライバにより前記第１記憶領域に含まれる書込み対象アドレスに対応する前記ワードラインが選択され、前記Ｘ方向高電圧制御回路により前記出力電圧が選択され、前記Ｙ方向高電圧制御回路により前記電源電圧が選択された状態において前記出力電圧の状態を検知する電圧検知部と、
   前記電圧検知部により前記出力電圧の異常低下が検知されると、全ての前記選択ラインに前記出力電圧を印加させることで前記第２記憶領域のイレース処理を行ってから前記第２記憶領域に書込み対象データを書き込む制御を行う制御部と、
   を備え、
   前記高電圧発生部は、
   昇圧回路と、
   前記昇圧回路の出力電圧が基準値を上回るとその旨の出力信号を出力するクランプ回路と、
   前記出力信号に基づき前記出力電圧を抑制するよう前記昇圧回路を制御する制御回路と、を有し、
   前記電圧検知部は、前記出力信号に基づき前記出力電圧の異常低下を検知することを特徴とする半導体記憶装置。
2. 前記制御部は、前記書込み対象アドレスに対応する前記ワードラインに含まれる前記書込み対象アドレス以外のアドレスから読み出されたデータを、前記書込み対象データに加えて前記第２記憶領域に書き込む制御を行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御部は、前記書込み対象アドレスに対応する前記ワードラインに含まれる全てのアドレスから読み出されたデータのうち、前記書込み対象アドレスに記憶されたデータを前記書込み対象データに置き換えたデータを前記第２記憶領域に書き込む制御を行うことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記複数のメモリセルの一部であり前記第１メモリセルおよび前記第２メモリセルと異なる第３メモリセルを有して構成される第３記憶領域を更に備え、
   前記制御部は、前記出力電圧の異常低下が検知された前記書込み対象アドレスである不良アドレスを前記第３記憶領域に書き込む制御を行うことを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
5. 前記制御部は、
   書込みコマンドを受けると、今回の書込み対象アドレスが前記不良アドレスと同一ワードラインに属するかを判定する判定部と、
   前記判定部により属していると判定された場合は、前記今回の書込み対象アドレスを、そのアドレスに対応する前記第２記憶領域におけるアドレスに補正する補正部と、を有し、
   補正後のアドレスに書込み対象データを書き込むよう制御することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記クランプ回路は、
   前記昇圧回路の出力電圧の印加端にカソードが接続されるダイオードと、
   定電流回路と、
   前記ダイオードのアノードに電流入力側が接続され、前記定電流回路に電流出力側が接続されるカレントミラーと、
   前記定電流回路と前記カレントミラーとの接続点に入力端が接続されて前記出力信号を出力するインバータと、
   を有することを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体記憶装置。
7. ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）であることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体記憶装置。
8. 請求項１〜請求項７のいずれか１項に記載の半導体記憶装置を備えることを特徴とする車載用電子機器。

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