JP2000173285A - バイアス回路及び半導体記憶装置 - Google Patents
バイアス回路及び半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 所定電位への電圧の立上げの高速化及び所
定電位での安定性向上を図ることができるバイアス回路
及び半導体記憶装置を提供する。 【解決手段】 本実施の形態に係るバイアス回路４００
はバイアス出力回路４１、バイアス電位検出回路４３、
及びバイアス出力回路４１の駆動回路としてバイアス安
定化回路４４及びバイアス立上げ回路４５を有してな
り、バイアス安定化回路４４及びバイアス立上げ回路４
５の２つをバイアス電位ＶＤＩＧの値によって切り替え
るようにしたためバイアス立ち上げの初期及び定常状態
において最適な性能を有する。また、定常状態では外乱
の影響が少なく安定したバイアス電位ＶＤＩＧを被バイ
アス回路４２に供給することができるため電流検出回路
４６は安定した状態で被バイアス回路４２の電流を検出
することができる。以上により上記目的を達成すること
ができる。
定電位での安定性向上を図ることができるバイアス回路
及び半導体記憶装置を提供する。 【解決手段】 本実施の形態に係るバイアス回路４００
はバイアス出力回路４１、バイアス電位検出回路４３、
及びバイアス出力回路４１の駆動回路としてバイアス安
定化回路４４及びバイアス立上げ回路４５を有してな
り、バイアス安定化回路４４及びバイアス立上げ回路４
５の２つをバイアス電位ＶＤＩＧの値によって切り替え
るようにしたためバイアス立ち上げの初期及び定常状態
において最適な性能を有する。また、定常状態では外乱
の影響が少なく安定したバイアス電位ＶＤＩＧを被バイ
アス回路４２に供給することができるため電流検出回路
４６は安定した状態で被バイアス回路４２の電流を検出
することができる。以上により上記目的を達成すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路及び
半導体記憶装置に関する。特に、電位の立ち上げの際の
効率化及び電位の安定化の向上を図ることができるバイ
アス回路、または前記バイアス回路を備え、マスクＲＯ
Ｍ、浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用い
る不揮発性メモリ等の半導体記憶装置に関する。
半導体記憶装置に関する。特に、電位の立ち上げの際の
効率化及び電位の安定化の向上を図ることができるバイ
アス回路、または前記バイアス回路を備え、マスクＲＯ
Ｍ、浮遊ゲート型ＭＯＳＦＥＴをメモリセルとして用い
る不揮発性メモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、半導体記憶装置においては、
記憶情報の読み書きに要するアクセスタイムが重要な課
題となっており、システム全体の高速化を図るために半
導体記憶装置の高速化の要求が大きくなってきている。
半導体記憶装置のなかでも、不揮発性メモリやＲＯＭな
どでは、１つの記憶用トランジスタに１または数ビット
の情報を記憶させ、読み出すときには、ドレインに所定
の電圧を印加して、そこに流れるドレイン電流が所定値
より大きいか否かで記憶データを判定するようにしてい
る。一般に、トランジスタのドレイン電流は、ドレイン
電圧が高くなるほど大きくなる。従って、記憶データを
読み出すとき、ドレインに印加する電圧が一定していな
いと、ドレイン電流も一定せず、読み出したドレイン電
流が記憶データ“０”によるものなのか、“１”による
ものなのか判定できなくなる。近年、記憶データの多値
化が進み、１つの記憶用トランジスタに４ビットを記憶
させることもある。このような多値メモリにおいては、
ドレイン電流の微少な差異によって、記憶データを判定
するため、バイアス電位を所定の電圧に厳密に設定しな
ければならない。このように、半導体記憶装置のアクセ
スタイムを決定する重要な要因の１つとしてセンスアン
プの性能が挙げられ、これまでに種々の検討がなされて
きた。例えば、特開昭６３−１４２５９６号及び特開平
４−３５３６９９号には、ＥＰＲＯＭ読み出し用センス
アンプの改良に関する発明が開示されている。
記憶情報の読み書きに要するアクセスタイムが重要な課
題となっており、システム全体の高速化を図るために半
導体記憶装置の高速化の要求が大きくなってきている。
半導体記憶装置のなかでも、不揮発性メモリやＲＯＭな
どでは、１つの記憶用トランジスタに１または数ビット
の情報を記憶させ、読み出すときには、ドレインに所定
の電圧を印加して、そこに流れるドレイン電流が所定値
より大きいか否かで記憶データを判定するようにしてい
る。一般に、トランジスタのドレイン電流は、ドレイン
電圧が高くなるほど大きくなる。従って、記憶データを
読み出すとき、ドレインに印加する電圧が一定していな
いと、ドレイン電流も一定せず、読み出したドレイン電
流が記憶データ“０”によるものなのか、“１”による
ものなのか判定できなくなる。近年、記憶データの多値
化が進み、１つの記憶用トランジスタに４ビットを記憶
させることもある。このような多値メモリにおいては、
ドレイン電流の微少な差異によって、記憶データを判定
するため、バイアス電位を所定の電圧に厳密に設定しな
ければならない。このように、半導体記憶装置のアクセ
スタイムを決定する重要な要因の１つとしてセンスアン
プの性能が挙げられ、これまでに種々の検討がなされて
きた。例えば、特開昭６３−１４２５９６号及び特開平
４−３５３６９９号には、ＥＰＲＯＭ読み出し用センス
アンプの改良に関する発明が開示されている。
【０００３】従来の半導体記憶装置の構成を、図を用い
て説明する。図１２及び図１３は、従来の半導体記憶装
置内に設置されるセンスアンプ回路１００の一構成例を
示す図である。
て説明する。図１２及び図１３は、従来の半導体記憶装
置内に設置されるセンスアンプ回路１００の一構成例を
示す図である。
【０００４】従来の半導体記憶装置は、例えば図１２に
示すように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリ
セルとして用いる不揮発性メモリであり、データ格納用
のメモリセルアレイ１０１を有し、デジット線ＤＬ１〜
ＤＬｎをグランド電位から所定電位に引き上げることに
より、このメモリセルアレイ１０１からのデータを読み
出すセンスアンプ回路１００を有してなる。前記センス
アンプ回路１００は、センス回路１０、基準回路１１
０、データ検出回路２０１等から構成される。
示すように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリ
セルとして用いる不揮発性メモリであり、データ格納用
のメモリセルアレイ１０１を有し、デジット線ＤＬ１〜
ＤＬｎをグランド電位から所定電位に引き上げることに
より、このメモリセルアレイ１０１からのデータを読み
出すセンスアンプ回路１００を有してなる。前記センス
アンプ回路１００は、センス回路１０、基準回路１１
０、データ検出回路２０１等から構成される。
【０００５】また、メモリセルアレイ１０１は、複数本
のワード線ＷＬ１〜ＷＬｍと、それに直交する複数本の
デジット線ＤＬ１〜ＤＬｎを有し、そのワード線ＷＬ１
〜ＷＬｍ及びデジット線ＤＬ１〜ＤＬｎの交点には、１
組のデジット線とワード線との組み合わせにつき１個の
浮遊ゲート型ＭＯＳＦＥＴからなるメモリセル１１３１
１〜１１３１ｎ、…１１３ｍ１〜１１３ｍｎが接続され
ている。すなわち、メモリセルアレイ１０１にはｍ×ｎ
個のメモリセルがマトリクス状に配置されており、前記
メモリセル１１３ｊｉ（ｊ＝１〜ｍ、ｉ＝１〜ｎ）は、
そのゲートがワード線ＷＬ１〜ＷＬｍに接続され、ソー
スが接地され、さらにドレインがデジット線ＤＬ１〜Ｄ
Ｌｎに接続されている。
のワード線ＷＬ１〜ＷＬｍと、それに直交する複数本の
デジット線ＤＬ１〜ＤＬｎを有し、そのワード線ＷＬ１
〜ＷＬｍ及びデジット線ＤＬ１〜ＤＬｎの交点には、１
組のデジット線とワード線との組み合わせにつき１個の
浮遊ゲート型ＭＯＳＦＥＴからなるメモリセル１１３１
１〜１１３１ｎ、…１１３ｍ１〜１１３ｍｎが接続され
ている。すなわち、メモリセルアレイ１０１にはｍ×ｎ
個のメモリセルがマトリクス状に配置されており、前記
メモリセル１１３ｊｉ（ｊ＝１〜ｍ、ｉ＝１〜ｎ）は、
そのゲートがワード線ＷＬ１〜ＷＬｍに接続され、ソー
スが接地され、さらにドレインがデジット線ＤＬ１〜Ｄ
Ｌｎに接続されている。
【０００６】また、基準セルアレイ１０２は、１本の基
準ワード線ＷＬＲと、それに直交する１本の基準デジッ
ト線ＤＬＲとを有し、その基準ワード線ＷＬＲ及び基準
デジット線ＤＬＲには、メモリセル１１３ｊｉと同一構
造の基準セル１１１が１個配置されている。基準セル１
１１は、そのゲートが基準ワード線ＷＬＲに接続され、
ソースが接地され、さらにドレインが基準デジット線Ｄ
ＬＲに接続されている。この例では、基準セル１０２に
は基準ワード線ＷＬＲ及び基準デジット線ＤＬＲがそれ
ぞれ１本のみ設置されているため、基準セル１０２に設
置されているＭＯＳＦＥＴは基準セル１１１のみであ
る。
準ワード線ＷＬＲと、それに直交する１本の基準デジッ
ト線ＤＬＲとを有し、その基準ワード線ＷＬＲ及び基準
デジット線ＤＬＲには、メモリセル１１３ｊｉと同一構
造の基準セル１１１が１個配置されている。基準セル１
１１は、そのゲートが基準ワード線ＷＬＲに接続され、
ソースが接地され、さらにドレインが基準デジット線Ｄ
ＬＲに接続されている。この例では、基準セル１０２に
は基準ワード線ＷＬＲ及び基準デジット線ＤＬＲがそれ
ぞれ１本のみ設置されているため、基準セル１０２に設
置されているＭＯＳＦＥＴは基準セル１１１のみであ
る。
【０００７】メモリセルアレイ１０１内のワード線ＷＬ
１〜ＷＬｍには、行デコーダ１０４の出力側が接続さ
れ、デジット線ＤＬ１〜ＤＬｎには、列デコーダ１０５
が接続される。行デコーダ１０４と列デコーダ１０３
は、図示しないアドレス信号がそれぞれ入力され、前記
アドレス信号に対応してワード線ＷＬ１〜ＷＬｍとデジ
ット線ＤＬ１〜ＤＬｎの１つをそれぞれ活性化する。カ
ラムセレクタ１０３は、列デコーダ１０５によってデジ
ット線選択用のＭＯＳＦＥＴ１０７１〜１０７ｎをオ
ン、オフ動作させ、デジット線ＤＬ１〜ＤＬｎの１つを
選択してセンス回路１０に接続する。メモリセルアレイ
１０１内に設置され、ｎ本のデジット線それぞれに接続
されるｎ個のＭＯＳＦＥＴ１０７１〜１０７ｎのソース
は、デジット線ＤＬ１〜ＤＬｎに接続されている。さら
に、この半導体記憶装置においては、複数本のデジット
線ＤＬ１〜ＤＬｎごとに１個のバイアス回路を設けた構
成となっている。また、基準デジット線ＤＬＲには、カ
ラムセレクタ１０３のＭＯＳＦＥＴ１０７１〜１０７ｎ
と同一サイズのＭＯＳＦＥＴ１０６が１個接続され、そ
のゲートは電源電位に接続されている。
１〜ＷＬｍには、行デコーダ１０４の出力側が接続さ
れ、デジット線ＤＬ１〜ＤＬｎには、列デコーダ１０５
が接続される。行デコーダ１０４と列デコーダ１０３
は、図示しないアドレス信号がそれぞれ入力され、前記
アドレス信号に対応してワード線ＷＬ１〜ＷＬｍとデジ
ット線ＤＬ１〜ＤＬｎの１つをそれぞれ活性化する。カ
ラムセレクタ１０３は、列デコーダ１０５によってデジ
ット線選択用のＭＯＳＦＥＴ１０７１〜１０７ｎをオ
ン、オフ動作させ、デジット線ＤＬ１〜ＤＬｎの１つを
選択してセンス回路１０に接続する。メモリセルアレイ
１０１内に設置され、ｎ本のデジット線それぞれに接続
されるｎ個のＭＯＳＦＥＴ１０７１〜１０７ｎのソース
は、デジット線ＤＬ１〜ＤＬｎに接続されている。さら
に、この半導体記憶装置においては、複数本のデジット
線ＤＬ１〜ＤＬｎごとに１個のバイアス回路を設けた構
成となっている。また、基準デジット線ＤＬＲには、カ
ラムセレクタ１０３のＭＯＳＦＥＴ１０７１〜１０７ｎ
と同一サイズのＭＯＳＦＥＴ１０６が１個接続され、そ
のゲートは電源電位に接続されている。
【０００８】カラムセレクタ１０３内に設置されるＭＯ
ＳＦＥＴ１０７１〜１０７ｎのドレインは、ともにセン
ス回路１０に共通接続されている。同様に、基準セルア
レイ１０２に設置されるＭＯＳＦＥＴ１０６のドレイン
も、基準回路１１０に接続されている。
ＳＦＥＴ１０７１〜１０７ｎのドレインは、ともにセン
ス回路１０に共通接続されている。同様に、基準セルア
レイ１０２に設置されるＭＯＳＦＥＴ１０６のドレイン
も、基準回路１１０に接続されている。
【０００９】以下、図１２及び図１３においては、行デ
コーダ１０４によってワード線ＷＬｊが選択され、列デ
コーダ１０５によってデジット線ＤＬｉが選択され、ワ
ード線ＷＬｊとデジット線ＤＬｉに接続されるメモリセ
ル１１３ｊｉの記憶データを検出する場合を例にとり説
明する。
コーダ１０４によってワード線ＷＬｊが選択され、列デ
コーダ１０５によってデジット線ＤＬｉが選択され、ワ
ード線ＷＬｊとデジット線ＤＬｉに接続されるメモリセ
ル１１３ｊｉの記憶データを検出する場合を例にとり説
明する。
【００１０】図１２に示すように、センス回路１０及び
基準回路１１０の出力端は、それぞれ信号線ＬＤｉ，Ｌ
ＲＥＦｉを介してデータ検出回路２０１と接続されてい
る。データ検出回路２０１は、信号線ＬＤｉ，ＬＲＥＦ
ｉそれぞれにおける電位である検出電位ＶＤｉと基準電
位ＶＲＥＦとを比較し、選択されたメモリセルの記憶デ
ータを判定する回路である。このデータ検出回路２０１
の出力側には、図示しないが出力バッファ等が接続され
て、外部に記憶データを出力する。
基準回路１１０の出力端は、それぞれ信号線ＬＤｉ，Ｌ
ＲＥＦｉを介してデータ検出回路２０１と接続されてい
る。データ検出回路２０１は、信号線ＬＤｉ，ＬＲＥＦ
ｉそれぞれにおける電位である検出電位ＶＤｉと基準電
位ＶＲＥＦとを比較し、選択されたメモリセルの記憶デ
ータを判定する回路である。このデータ検出回路２０１
の出力側には、図示しないが出力バッファ等が接続され
て、外部に記憶データを出力する。
【００１１】不揮発性メモリのメモリセル１１３１１〜
１１３１ｎ…１１３ｍ１〜１１３ｍｎ及び１１１は、浮
遊ゲートに電子が注入されているか否かでデータを記憶
している。メモリセル１１３の記憶データを読み出すと
きは、センス回路１０内のバイアス回路２０により所定
の電圧がメモリセル１１３に印加され、選択されたメモ
リセル１１３に電流が流れるか否かで記憶データを判定
する。つまり、浮遊ゲートに電子が注入されたものはゲ
ートにハイレベルの信号が供給されてメモリセル１１３
が選択状態になっても、ドレイン電流は流れない。逆
に、浮遊ゲートから電子が引き抜かれたものは、ゲート
にハイレベルの信号が供給されてメモリセル１１３が選
択状態になると、ドレイン電流が流れる。これに対し、
基準セルアレイ１０２内に設置される基準セル１１１
は、電子が注入されていなかったり、所定量の電子が注
入されているため、常に所定の基準電流が流れる。
１１３１ｎ…１１３ｍ１〜１１３ｍｎ及び１１１は、浮
遊ゲートに電子が注入されているか否かでデータを記憶
している。メモリセル１１３の記憶データを読み出すと
きは、センス回路１０内のバイアス回路２０により所定
の電圧がメモリセル１１３に印加され、選択されたメモ
リセル１１３に電流が流れるか否かで記憶データを判定
する。つまり、浮遊ゲートに電子が注入されたものはゲ
ートにハイレベルの信号が供給されてメモリセル１１３
が選択状態になっても、ドレイン電流は流れない。逆
に、浮遊ゲートから電子が引き抜かれたものは、ゲート
にハイレベルの信号が供給されてメモリセル１１３が選
択状態になると、ドレイン電流が流れる。これに対し、
基準セルアレイ１０２内に設置される基準セル１１１
は、電子が注入されていなかったり、所定量の電子が注
入されているため、常に所定の基準電流が流れる。
【００１２】本例の不揮発性メモリでは、前述したよう
に、浮遊ゲートに電子が注入されている場合を記憶デー
タ“１”に対応させ、浮遊ゲートに電子が引き抜かれて
いる場合を記憶データ“０”に対応させているが、この
逆の場合もある。
に、浮遊ゲートに電子が注入されている場合を記憶デー
タ“１”に対応させ、浮遊ゲートに電子が引き抜かれて
いる場合を記憶データ“０”に対応させているが、この
逆の場合もある。
【００１３】基準回路１１０におけるＮチャネルトラン
ジスタ２１２とセンス回路１０におけるＮチャネルトラ
ンジスタ２０２は、負荷抵抗として働き、基準デジット
線ＤＬＲとデジット線ＤＬｉに流れる電流を電圧に変換
してデータ検出回路２０１に供給する。一般に、トラン
ジスタ２１２の電流供給能力は、トランジスタ２０２の
電流供給能力より大きく設定されており、基準デジット
線ＤＬＲとデジット線ＤＬｉに同一の電流が流れたとし
ても、トランジスタ２１２よりトランジスタ２０２の方
が電圧降下が大きい。いま、基準セル１１１に流れる基
準電流によってトランジスタ２１２のドレインに生ずる
電位を基準電位ＶＲＥＦとし、オン、オフのメモリセル
１１３に流れる電流によってトランジスタ２０２に生ず
る検出電位ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉｏｆｆ
とする。このとき、基準電位ＶＲＥＦは、通常、基準電
位ＶＤｉｏｆｆとＶＤｉｏｎとの中間の電位（以下、中
間電位という）となるように設定されている。従って、
検出電位ＶＤｉが基準電位ＶＲＥＦより高ければ、デー
タ検出回路２０１は、メモリセル１１３がオフしている
（記憶データ“０”）と判定し、逆に、検出電位ＶＤｉ
が基準電位ＶＲＥＦより低ければ、データ検出回路２０
１は、メモリセル１１３がオンしている（記憶データ
“１”）と判定する。この結果をもとに、データ検出回
路２０１は読み出しデータをＤＯＵＴｉとして出力す
る。
ジスタ２１２とセンス回路１０におけるＮチャネルトラ
ンジスタ２０２は、負荷抵抗として働き、基準デジット
線ＤＬＲとデジット線ＤＬｉに流れる電流を電圧に変換
してデータ検出回路２０１に供給する。一般に、トラン
ジスタ２１２の電流供給能力は、トランジスタ２０２の
電流供給能力より大きく設定されており、基準デジット
線ＤＬＲとデジット線ＤＬｉに同一の電流が流れたとし
ても、トランジスタ２１２よりトランジスタ２０２の方
が電圧降下が大きい。いま、基準セル１１１に流れる基
準電流によってトランジスタ２１２のドレインに生ずる
電位を基準電位ＶＲＥＦとし、オン、オフのメモリセル
１１３に流れる電流によってトランジスタ２０２に生ず
る検出電位ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉｏｆｆ
とする。このとき、基準電位ＶＲＥＦは、通常、基準電
位ＶＤｉｏｆｆとＶＤｉｏｎとの中間の電位（以下、中
間電位という）となるように設定されている。従って、
検出電位ＶＤｉが基準電位ＶＲＥＦより高ければ、デー
タ検出回路２０１は、メモリセル１１３がオフしている
（記憶データ“０”）と判定し、逆に、検出電位ＶＤｉ
が基準電位ＶＲＥＦより低ければ、データ検出回路２０
１は、メモリセル１１３がオンしている（記憶データ
“１”）と判定する。この結果をもとに、データ検出回
路２０１は読み出しデータをＤＯＵＴｉとして出力す
る。
【００１４】図１２に示すように、バイアス回路２０
は、センスアンプ動作許可信号ＳＡＥがローレベルのと
き、デジット線ＤＬｉにバイアスを供給し、ハイレベル
のとき、バイアス供給を停止する。基準デジット線ＤＬ
Ｒ側のバイアス回路１２０も同様に動作する。センスア
ンプ動作許可信号ＳＡＥは、読み出し動作のときのみデ
ジット線ＤＬｉにバイアス電位を供給することで、メモ
リセルに電流が流れる期間を短くして、半導体記憶装置
の消費電力を低減するたものであり、読み出し動作に不
可欠の信号ではない。
は、センスアンプ動作許可信号ＳＡＥがローレベルのと
き、デジット線ＤＬｉにバイアスを供給し、ハイレベル
のとき、バイアス供給を停止する。基準デジット線ＤＬ
Ｒ側のバイアス回路１２０も同様に動作する。センスア
ンプ動作許可信号ＳＡＥは、読み出し動作のときのみデ
ジット線ＤＬｉにバイアス電位を供給することで、メモ
リセルに電流が流れる期間を短くして、半導体記憶装置
の消費電力を低減するたものであり、読み出し動作に不
可欠の信号ではない。
【００１５】行デコーダ１０４がワード線ＷＬｊを活性
化するとメモリセル１１３ｊｉは、それに電子が注入さ
れている時（記憶データが“１”の場合）には、オフ状
態のままになっていることから、デジット線ＤＬｉに電
流が流れないので、検出電位ＶＤｉは基準電位ＶＲＥＦ
より高いレベルの電位ＶＤｉｏｆｆになる。逆に、選択
されたメモリセル１１３ｊｉに電子が引き抜かれている
時（記憶データが“０”の場合）には、それがオン状態
となり、基準電位ＶＲＥＦより低いレベルの電位ＶＤｉ
ｏｎになる。基準電位ＶＲＥＦと検出電位ＶＤｉｏｎと
の電位差は、前述したようにデータ検出回路２０１によ
って検出される。すなわち、データ検出回路２０１は、
ＶＤｉ（ＶＤｉ＝ＶＤｉｏｆｆ）＞ＶＲＥＦであるとき
はメモリセルの浮遊ゲートに電子が注入されている状
態、すなわちメモリセルの記憶データが“１”であると
判定し、一方、ＶＤｉ（ＶＤｉ＝ＶＤｉｏｎ）＜ＶＲＥ
Ｆであるときはメモリセルの浮遊ゲートに電子が引き抜
かれている状態、すなわちメモリセルの記憶データが
“０”であると判定する。
化するとメモリセル１１３ｊｉは、それに電子が注入さ
れている時（記憶データが“１”の場合）には、オフ状
態のままになっていることから、デジット線ＤＬｉに電
流が流れないので、検出電位ＶＤｉは基準電位ＶＲＥＦ
より高いレベルの電位ＶＤｉｏｆｆになる。逆に、選択
されたメモリセル１１３ｊｉに電子が引き抜かれている
時（記憶データが“０”の場合）には、それがオン状態
となり、基準電位ＶＲＥＦより低いレベルの電位ＶＤｉ
ｏｎになる。基準電位ＶＲＥＦと検出電位ＶＤｉｏｎと
の電位差は、前述したようにデータ検出回路２０１によ
って検出される。すなわち、データ検出回路２０１は、
ＶＤｉ（ＶＤｉ＝ＶＤｉｏｆｆ）＞ＶＲＥＦであるとき
はメモリセルの浮遊ゲートに電子が注入されている状
態、すなわちメモリセルの記憶データが“１”であると
判定し、一方、ＶＤｉ（ＶＤｉ＝ＶＤｉｏｎ）＜ＶＲＥ
Ｆであるときはメモリセルの浮遊ゲートに電子が引き抜
かれている状態、すなわちメモリセルの記憶データが
“０”であると判定する。
【００１６】次に、図１２に示される半導体記憶装置内
に設置されるセンスアンプ回路１００について説明す
る。センスアンプ回路１００は、センス回路１０、基準
回路１１０、及びデータ検出回路２０１等から構成され
る。センス回路１０は、センスアンプ動作許可信号（Ｓ
ＡＥ）３０により活性化され、デジット線ＤＬｉに対し
て所定電位を供給し、選択されたメモリセルからの読出
しデータに基づき検出電位ＶＤｉを生成する回路であ
り、デジット線ＤＬｉに対して所定電位を供給するバイ
アス回路２０、及びバイアス回路２０に接続される負荷
部７０から構成される。バイアス回路２０は、帰還回路
４０及びＮチャネルトランジスタ２０３からなる。帰還
回路４０は、Ｐチャネルトランジスタ２０４、及びＮチ
ャネルトランジスタ２０５、３０２から構成される。Ｐ
チャネルトランジスタ２０４のソース端は、電源電圧側
に接続され、そのドレインはＮチャネルトランジスタ２
０５、３０２のドレイン端と接続している。Ｎチャネル
トランジスタ２０５、３０２のソースは接地されてい
る。
に設置されるセンスアンプ回路１００について説明す
る。センスアンプ回路１００は、センス回路１０、基準
回路１１０、及びデータ検出回路２０１等から構成され
る。センス回路１０は、センスアンプ動作許可信号（Ｓ
ＡＥ）３０により活性化され、デジット線ＤＬｉに対し
て所定電位を供給し、選択されたメモリセルからの読出
しデータに基づき検出電位ＶＤｉを生成する回路であ
り、デジット線ＤＬｉに対して所定電位を供給するバイ
アス回路２０、及びバイアス回路２０に接続される負荷
部７０から構成される。バイアス回路２０は、帰還回路
４０及びＮチャネルトランジスタ２０３からなる。帰還
回路４０は、Ｐチャネルトランジスタ２０４、及びＮチ
ャネルトランジスタ２０５、３０２から構成される。Ｐ
チャネルトランジスタ２０４のソース端は、電源電圧側
に接続され、そのドレインはＮチャネルトランジスタ２
０５、３０２のドレイン端と接続している。Ｎチャネル
トランジスタ２０５、３０２のソースは接地されてい
る。
【００１７】また、センスアンプ動作許可信号ＳＡＥ３
０は、Ｐチャネルトランジスタ２０４、Ｎチャネルトラ
ンジスタ３０２のゲートに入力される。読出動作以外の
状態では、センスアンプ動作許可信号ＳＡＥがハイレベ
ルであり、トランジスタ２０４がオフし、トランジスタ
３０２がオンするので、信号線ＦＢｉはローレベルにな
り、デジット線ＤＬｉもローレベルになる。読出動作に
入ると、センスアンプ動作許可信号ＳＡＥがローレベル
になり、トランジスタ２０４がオンし、トランジスタ３
０２がオフするので、信号線ＦＢｉは所定のレベルにな
り、デジット線ＤＬｉも所定のレベルにバイアスされ
る。
０は、Ｐチャネルトランジスタ２０４、Ｎチャネルトラ
ンジスタ３０２のゲートに入力される。読出動作以外の
状態では、センスアンプ動作許可信号ＳＡＥがハイレベ
ルであり、トランジスタ２０４がオフし、トランジスタ
３０２がオンするので、信号線ＦＢｉはローレベルにな
り、デジット線ＤＬｉもローレベルになる。読出動作に
入ると、センスアンプ動作許可信号ＳＡＥがローレベル
になり、トランジスタ２０４がオンし、トランジスタ３
０２がオフするので、信号線ＦＢｉは所定のレベルにな
り、デジット線ＤＬｉも所定のレベルにバイアスされ
る。
【００１８】信号線ＦＢｉが所定のレベルになると、ト
ランジスタ２０３はソースフォロア動作しているので、
信号線ＦＢｉのレベルと同程度のレベルＶＤ０を出力す
る。このレベルＶＤ０はＮチャネルトランジスタ２０５
のゲートに供給され、トランジスタ２０５は所定の電流
を流す。もし、デジット線ＤＬｉの電位が所定の電位よ
り高いと、トランジスタ２０５は所定の電流より多く電
流を流すので、信号線ＦＢｉのレベルを下げる。信号線
ＦＢｉのレベルが下がると、トランジスタ２０３はデジ
ット線ＤＬｉの電位を下げる。逆に、デジット線ＤＬｉ
の電位が所定の電位より低いと、トランジスタ２０５は
所定の電流より少ない電流を流すので、信号線ＦＢｉの
レベルを上げる。信号線ＦＢｉのレベルが上がると、ト
ランジスタ２０３はデジット線ＤＬｉの電位を上げる。
このように、バイアス回路２０は、デジット線ＤＬｉの
電位が変動しても、デジット線ＤＬｉを所定のバイアス
電位に収束させる。また、負荷部７０は、Ｎチャネルト
ランジスタ２０２からなり、Ｎチャネルトランジスタ２
０２のドレイン端及びゲートは電源電圧側に接続されて
いるため、Ｎチャネルトランジスタ２０２は定電流回路
として動作する。帰還回路４０からの出力がＮチャネル
トランジスタ２０３のゲートに入力されることによりメ
モリセル１１３のドレインが所定の電位にバイアスさ
れ、メモリセル１１３に所定のドレイン電流が流れるこ
とで、負荷部７０に検出電位ＶＤｉが発生する。
ランジスタ２０３はソースフォロア動作しているので、
信号線ＦＢｉのレベルと同程度のレベルＶＤ０を出力す
る。このレベルＶＤ０はＮチャネルトランジスタ２０５
のゲートに供給され、トランジスタ２０５は所定の電流
を流す。もし、デジット線ＤＬｉの電位が所定の電位よ
り高いと、トランジスタ２０５は所定の電流より多く電
流を流すので、信号線ＦＢｉのレベルを下げる。信号線
ＦＢｉのレベルが下がると、トランジスタ２０３はデジ
ット線ＤＬｉの電位を下げる。逆に、デジット線ＤＬｉ
の電位が所定の電位より低いと、トランジスタ２０５は
所定の電流より少ない電流を流すので、信号線ＦＢｉの
レベルを上げる。信号線ＦＢｉのレベルが上がると、ト
ランジスタ２０３はデジット線ＤＬｉの電位を上げる。
このように、バイアス回路２０は、デジット線ＤＬｉの
電位が変動しても、デジット線ＤＬｉを所定のバイアス
電位に収束させる。また、負荷部７０は、Ｎチャネルト
ランジスタ２０２からなり、Ｎチャネルトランジスタ２
０２のドレイン端及びゲートは電源電圧側に接続されて
いるため、Ｎチャネルトランジスタ２０２は定電流回路
として動作する。帰還回路４０からの出力がＮチャネル
トランジスタ２０３のゲートに入力されることによりメ
モリセル１１３のドレインが所定の電位にバイアスさ
れ、メモリセル１１３に所定のドレイン電流が流れるこ
とで、負荷部７０に検出電位ＶＤｉが発生する。
【００１９】一方、基準回路１１０は、基準デジット線
ＤＬＲに対して所定電位を供給し、基準セル１１１のデ
ータに基づき基準電位ＶＲＥＦを生成する回路であり、
基準デジット線ＤＬＲに対して所定電位を供給する基準
バイアス回路１２０、及び基準バイアス回路１２０に接
続される負荷部１７０から構成される。前記基準バイア
ス回路１２０及び前記負荷部１７０は、センス回路１０
内に設置されるバイアス回路２０及び前記負荷部７０と
同様の構成を有する。すなわち、基準バイアス回路１２
０は、帰還回路１４０及びＮチャネルトランジスタ２１
３からなる。
ＤＬＲに対して所定電位を供給し、基準セル１１１のデ
ータに基づき基準電位ＶＲＥＦを生成する回路であり、
基準デジット線ＤＬＲに対して所定電位を供給する基準
バイアス回路１２０、及び基準バイアス回路１２０に接
続される負荷部１７０から構成される。前記基準バイア
ス回路１２０及び前記負荷部１７０は、センス回路１０
内に設置されるバイアス回路２０及び前記負荷部７０と
同様の構成を有する。すなわち、基準バイアス回路１２
０は、帰還回路１４０及びＮチャネルトランジスタ２１
３からなる。
【００２０】帰還回路１４０は、Ｐチャネルトランジス
タ２１４、及びＮチャネルトランジスタ２１５、３１２
から構成され、負荷部１７０は、Ｎチャネルトランジス
タ２１２から構成される。Ｎチャネルトランジスタ２１
２は、センス回路１０内のＮチャネルトランジスタ２０
２と比較して抵抗が小さいものを用いる。これにより、
負荷部１７０は、オン状態のメモリセル１１３とオフ状
態のメモリセル１１３によって生ずる各々の検出電位の
中間電位になるように設定される。基準バイアス回路１
２０は、センスアンプ動作許可信号ＳＡＥ１３０が帰還
回路１４０のＰチャネルトランジスタ２１４、Ｎチャネ
ルトランジスタ３１２のゲートに入力されることによ
り、帰還回路１４０が動作して、基準ビット線ＬＤＲを
所定の電位にバイアスする。
タ２１４、及びＮチャネルトランジスタ２１５、３１２
から構成され、負荷部１７０は、Ｎチャネルトランジス
タ２１２から構成される。Ｎチャネルトランジスタ２１
２は、センス回路１０内のＮチャネルトランジスタ２０
２と比較して抵抗が小さいものを用いる。これにより、
負荷部１７０は、オン状態のメモリセル１１３とオフ状
態のメモリセル１１３によって生ずる各々の検出電位の
中間電位になるように設定される。基準バイアス回路１
２０は、センスアンプ動作許可信号ＳＡＥ１３０が帰還
回路１４０のＰチャネルトランジスタ２１４、Ｎチャネ
ルトランジスタ３１２のゲートに入力されることによ
り、帰還回路１４０が動作して、基準ビット線ＬＤＲを
所定の電位にバイアスする。
【００２１】次に、図１２に示される半導体記憶装置の
センスアンプ回路１００内に設置されるセンス回路１０
内のバイアス回路２０についてさらに詳述する。バイア
ス回路２０は、前述のように、読出動作時に、センスア
ンプ動作許可信号ＳＡＥ３０がローレベルになると、Ｐ
チャネルトランジスタ２０４がオンになり、信号線ＦＢ
ｉの電位が上昇するとともに、Ｎチャネルトランジスタ
２０３のソース、即ちデジット線ＤＬｉの電位が信号線
ＦＢｉ相当の電位になる。それを受けて、Ｎチャネルト
ランジスタ２０５のゲートにその電流が帰還し、Ｎチャ
ネルトランジスタ２０５に所定の電流が流れるため、信
号線ＦＢｉの電位が所定の電位に収束する。信号線ＦＢ
ｉの電位が所定電位にバイアスされるため、デジット線
ＤＬｉの電位が所定の電位にバイアスされるとともに、
このバイアスがメモリセル１１３ｊｉに印加される（プ
リチャージ過程）。このメモリセル１１３ｊｉに流れる
電流に対応した検出電位ＶＤｉがデータ検出回路２０１
に出力される。このとき、基準バイアス回路１２０にお
いても、基準デジット線ＤＬＲの電位の引き上げが行わ
れ、基準電位ＶＲＥＦがデータ検出回路２０１に出力さ
れるので、データ検出回路２０１において検出電位ＶＤ
ｉと基準電位ＶＲＥＦとの電位差のセンシングが行われ
る（センス過程）。
センスアンプ回路１００内に設置されるセンス回路１０
内のバイアス回路２０についてさらに詳述する。バイア
ス回路２０は、前述のように、読出動作時に、センスア
ンプ動作許可信号ＳＡＥ３０がローレベルになると、Ｐ
チャネルトランジスタ２０４がオンになり、信号線ＦＢ
ｉの電位が上昇するとともに、Ｎチャネルトランジスタ
２０３のソース、即ちデジット線ＤＬｉの電位が信号線
ＦＢｉ相当の電位になる。それを受けて、Ｎチャネルト
ランジスタ２０５のゲートにその電流が帰還し、Ｎチャ
ネルトランジスタ２０５に所定の電流が流れるため、信
号線ＦＢｉの電位が所定の電位に収束する。信号線ＦＢ
ｉの電位が所定電位にバイアスされるため、デジット線
ＤＬｉの電位が所定の電位にバイアスされるとともに、
このバイアスがメモリセル１１３ｊｉに印加される（プ
リチャージ過程）。このメモリセル１１３ｊｉに流れる
電流に対応した検出電位ＶＤｉがデータ検出回路２０１
に出力される。このとき、基準バイアス回路１２０にお
いても、基準デジット線ＤＬＲの電位の引き上げが行わ
れ、基準電位ＶＲＥＦがデータ検出回路２０１に出力さ
れるので、データ検出回路２０１において検出電位ＶＤ
ｉと基準電位ＶＲＥＦとの電位差のセンシングが行われ
る（センス過程）。
【００２２】メモリセル１１３ｊｉの内容が“１”であ
る場合、センスアンプ動作許可信号ＳＡＥ３０がローレ
ベルになると、上記の動作により負荷部７０の電位が基
準電位ＶＲＥＦよりも高いＶＤｉｏｆｆになる。一方、
記憶データ“０”を読み出す場合、デジット線ＤＬｉに
接続しているメモリセルの浮遊ゲートには電子が引き抜
かれているのでメモリセルに電流が流れることから負荷
部７０に電圧降下が起こり、負荷部７０の電位は、基準
電位ＶＲＥＦよりも低い検出電位ＶＤｉｏｎになる。
る場合、センスアンプ動作許可信号ＳＡＥ３０がローレ
ベルになると、上記の動作により負荷部７０の電位が基
準電位ＶＲＥＦよりも高いＶＤｉｏｆｆになる。一方、
記憶データ“０”を読み出す場合、デジット線ＤＬｉに
接続しているメモリセルの浮遊ゲートには電子が引き抜
かれているのでメモリセルに電流が流れることから負荷
部７０に電圧降下が起こり、負荷部７０の電位は、基準
電位ＶＲＥＦよりも低い検出電位ＶＤｉｏｎになる。
【００２３】一方、基準回路１１０においては、デジッ
ト線ＤＬＲに接続されるメモリセル１０６が“０”の状
態になっているため、Ｎチャネルトランジスタ２１２に
電流が流れ、電圧降下が生じる。ここで、Ｎチャネルト
ランジスタ２１２はＮチャネルトランジスタ２０２と比
べて抵抗が小さいため、基準電位ＶＲＥＦは検出電位Ｖ
ＤｉｏｆｆとＶＤｉｏｎとの中間電位に設定される。
ト線ＤＬＲに接続されるメモリセル１０６が“０”の状
態になっているため、Ｎチャネルトランジスタ２１２に
電流が流れ、電圧降下が生じる。ここで、Ｎチャネルト
ランジスタ２１２はＮチャネルトランジスタ２０２と比
べて抵抗が小さいため、基準電位ＶＲＥＦは検出電位Ｖ
ＤｉｏｆｆとＶＤｉｏｎとの中間電位に設定される。
【００２４】その結果、メモリセルアレイ１０１内のメ
モリセル１１３ｊｉの記憶データ“１”を読み出す場合
には、検出電位ＶＤｉが基準電位ＶＲＥＦより高いため
（ＶＤｉ＝ＶＤｉｏｆｆ）、データ検出回路２０１は、
出力ＤＯＵＴｉとして“０”を出力する。一方、メモリ
セルアレイ１０１内のメモリセル１１３ｊｉの記憶デー
タ“０”を読み出す場合には、読出し電位ＶＤｉが基準
電位ＶＲＥＦにより低いため（ＶＤｉ＝ＶＤｉｏｎ）、
データ検出回路２０１はデータ“１”を出力する。
モリセル１１３ｊｉの記憶データ“１”を読み出す場合
には、検出電位ＶＤｉが基準電位ＶＲＥＦより高いため
（ＶＤｉ＝ＶＤｉｏｆｆ）、データ検出回路２０１は、
出力ＤＯＵＴｉとして“０”を出力する。一方、メモリ
セルアレイ１０１内のメモリセル１１３ｊｉの記憶デー
タ“０”を読み出す場合には、読出し電位ＶＤｉが基準
電位ＶＲＥＦにより低いため（ＶＤｉ＝ＶＤｉｏｎ）、
データ検出回路２０１はデータ“１”を出力する。
【００２５】また、図１３に従来の半導体記憶装置の別
の例を示す。図１３に示される従来の半導体記憶装置
は、図１２に示される従来の半導体記憶装置内に設置さ
れるセンスアンプ回路１００とほぼ同様の構成を有する
が、センス回路１０及び基準回路１１０のセンスアンプ
動作許可信号ＳＡＥ３０の入力端にそれぞれインバータ
２０８、２１８が設置され、さらに、バイアス回路２
０、１２０内に、図１２のセンスアンプ回路１００のよ
うにＰチャネルトランジスタ２０４、２１４が設置され
る代わりに、インバータ２０８、２１８からの出力端に
Ｎチャネルトランジスタ２０６、２１６が設置されてい
る点が異なる。
の例を示す。図１３に示される従来の半導体記憶装置
は、図１２に示される従来の半導体記憶装置内に設置さ
れるセンスアンプ回路１００とほぼ同様の構成を有する
が、センス回路１０及び基準回路１１０のセンスアンプ
動作許可信号ＳＡＥ３０の入力端にそれぞれインバータ
２０８、２１８が設置され、さらに、バイアス回路２
０、１２０内に、図１２のセンスアンプ回路１００のよ
うにＰチャネルトランジスタ２０４、２１４が設置され
る代わりに、インバータ２０８、２１８からの出力端に
Ｎチャネルトランジスタ２０６、２１６が設置されてい
る点が異なる。
【００２６】
【発明が解決しようとする課題】しかしながら、図１２
及び図１３に示される従来の半導体記憶装置においては
次のような問題点があった。前述したように、半導体記
憶装置の高速化の要求に応えるためにセンスアンプ回路
の性能向上が求められている。センスアンプ回路の性能
向上を図る一手段として、センスアンプ回路内に設置さ
れるバイアス回路の効率化、安定性の向上が挙げられ
る。図１２に示される従来の半導体記憶装置内のセンス
アンプ回路１００に設置されるセンス回路１０のバイア
ス回路２０は、電源電圧Ｖｃｃ側にはＰチャネルトラン
ジスタ２０４が設けられている。Ｐチャネルトランジス
タを上記のバイアス回路の動作範囲内で用いる場合、一
般に、ドレイン電流の微小変化に対するドレイン−ソー
ス間の電圧降下量が大きい。このため、センス回路１０
内のバイアス回路２０の電源電圧Ｖｃｃ側にＰチャネル
トランジスタ２０４を用いると、負荷微分抵抗が大きく
なることにより出力ＦＢｉの振幅が大きくなる。また、
読出動作を開始した直後は、トランジスタ２０４のソー
ス電位（ＦＢｉ）はほぼ０Ｖとなっており、ゲートには
ＳＡＥとしてハイレベル（Ｖｃｃ）が供給されるので、
トランジスタ２０４のゲート−ソース間電位差はＶｃｃ
程度であるため、トランジスタ２０４はドレイン電流の
駆動能力が最大となっている。このため、デジットＤＬ
ｉ線を所定の電位まで引き上げるプリチャージ過程を高
速に行うことができる。しかしながら、図１２に示す従
来のバイアス回路２０は、電源電圧側にＰチャネルトラ
ンジスタ２０４が設置されているので、ノイズ等により
デジット線ＬＤｉの電位が変動すると、バイアス回路２
０は過敏に反応するため、検出電位ＶＤｉと基準電位Ｖ
ＤＲＥＦとをデータ検出回路２０１にて比較するセンス
過程において、安定したセンシングを行うことが難しい
という問題をはらんでいる。また、データ検出回路２０
１は、ノイズ量によっては、記憶データを誤判定しかね
ない。さらに、デジットＤＬｉ線を高速に所定の電位ま
で引き上げ過ぎると、センス回路１０は検出電位ＶＤｉ
が安定するまでに時間がかかるので、かえってアクセス
時間を長くする要因になっていた。
及び図１３に示される従来の半導体記憶装置においては
次のような問題点があった。前述したように、半導体記
憶装置の高速化の要求に応えるためにセンスアンプ回路
の性能向上が求められている。センスアンプ回路の性能
向上を図る一手段として、センスアンプ回路内に設置さ
れるバイアス回路の効率化、安定性の向上が挙げられ
る。図１２に示される従来の半導体記憶装置内のセンス
アンプ回路１００に設置されるセンス回路１０のバイア
ス回路２０は、電源電圧Ｖｃｃ側にはＰチャネルトラン
ジスタ２０４が設けられている。Ｐチャネルトランジス
タを上記のバイアス回路の動作範囲内で用いる場合、一
般に、ドレイン電流の微小変化に対するドレイン−ソー
ス間の電圧降下量が大きい。このため、センス回路１０
内のバイアス回路２０の電源電圧Ｖｃｃ側にＰチャネル
トランジスタ２０４を用いると、負荷微分抵抗が大きく
なることにより出力ＦＢｉの振幅が大きくなる。また、
読出動作を開始した直後は、トランジスタ２０４のソー
ス電位（ＦＢｉ）はほぼ０Ｖとなっており、ゲートには
ＳＡＥとしてハイレベル（Ｖｃｃ）が供給されるので、
トランジスタ２０４のゲート−ソース間電位差はＶｃｃ
程度であるため、トランジスタ２０４はドレイン電流の
駆動能力が最大となっている。このため、デジットＤＬ
ｉ線を所定の電位まで引き上げるプリチャージ過程を高
速に行うことができる。しかしながら、図１２に示す従
来のバイアス回路２０は、電源電圧側にＰチャネルトラ
ンジスタ２０４が設置されているので、ノイズ等により
デジット線ＬＤｉの電位が変動すると、バイアス回路２
０は過敏に反応するため、検出電位ＶＤｉと基準電位Ｖ
ＤＲＥＦとをデータ検出回路２０１にて比較するセンス
過程において、安定したセンシングを行うことが難しい
という問題をはらんでいる。また、データ検出回路２０
１は、ノイズ量によっては、記憶データを誤判定しかね
ない。さらに、デジットＤＬｉ線を高速に所定の電位ま
で引き上げ過ぎると、センス回路１０は検出電位ＶＤｉ
が安定するまでに時間がかかるので、かえってアクセス
時間を長くする要因になっていた。
【００２７】一方、図１３に示される従来の半導体記憶
装置に設置されるセンスアンプ回路１００においては、
センス回路１０のバイアス回路２０の電源電圧Ｖｃｃ側
にＮチャネルトランジスタ２０６が設けられている。Ｎ
チャネルトランジスタ２０６はドレイン電流の微小変化
に対するドレイン−ソース間の電圧降下の変化量が小さ
い。このため、図１３に示されるバイアス回路２０にお
いてはＮチャネルトランジスタ２０６が電源電圧側に配
置されるため、デジット線ＬＤｉが何らかのノイズ源に
よって変動しその影響がＮチャネルトランジスタ２０５
を介して帰還されても、信号線ＦＢｉの変動は図１２に
示される半導体記憶装置内のセンス回路１０と比較して
少ないため、図１３に示されるセンス回路１０のセンシ
ングが阻害される影響は少ない。しかしながら、Ｎチャ
ネルトランジスタ２０６を電源電圧側に配置すると、図
１３に示す帰還回路４０の出力は、電源電圧Ｖｃｃから
トランジスタ２０６の閾値電圧値（ＶＴＮ）の分だけ降
下した電圧となる。このため、トランジスタ２０６のソ
ース電位に対するゲート−ソース間電圧が小さくなり、
トランジスタ２０６の電流駆動能力が低くなることか
ら、トランジスタ２０３のゲートを急速に立ち上げるこ
とができない。さらに、帰還回路４０の出力ＦＢｉの振
幅上限がＶｃｃ−ＶＴＮ程度に制限されてしまい、トラ
ンジスタ２０３もデジット線ＬＤｉを高速にプリチャー
ジすることができないという問題が生じる。その結果、
データ検出回路２０１が検出電位ＶＤｉと基準電位ＶＲ
ＥＦとのセンシングを行うのに十分な程度の電位になる
のに時間を要するため、結果としてメモリセル１１３の
データの読出しが遅くなり、データの読出し速度が悪い
という問題が生じていた。さらに、近年、半導体記憶装
置全体の省電力化が進められており、半導体記憶装置の
電源電圧Ｖｃｃも低電圧化されてきている。このため、
閾値電圧値ＶＴＮによる電圧降下の影響が従来と比較し
て相対的に大きくなってきた。すなわち、例えば、従来
電源電圧Ｖｃｃが５Ｖであった場合には閾値電圧値ＶＴ
Ｎによる電圧降下の影響に比べ、電源電圧が３Ｖに設定
された場合、前述した閾値電圧値ＶＴＮによる電圧降下
の影響がより大きくなる。以上の問題点が、検出電位Ｖ
Ｄｉがセンシングを行うのに十分な電位に到達するのに
要する時間をさらに増加させ、メモリセル１１３の記憶
データをデータ検出回路２０１が判定するまでより多く
の時間を要するという問題が生じていた。
装置に設置されるセンスアンプ回路１００においては、
センス回路１０のバイアス回路２０の電源電圧Ｖｃｃ側
にＮチャネルトランジスタ２０６が設けられている。Ｎ
チャネルトランジスタ２０６はドレイン電流の微小変化
に対するドレイン−ソース間の電圧降下の変化量が小さ
い。このため、図１３に示されるバイアス回路２０にお
いてはＮチャネルトランジスタ２０６が電源電圧側に配
置されるため、デジット線ＬＤｉが何らかのノイズ源に
よって変動しその影響がＮチャネルトランジスタ２０５
を介して帰還されても、信号線ＦＢｉの変動は図１２に
示される半導体記憶装置内のセンス回路１０と比較して
少ないため、図１３に示されるセンス回路１０のセンシ
ングが阻害される影響は少ない。しかしながら、Ｎチャ
ネルトランジスタ２０６を電源電圧側に配置すると、図
１３に示す帰還回路４０の出力は、電源電圧Ｖｃｃから
トランジスタ２０６の閾値電圧値（ＶＴＮ）の分だけ降
下した電圧となる。このため、トランジスタ２０６のソ
ース電位に対するゲート−ソース間電圧が小さくなり、
トランジスタ２０６の電流駆動能力が低くなることか
ら、トランジスタ２０３のゲートを急速に立ち上げるこ
とができない。さらに、帰還回路４０の出力ＦＢｉの振
幅上限がＶｃｃ−ＶＴＮ程度に制限されてしまい、トラ
ンジスタ２０３もデジット線ＬＤｉを高速にプリチャー
ジすることができないという問題が生じる。その結果、
データ検出回路２０１が検出電位ＶＤｉと基準電位ＶＲ
ＥＦとのセンシングを行うのに十分な程度の電位になる
のに時間を要するため、結果としてメモリセル１１３の
データの読出しが遅くなり、データの読出し速度が悪い
という問題が生じていた。さらに、近年、半導体記憶装
置全体の省電力化が進められており、半導体記憶装置の
電源電圧Ｖｃｃも低電圧化されてきている。このため、
閾値電圧値ＶＴＮによる電圧降下の影響が従来と比較し
て相対的に大きくなってきた。すなわち、例えば、従来
電源電圧Ｖｃｃが５Ｖであった場合には閾値電圧値ＶＴ
Ｎによる電圧降下の影響に比べ、電源電圧が３Ｖに設定
された場合、前述した閾値電圧値ＶＴＮによる電圧降下
の影響がより大きくなる。以上の問題点が、検出電位Ｖ
Ｄｉがセンシングを行うのに十分な電位に到達するのに
要する時間をさらに増加させ、メモリセル１１３の記憶
データをデータ検出回路２０１が判定するまでより多く
の時間を要するという問題が生じていた。
【００２８】また、記憶容量の大規模化に伴い、半導体
記憶装置が大型化し、半導体記憶装置のチップ内の配線
が長くなり、配線の寄生容量や配線抵抗が増加してい
る。従来のバイアス回路では、寄生容量の大きい配線を
急速に立ち上げようとすると、定常状態の安定性がわる
くなり、逆に、安定性を向上させようとすると、立ち上
がり特性が悪くなるという矛盾を生じていた。
記憶装置が大型化し、半導体記憶装置のチップ内の配線
が長くなり、配線の寄生容量や配線抵抗が増加してい
る。従来のバイアス回路では、寄生容量の大きい配線を
急速に立ち上げようとすると、定常状態の安定性がわる
くなり、逆に、安定性を向上させようとすると、立ち上
がり特性が悪くなるという矛盾を生じていた。
【００２９】本発明は、以上の従来技術における問題に
鑑みてなされたものである。本発明の目的は、上記問題
点を解決し、所定電位への電圧の立ち上げの高速化及び
所定電位での安定化向上を図ることができるバイアス回
路、及びメモリセルデータの読出しの高速化及びメモリ
セルデータの読出し時の検出電位の安定性向上を図るこ
とができる半導体記憶装置を提供することである。
鑑みてなされたものである。本発明の目的は、上記問題
点を解決し、所定電位への電圧の立ち上げの高速化及び
所定電位での安定化向上を図ることができるバイアス回
路、及びメモリセルデータの読出しの高速化及びメモリ
セルデータの読出し時の検出電位の安定性向上を図るこ
とができる半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、所定電位を被バイアス回路に出力して
被バイアス回路に流れる電流を検出するバイアス回路で
あって、特性の異なる１対のトランジスタを有し、前記
１対のトランジスタを被バイアス回路の電圧変化に応じ
て切り替えて作動させる帰還回路を有してなることを特
徴とするバイアス回路である。
願第１の発明は、所定電位を被バイアス回路に出力して
被バイアス回路に流れる電流を検出するバイアス回路で
あって、特性の異なる１対のトランジスタを有し、前記
１対のトランジスタを被バイアス回路の電圧変化に応じ
て切り替えて作動させる帰還回路を有してなることを特
徴とするバイアス回路である。
【００３１】上記構成を有する本出願第１の発明のバイ
アス回路によると、特性の異なる１対のトランジスタを
有し、前記１対のトランジスタを被バイアス回路の電圧
変化に応じて切り替えて作動させる帰還回路を有してな
ることにより、１対のトランジスタのうちの１つをはじ
めに作動させたのちに、電圧の変動に応じてもう一方の
トランジスタに自動的に切り替えて作動させることで、
被バイアス回路に出力する電位を効率よく立ち上げるこ
とができ、且つ立ち上げられた後の前記電位の安定化を
図ることができる。
アス回路によると、特性の異なる１対のトランジスタを
有し、前記１対のトランジスタを被バイアス回路の電圧
変化に応じて切り替えて作動させる帰還回路を有してな
ることにより、１対のトランジスタのうちの１つをはじ
めに作動させたのちに、電圧の変動に応じてもう一方の
トランジスタに自動的に切り替えて作動させることで、
被バイアス回路に出力する電位を効率よく立ち上げるこ
とができ、且つ立ち上げられた後の前記電位の安定化を
図ることができる。
【００３２】また、本出願第２の発明は、所定電位を被
バイアス回路に出力して被バイアス回路に流れる電流を
検出するバイアス回路であって、特性の異なる１対のト
ランジスタを有し、前記所定電位を基準として前記１対
のトランジスタを切り替えて作動させる帰還回路を有し
てなることを特徴とするバイアス回路である。
バイアス回路に出力して被バイアス回路に流れる電流を
検出するバイアス回路であって、特性の異なる１対のト
ランジスタを有し、前記所定電位を基準として前記１対
のトランジスタを切り替えて作動させる帰還回路を有し
てなることを特徴とするバイアス回路である。
【００３３】上記構成を有する本出願第２の発明のバイ
アス回路によると、特性の異なる１対のトランジスタを
有し、前記所定電位を基準として前記１対のトランジス
タを切り替えて作動させる帰還回路を有してなることに
より、１対のトランジスタのうちの１つをはじめに作動
させたのちに、設定された所定電位を基準としてもう一
方のトランジスタに自動的に切り替えて作動させること
で、被バイアス回路に出力する電位を所定電位まで効率
よく立ち上げることができ、且つ前記所定電位からの変
動を低減し電位の安定化を図ることができる。
アス回路によると、特性の異なる１対のトランジスタを
有し、前記所定電位を基準として前記１対のトランジス
タを切り替えて作動させる帰還回路を有してなることに
より、１対のトランジスタのうちの１つをはじめに作動
させたのちに、設定された所定電位を基準としてもう一
方のトランジスタに自動的に切り替えて作動させること
で、被バイアス回路に出力する電位を所定電位まで効率
よく立ち上げることができ、且つ前記所定電位からの変
動を低減し電位の安定化を図ることができる。
【００３４】また、本出願第３の発明のバイアス回路
は、本出願第１の発明又は本出願第２の発明のバイアス
回路であって、特性の異なる１対のトランジスタが、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタであ
って、前記Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタが並列に接続されてなることを特徴とする。
は、本出願第１の発明又は本出願第２の発明のバイアス
回路であって、特性の異なる１対のトランジスタが、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタであ
って、前記Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタが並列に接続されてなることを特徴とする。
【００３５】ゲート接地型Ｐチャネルトランジスタのソ
ースを電源電圧に接続すると、前記トランジスタのドレ
イン電圧は電源電圧まで出力することができる。このた
め、信号線を駆動するトランジスタのゲート電圧を高電
位にすることができるので、信号線を高速に所定の電位
まで立ち上げることができる。一方、ドレイン接地型Ｎ
チャネルトランジスタは、ゲートが電源電圧に接続され
ているので、帰還電圧の微小変化に対する出力電位の振
幅が小さく、出力電位が所定電位に到達したのち出力電
位を一定に保持することができる。このため、出力され
る電位の安定化を図ることができ、ノイズ耐性を向上で
きる。以上のように、Ｐチャネルトランジスタ及びＮチ
ャネルトランジスタは異なる特性を有する。したがっ
て、上記構成を有する本出願第３の発明のバイアス回路
によると、特性の異なる１対のトランジスタが、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタであっ
て、前記Ｐチャネルトランジスタ及びＮチャネルトラン
ジスタが並列に接続されてなることにより、定常状態に
達するまでの初期状態において、Ｐチャネルトランジス
タからの電流が主に流れるようにし、出力される電位が
所定電位に到達したらＮチャネルトランジスタに自動的
に切り替えＮチャネルトランジスタからの電流が主に出
力されるようにすることで、被バイアス回路に出力する
電位を所定電位まで効率よく立ち上げることができ、且
つ前記電位の安定化を図ることができる。さらに、この
ようなトランジスタの切り替え時に、前記外部からの切
り替え信号が原因によるノイズの発生が問題となる。し
かしながら、本出願第３の発明のバイアス回路による
と、外部からの切り替え信号なしにバイアス回路の状態
に応じて前記トランジスタの切り替えが実行されるの
で、出力電位に影響を与えることなく前記切り替えが行
われるため、初期と定常状態でそれぞれに最適な動作状
態を得ることができる。
ースを電源電圧に接続すると、前記トランジスタのドレ
イン電圧は電源電圧まで出力することができる。このた
め、信号線を駆動するトランジスタのゲート電圧を高電
位にすることができるので、信号線を高速に所定の電位
まで立ち上げることができる。一方、ドレイン接地型Ｎ
チャネルトランジスタは、ゲートが電源電圧に接続され
ているので、帰還電圧の微小変化に対する出力電位の振
幅が小さく、出力電位が所定電位に到達したのち出力電
位を一定に保持することができる。このため、出力され
る電位の安定化を図ることができ、ノイズ耐性を向上で
きる。以上のように、Ｐチャネルトランジスタ及びＮチ
ャネルトランジスタは異なる特性を有する。したがっ
て、上記構成を有する本出願第３の発明のバイアス回路
によると、特性の異なる１対のトランジスタが、Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタであっ
て、前記Ｐチャネルトランジスタ及びＮチャネルトラン
ジスタが並列に接続されてなることにより、定常状態に
達するまでの初期状態において、Ｐチャネルトランジス
タからの電流が主に流れるようにし、出力される電位が
所定電位に到達したらＮチャネルトランジスタに自動的
に切り替えＮチャネルトランジスタからの電流が主に出
力されるようにすることで、被バイアス回路に出力する
電位を所定電位まで効率よく立ち上げることができ、且
つ前記電位の安定化を図ることができる。さらに、この
ようなトランジスタの切り替え時に、前記外部からの切
り替え信号が原因によるノイズの発生が問題となる。し
かしながら、本出願第３の発明のバイアス回路による
と、外部からの切り替え信号なしにバイアス回路の状態
に応じて前記トランジスタの切り替えが実行されるの
で、出力電位に影響を与えることなく前記切り替えが行
われるため、初期と定常状態でそれぞれに最適な動作状
態を得ることができる。
【００３６】また、本出願第４の発明は、所定電位を被
バイアス回路に出力して被バイアス回路に流れる電流を
検出するバイアス回路であって、前記被バイアス回路を
所定電位付近に急速に立ち上げるバイアス立上げ手段
と、前記被バイアス回路が所定電位付近に到達するとと
もに作動し、前記被バイアス回路の電位変動を低減する
バイアス安定化手段とを備えてなることを特徴とするバ
イアス回路である。
バイアス回路に出力して被バイアス回路に流れる電流を
検出するバイアス回路であって、前記被バイアス回路を
所定電位付近に急速に立ち上げるバイアス立上げ手段
と、前記被バイアス回路が所定電位付近に到達するとと
もに作動し、前記被バイアス回路の電位変動を低減する
バイアス安定化手段とを備えてなることを特徴とするバ
イアス回路である。
【００３７】上記構成を有する本出願第４の発明のバイ
アス回路によると、前記被バイアス回路を所定電位付近
に急速に立ち上げるバイアス立上げ手段と、前記被バイ
アス回路が所定電位付近に到達するとともに作動し、前
記被バイアス回路の電位変動を低減するバイアス安定化
手段とを備えてなることにより、バイアス立上げ手段に
より所定電位へと急速に立ち上げられた被バイアス回路
への出力電位が、バイアス安定化手段により変動を抑え
られ所定電位で保持されるため、前記電位を所定電位ま
で効率よく立ち上げることができ、且つ前記信号線の電
位の安定化を図ることができる。
アス回路によると、前記被バイアス回路を所定電位付近
に急速に立ち上げるバイアス立上げ手段と、前記被バイ
アス回路が所定電位付近に到達するとともに作動し、前
記被バイアス回路の電位変動を低減するバイアス安定化
手段とを備えてなることにより、バイアス立上げ手段に
より所定電位へと急速に立ち上げられた被バイアス回路
への出力電位が、バイアス安定化手段により変動を抑え
られ所定電位で保持されるため、前記電位を所定電位ま
で効率よく立ち上げることができ、且つ前記信号線の電
位の安定化を図ることができる。
【００３８】また、本出願第５の発明のバイアス回路
は、本出願第４の発明のバイアス回路であって、前記バ
イアス立上げ手段としてＰチャネルトランジスタを用
い、前記バイアス安定化手段としてＮチャネルトランジ
スタを用い、前記Ｐチャネルトランジスタ及びＮチャネ
ルトランジスタが並列に接続されてなることを特徴とす
る。
は、本出願第４の発明のバイアス回路であって、前記バ
イアス立上げ手段としてＰチャネルトランジスタを用
い、前記バイアス安定化手段としてＮチャネルトランジ
スタを用い、前記Ｐチャネルトランジスタ及びＮチャネ
ルトランジスタが並列に接続されてなることを特徴とす
る。
【００３９】ゲート接地型Ｐチャネルトランジスタのソ
ースを電源電圧に接続すると、前記トランジスタのドレ
イン電圧は電源電圧まで出力することができる。このた
め、信号線を駆動するトランジスタのゲート電圧を高電
位にすることができるので、信号線を高速に所定の電位
まで立ち上げることができる。一方、ドレイン接地型Ｎ
チャネルトランジスタは、ゲートが電源電圧に接続され
ているので、帰還電圧の微小変化に対する出力電位の振
幅が小さく、出力電位が所定電位に到達したのち出力電
位を一定に保持することができる。このため、出力され
る電位の安定化を図ることができ、ノイズ耐性を向上で
きる。したがって、上記構成を有する本出願第５の発明
のバイアス回路によると、前記バイアス立上げ手段とし
てＰチャネルトランジスタを用い、前記バイアス安定化
手段としてＮチャネルトランジスタを用い、前記Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタが並列に
接続されてなることにより、定常状態に達するまでの初
期状態において、Ｐチャネルトランジスタからの電流が
前記信号線に主に流れるようにし、出力される電位が検
出電位に到達したらＮチャネルトランジスタに自動的に
切り替えＮチャネルトランジスタからの電流が主に流れ
るようにすることで、デジット線の電位を所定電位まで
効率よく立ち上げることができ、且つデジット線の電位
の安定化を図ることができる。さらに、このようなトラ
ンジスタの切り替えを行うのは一般に困難であるうえ、
たとえ外部からの切り替え信号を送信することで前記切
り替えが可能であったとしても、前記外部からの切り替
え信号が原因によるノイズの発生が問題となる。しかし
ながら、本出願第５の発明のバイアス回路によると、外
部からの切り替え信号なしにバイアス回路の状態に応じ
て前記トランジスタの切り替えが実行されるので、検出
電位に影響を与えることなくすみやかに前記切り替えが
行われるため、出力される電位の安定化を図ることがで
きる。
ースを電源電圧に接続すると、前記トランジスタのドレ
イン電圧は電源電圧まで出力することができる。このた
め、信号線を駆動するトランジスタのゲート電圧を高電
位にすることができるので、信号線を高速に所定の電位
まで立ち上げることができる。一方、ドレイン接地型Ｎ
チャネルトランジスタは、ゲートが電源電圧に接続され
ているので、帰還電圧の微小変化に対する出力電位の振
幅が小さく、出力電位が所定電位に到達したのち出力電
位を一定に保持することができる。このため、出力され
る電位の安定化を図ることができ、ノイズ耐性を向上で
きる。したがって、上記構成を有する本出願第５の発明
のバイアス回路によると、前記バイアス立上げ手段とし
てＰチャネルトランジスタを用い、前記バイアス安定化
手段としてＮチャネルトランジスタを用い、前記Ｐチャ
ネルトランジスタ及びＮチャネルトランジスタが並列に
接続されてなることにより、定常状態に達するまでの初
期状態において、Ｐチャネルトランジスタからの電流が
前記信号線に主に流れるようにし、出力される電位が検
出電位に到達したらＮチャネルトランジスタに自動的に
切り替えＮチャネルトランジスタからの電流が主に流れ
るようにすることで、デジット線の電位を所定電位まで
効率よく立ち上げることができ、且つデジット線の電位
の安定化を図ることができる。さらに、このようなトラ
ンジスタの切り替えを行うのは一般に困難であるうえ、
たとえ外部からの切り替え信号を送信することで前記切
り替えが可能であったとしても、前記外部からの切り替
え信号が原因によるノイズの発生が問題となる。しかし
ながら、本出願第５の発明のバイアス回路によると、外
部からの切り替え信号なしにバイアス回路の状態に応じ
て前記トランジスタの切り替えが実行されるので、検出
電位に影響を与えることなくすみやかに前記切り替えが
行われるため、出力される電位の安定化を図ることがで
きる。
【００４０】また、本出願第６の発明の半導体記憶装置
は、ワード線及びデジット線に接続されたメモリセル
と、前記デジット線に対して所定電位を供給し、選択さ
れた前記メモリセルからの読出しデータに基づき検出電
位を形成するバイアス回路を有してなるセンス回路とが
設けられてなる半導体記憶装置であって、デジット線を
所定電位付近に急速に立ち上げる第１の手段と、デジッ
ト線が所定電位付近に到達するとともに作動し、デジッ
ト線の電位変動を低減する第２の手段とを前記バイアス
回路に備えてなることを特徴とする。
は、ワード線及びデジット線に接続されたメモリセル
と、前記デジット線に対して所定電位を供給し、選択さ
れた前記メモリセルからの読出しデータに基づき検出電
位を形成するバイアス回路を有してなるセンス回路とが
設けられてなる半導体記憶装置であって、デジット線を
所定電位付近に急速に立ち上げる第１の手段と、デジッ
ト線が所定電位付近に到達するとともに作動し、デジッ
ト線の電位変動を低減する第２の手段とを前記バイアス
回路に備えてなることを特徴とする。
【００４１】本出願にいう検出電位とは、メモリセルの
記憶データを検出するために設定された出力電位であ
る。上記構成を有する本出願第６の発明の半導体記憶装
置によると、ワード線及びデジット線に接続されたメモ
リセルと、前記デジット線に対して所定電位を供給し、
選択された前記メモリセルからの読出しデータに基づき
検出電位を形成するバイアス回路を有してなるセンス回
路とが設けられてなり、デジット線を所定電位付近に急
速に立ち上げる第１の手段と、デジット線が所定電位付
近に到達するとともに作動し、デジット線の電位変動を
低減する第２の手段とを前記バイアス回路に備えてなる
ことにより、第１の手段により所定電位へと急速に立ち
上げられたデジット線の電位が、第２の手段により変動
を抑えられ所定電位に保持されるため、デジット線の電
位を所定電位まで効率よく立ち上げることができ、且つ
前記デジット線の電位の安定化を図ることができる。
記憶データを検出するために設定された出力電位であ
る。上記構成を有する本出願第６の発明の半導体記憶装
置によると、ワード線及びデジット線に接続されたメモ
リセルと、前記デジット線に対して所定電位を供給し、
選択された前記メモリセルからの読出しデータに基づき
検出電位を形成するバイアス回路を有してなるセンス回
路とが設けられてなり、デジット線を所定電位付近に急
速に立ち上げる第１の手段と、デジット線が所定電位付
近に到達するとともに作動し、デジット線の電位変動を
低減する第２の手段とを前記バイアス回路に備えてなる
ことにより、第１の手段により所定電位へと急速に立ち
上げられたデジット線の電位が、第２の手段により変動
を抑えられ所定電位に保持されるため、デジット線の電
位を所定電位まで効率よく立ち上げることができ、且つ
前記デジット線の電位の安定化を図ることができる。
【００４２】また、本出願第７の発明の半導体記憶装置
は、ワード線及びデジット線に接続されたメモリセル
と、前記デジット線に対して所定電位を供給し、選択さ
れた前記メモリセルからの読出しデータに基づき検出電
位を形成するバイアス回路を有してなるセンス回路とが
設けられてなる半導体記憶装置であって、デジット線を
所定電位付近に急速に立ち上げる第１の手段と、デジッ
ト線を所定電位付近に到達させたのち、デジット線の電
位変動を最小限に止める第２の手段とを前記バイアス回
路の電源電圧側に備えてなることを特徴とする。
は、ワード線及びデジット線に接続されたメモリセル
と、前記デジット線に対して所定電位を供給し、選択さ
れた前記メモリセルからの読出しデータに基づき検出電
位を形成するバイアス回路を有してなるセンス回路とが
設けられてなる半導体記憶装置であって、デジット線を
所定電位付近に急速に立ち上げる第１の手段と、デジッ
ト線を所定電位付近に到達させたのち、デジット線の電
位変動を最小限に止める第２の手段とを前記バイアス回
路の電源電圧側に備えてなることを特徴とする。
【００４３】本出願にいう検出電位とは、メモリセルの
記憶データを検出するために設定された出力電位であ
る。上記構成を有する本出願第７の発明の半導体記憶装
置によると、ワード線及びデジット線に接続されたメモ
リセルと、前記デジット線に対して所定電位を供給し、
選択された前記メモリセルからの読出しデータに基づき
検出電位を形成するバイアス回路を有してなるセンス回
路とが設けられてなり、デジット線を所定電位付近に急
速に立ち上げる第１の手段と、デジット線を所定電位付
近に到達させたのち、デジット線の電位変動を最小限に
止める第２の手段とを前記バイアス回路の電源電圧側に
備えてなることにより、第１の手段により所定電位へと
急速に立ち上げられたデジット線の電位が、第２の手段
により変動が最小源に止められ所定電位に保持されるた
め、デジット線の電位を所定電位まで効率よく立ち上げ
ることができ、且つ前記デジット線の電位の安定化を図
ることができる。
記憶データを検出するために設定された出力電位であ
る。上記構成を有する本出願第７の発明の半導体記憶装
置によると、ワード線及びデジット線に接続されたメモ
リセルと、前記デジット線に対して所定電位を供給し、
選択された前記メモリセルからの読出しデータに基づき
検出電位を形成するバイアス回路を有してなるセンス回
路とが設けられてなり、デジット線を所定電位付近に急
速に立ち上げる第１の手段と、デジット線を所定電位付
近に到達させたのち、デジット線の電位変動を最小限に
止める第２の手段とを前記バイアス回路の電源電圧側に
備えてなることにより、第１の手段により所定電位へと
急速に立ち上げられたデジット線の電位が、第２の手段
により変動が最小源に止められ所定電位に保持されるた
め、デジット線の電位を所定電位まで効率よく立ち上げ
ることができ、且つ前記デジット線の電位の安定化を図
ることができる。
【００４４】また、本出願第８の発明の半導体記憶装置
は、本出願第６の発明又は本出願第７の発明の半導体記
憶装置であって、第１の手段としてＰチャネルトランジ
スタを用い、第２の手段としてＮチャネルトランジスタ
を用い、前記Ｐチャネルトランジスタ及びＮチャネルト
ランジスタが並列に接続されてなることを特徴とする。
は、本出願第６の発明又は本出願第７の発明の半導体記
憶装置であって、第１の手段としてＰチャネルトランジ
スタを用い、第２の手段としてＮチャネルトランジスタ
を用い、前記Ｐチャネルトランジスタ及びＮチャネルト
ランジスタが並列に接続されてなることを特徴とする。
【００４５】Ｐチャネルトランジスタは、一般に、電流
の微小変化に対する電流供給能力の変化が小さいため負
荷抵抗が大きくなることにより、出力電位の振幅が大き
くなるため、出力電位を所定の電位まで高速に引き上げ
ることができる。一方、Ｎチャネルトランジスタは、ゲ
ートから出力される電流の微小変化に対する負荷抵抗が
小さく出力電位の振幅が小さいので、出力電位が所定電
位に到達したのち出力電位を一定に保持することができ
るため、出力電位の安定化を図ることができる。以上に
より、上記構成を有する本出願第８の発明の半導体記憶
装置によると、第１の手段としてＰチャネルトランジス
タを用い、第２の手段としてＮチャネルトランジスタを
用い、前記Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタが並列に接続されてなることにより、まずＰチ
ャネルトランジスタからの電流が主に流れるようにし、
出力される電位が検出電位に到達したらＮチャネルトラ
ンジスタに自動的に切り替えＮチャンネルトランジスタ
からの電流が主に出力されるようにすることで、デジッ
ト線の電位をグランド電位から効率よく立ち上げること
ができ、且つデジット線の電位の安定化を図ることがで
きる。さらに、このようなトランジスタの切り替えを行
うのは一般に困難であるうえ、たとえ外部からの切り替
え信号を送信することで前記切り替えが可能であったと
しても、前記外部からの切り替え信号が原因によるノイ
ズの発生が問題となる。しかしながら、本出願第８の発
明の半導体記憶装置によると、バイアス回路において、
外部からの切り替え信号なしにバイアス回路の状態に応
じて前記トランジスタの切り替えが実行されるので、検
出電位に影響を与えることなくすみやかに前記切り替え
が行われるため、出力される検出電位の安定化を図るこ
とができる。
の微小変化に対する電流供給能力の変化が小さいため負
荷抵抗が大きくなることにより、出力電位の振幅が大き
くなるため、出力電位を所定の電位まで高速に引き上げ
ることができる。一方、Ｎチャネルトランジスタは、ゲ
ートから出力される電流の微小変化に対する負荷抵抗が
小さく出力電位の振幅が小さいので、出力電位が所定電
位に到達したのち出力電位を一定に保持することができ
るため、出力電位の安定化を図ることができる。以上に
より、上記構成を有する本出願第８の発明の半導体記憶
装置によると、第１の手段としてＰチャネルトランジス
タを用い、第２の手段としてＮチャネルトランジスタを
用い、前記Ｐチャネルトランジスタ及びＮチャネルトラ
ンジスタが並列に接続されてなることにより、まずＰチ
ャネルトランジスタからの電流が主に流れるようにし、
出力される電位が検出電位に到達したらＮチャネルトラ
ンジスタに自動的に切り替えＮチャンネルトランジスタ
からの電流が主に出力されるようにすることで、デジッ
ト線の電位をグランド電位から効率よく立ち上げること
ができ、且つデジット線の電位の安定化を図ることがで
きる。さらに、このようなトランジスタの切り替えを行
うのは一般に困難であるうえ、たとえ外部からの切り替
え信号を送信することで前記切り替えが可能であったと
しても、前記外部からの切り替え信号が原因によるノイ
ズの発生が問題となる。しかしながら、本出願第８の発
明の半導体記憶装置によると、バイアス回路において、
外部からの切り替え信号なしにバイアス回路の状態に応
じて前記トランジスタの切り替えが実行されるので、検
出電位に影響を与えることなくすみやかに前記切り替え
が行われるため、出力される検出電位の安定化を図るこ
とができる。
【００４６】また、本出願第９の発明の半導体記憶装置
は、ワード線及びデジット線に接続されたメモリセル
と、デジット線の電位をフィードバックする帰還回路を
含み、前記帰還回路により前記デジット線の電位を所定
電位にするバイアス回路を有してなるセンス回路とを設
けてなる半導体記憶装置において、デジット線の電位が
前記所定電位と差が大きいときは、前記帰還回路の利得
を大きく設定し、デジット線の電位が前記所定電位と差
が小さいときは、前記帰還回路の利得を小さく設定した
ことを特徴とする。
は、ワード線及びデジット線に接続されたメモリセル
と、デジット線の電位をフィードバックする帰還回路を
含み、前記帰還回路により前記デジット線の電位を所定
電位にするバイアス回路を有してなるセンス回路とを設
けてなる半導体記憶装置において、デジット線の電位が
前記所定電位と差が大きいときは、前記帰還回路の利得
を大きく設定し、デジット線の電位が前記所定電位と差
が小さいときは、前記帰還回路の利得を小さく設定した
ことを特徴とする。
【００４７】上記構成を有する本出願第９の発明の半導
体記憶装置によると、ワード線及びデジット線に接続さ
れたメモリセルと、デジット線の電位をフィードバック
する帰還回路を含み、前記帰還回路により前記デジット
線の電位を所定電位にするバイアス回路を有してなるセ
ンス回路とを設けてなり、デジット線の電位が前記所定
電位と差が大きいときは、前記帰還回路の利得を大きく
設定し、デジット線の電位が前記所定電位と差が小さい
ときは、前記帰還回路の利得を小さく設定したことによ
り、デジット線の電位が所定電位と差が大きいときはデ
ジット線の電位が所定電位まで急速に立ち上がり、デジ
ット線の電位が所定電位と差が小さいときはデジット線
の電位の変動を抑えることができることから、デジット
線の電位を所定電位まで効率よく立ち上げることがで
き、且つ前記デジット線の電位の安定化を図ることがで
きる。
体記憶装置によると、ワード線及びデジット線に接続さ
れたメモリセルと、デジット線の電位をフィードバック
する帰還回路を含み、前記帰還回路により前記デジット
線の電位を所定電位にするバイアス回路を有してなるセ
ンス回路とを設けてなり、デジット線の電位が前記所定
電位と差が大きいときは、前記帰還回路の利得を大きく
設定し、デジット線の電位が前記所定電位と差が小さい
ときは、前記帰還回路の利得を小さく設定したことによ
り、デジット線の電位が所定電位と差が大きいときはデ
ジット線の電位が所定電位まで急速に立ち上がり、デジ
ット線の電位が所定電位と差が小さいときはデジット線
の電位の変動を抑えることができることから、デジット
線の電位を所定電位まで効率よく立ち上げることがで
き、且つ前記デジット線の電位の安定化を図ることがで
きる。
【００４８】また、本出願第１０の発明の半導体記憶装
置は、本出願第９の発明の半導体記憶装置であって、前
記バイアス回路が電源電圧側にＰチャネルトランジスタ
及びＮチャネルトランジスタを並列に備えてなることを
特徴とする。
置は、本出願第９の発明の半導体記憶装置であって、前
記バイアス回路が電源電圧側にＰチャネルトランジスタ
及びＮチャネルトランジスタを並列に備えてなることを
特徴とする。
【００４９】本出願にいう検出電位とは、メモリセルの
記憶データを検出するために設定された、デジット線の
所定電位である。Ｐチャネルトランジスタは、一般に、
電流の微小変化に対する電流供給能力の変化が小さいた
め負荷抵抗が大きくなることにより、出力電位の振幅が
大きくなるため、出力電位を所定の電位まで高速に引き
上げることができる。一方、Ｎチャネルトランジスタ
は、ゲートから出力される電流の微小変化に対する負荷
抵抗が小さいことから出力電位の振幅が小さいので、出
力電位が所定電位に到達したのち出力電位を一定に保持
することができるため、出力電位の安定化を図ることが
できる。以上により、上記構成を有する本出願第１０の
発明の半導体記憶装置によると、前記バイアス回路が、
電源電圧側にＰチャネルトランジスタ及びＮチャネルト
ランジスタを並列に備えてなることにより、まずＰチャ
ネルトランジスタからの電流が主に流れるようにし、出
力される電位が検出電位に到達したらＮチャンネルトラ
ンジスタからの電流が主に出力されるようにすること
で、デジット線の電位を効率よく立ち上げることがで
き、且つデジット線の電位の安定化を図ることができ
る。さらに、このようなトランジスタの切り替えを行う
のは一般に困難であるうえ、たとえ外部からの切り替え
信号を送信することで前記切り替えが可能であったとし
ても、前記外部からの切り替え信号が原因によるノイズ
の発生が問題となる。しかしながら、本出願第８の発明
の半導体記憶装置によると、バイアス回路において、外
部からの切り替え信号なしに、デジット線の電位に応じ
て前記トランジスタの切り替えが実行されることによ
り、読出し電位に影響を与えることなくすみやかに前記
切り替えが行われるため、出力される検出電位の安定化
を図ることができる。
記憶データを検出するために設定された、デジット線の
所定電位である。Ｐチャネルトランジスタは、一般に、
電流の微小変化に対する電流供給能力の変化が小さいた
め負荷抵抗が大きくなることにより、出力電位の振幅が
大きくなるため、出力電位を所定の電位まで高速に引き
上げることができる。一方、Ｎチャネルトランジスタ
は、ゲートから出力される電流の微小変化に対する負荷
抵抗が小さいことから出力電位の振幅が小さいので、出
力電位が所定電位に到達したのち出力電位を一定に保持
することができるため、出力電位の安定化を図ることが
できる。以上により、上記構成を有する本出願第１０の
発明の半導体記憶装置によると、前記バイアス回路が、
電源電圧側にＰチャネルトランジスタ及びＮチャネルト
ランジスタを並列に備えてなることにより、まずＰチャ
ネルトランジスタからの電流が主に流れるようにし、出
力される電位が検出電位に到達したらＮチャンネルトラ
ンジスタからの電流が主に出力されるようにすること
で、デジット線の電位を効率よく立ち上げることがで
き、且つデジット線の電位の安定化を図ることができ
る。さらに、このようなトランジスタの切り替えを行う
のは一般に困難であるうえ、たとえ外部からの切り替え
信号を送信することで前記切り替えが可能であったとし
ても、前記外部からの切り替え信号が原因によるノイズ
の発生が問題となる。しかしながら、本出願第８の発明
の半導体記憶装置によると、バイアス回路において、外
部からの切り替え信号なしに、デジット線の電位に応じ
て前記トランジスタの切り替えが実行されることによ
り、読出し電位に影響を与えることなくすみやかに前記
切り替えが行われるため、出力される検出電位の安定化
を図ることができる。
【００５０】また、本出願第１１の発明は、本出願第６
の発明乃至本出願第１０何れか１の発明の半導体記憶装
置であって、ワード線及び基準デジット線に接続された
基準セルと、バイアス回路よりも大きな電流供給能力を
有し、前記基準デジット線に対して所定電流を供給し前
記基準セルからの読出しデータに基づき基準電位を形成
する基準バイアス回路と、前記検出電位と前記基準電位
とを比較して前記メモリセルの記憶データを検出するデ
ータ検出回路とを設置してなることを特徴とする。
の発明乃至本出願第１０何れか１の発明の半導体記憶装
置であって、ワード線及び基準デジット線に接続された
基準セルと、バイアス回路よりも大きな電流供給能力を
有し、前記基準デジット線に対して所定電流を供給し前
記基準セルからの読出しデータに基づき基準電位を形成
する基準バイアス回路と、前記検出電位と前記基準電位
とを比較して前記メモリセルの記憶データを検出するデ
ータ検出回路とを設置してなることを特徴とする。
【００５１】上記構成を有する本出願第１１の発明の半
導体記憶装置によると、ワード線及び基準デジット線に
接続された基準セルと、バイアス回路よりも大きな電流
供給能力を有し、前記基準デジット線に対して所定電流
を供給し前記基準セルからの読出しデータに基づき基準
電位を形成する基準バイアス回路と、前記読出し電位と
前記基準電位とを比較して前記メモリセルの記憶データ
を検出するデータ検出回路とを設置してなることによ
り、検出電位を基準電位に対する電位の大小で記憶デー
タの内容を判断するので、検出電位を低く設定すること
ができるため、半導体記憶装置全体の省電力化を図るこ
とができる。
導体記憶装置によると、ワード線及び基準デジット線に
接続された基準セルと、バイアス回路よりも大きな電流
供給能力を有し、前記基準デジット線に対して所定電流
を供給し前記基準セルからの読出しデータに基づき基準
電位を形成する基準バイアス回路と、前記読出し電位と
前記基準電位とを比較して前記メモリセルの記憶データ
を検出するデータ検出回路とを設置してなることによ
り、検出電位を基準電位に対する電位の大小で記憶デー
タの内容を判断するので、検出電位を低く設定すること
ができるため、半導体記憶装置全体の省電力化を図るこ
とができる。
【００５２】また、本出願第１２の発明は、本出願第６
の発明乃至本出願第１１何れか１の発明の半導体記憶装
置であって、前記デジット線の電位がグランド電位付近
のときは前記Ｐチャネルトランジスタからの電流が前記
Ｎチャネルトランジスタからの電流より大きく、前記デ
ジット線の電位が所定電位にあるときは前記Ｎチャネル
トランジスタの電流が前記Ｐチャネルトランジスタから
の電流より大きくなるよう、前記Ｐチャネルトランジス
タ及び前記Ｎチャネルトランジスタが設定されてなるこ
とを特徴とする。
の発明乃至本出願第１１何れか１の発明の半導体記憶装
置であって、前記デジット線の電位がグランド電位付近
のときは前記Ｐチャネルトランジスタからの電流が前記
Ｎチャネルトランジスタからの電流より大きく、前記デ
ジット線の電位が所定電位にあるときは前記Ｎチャネル
トランジスタの電流が前記Ｐチャネルトランジスタから
の電流より大きくなるよう、前記Ｐチャネルトランジス
タ及び前記Ｎチャネルトランジスタが設定されてなるこ
とを特徴とする。
【００５３】上記構成を有する本出願第１２の発明の半
導体記憶装置によると、前記デジット線の電位がグラン
ド電位付近のときは前記Ｐチャネルトランジスタからの
電流が前記Ｎチャネルトランジスタからの電流より大き
く、前記デジット線の電位が所定電位にあるときは前記
Ｎチャネルトランジスタの電流が前記Ｐチャネルトラン
ジスタからの電流より大きくなるよう前記Ｐチャネルト
ランジスタ及び前記Ｎチャネルトランジスタが設定され
てなることにより、デジット線の電位を所定電位まで効
率よく立ち上げることができ、且つデジット線の電位の
安定化を図ることができる。さらに、このようなトラン
ジスタの切り替えを行うのは一般に困難であるうえ、た
とえ外部からの切り替え信号を送信することで前記切り
替えが可能であったとしても、前記外部からの切り替え
信号が原因によるノイズの発生が問題となる。しかしな
がら、本出願第１２の発明の半導体記憶装置によると、
外部からの切り替え信号なしに、デジット線の電位に応
じて前記トランジスタの切り替えが実行されることによ
り、検出電位に影響を与えることなくすみやかに前記切
り替えが行われるため、出力される検出電位の安定化を
図ることができる。
導体記憶装置によると、前記デジット線の電位がグラン
ド電位付近のときは前記Ｐチャネルトランジスタからの
電流が前記Ｎチャネルトランジスタからの電流より大き
く、前記デジット線の電位が所定電位にあるときは前記
Ｎチャネルトランジスタの電流が前記Ｐチャネルトラン
ジスタからの電流より大きくなるよう前記Ｐチャネルト
ランジスタ及び前記Ｎチャネルトランジスタが設定され
てなることにより、デジット線の電位を所定電位まで効
率よく立ち上げることができ、且つデジット線の電位の
安定化を図ることができる。さらに、このようなトラン
ジスタの切り替えを行うのは一般に困難であるうえ、た
とえ外部からの切り替え信号を送信することで前記切り
替えが可能であったとしても、前記外部からの切り替え
信号が原因によるノイズの発生が問題となる。しかしな
がら、本出願第１２の発明の半導体記憶装置によると、
外部からの切り替え信号なしに、デジット線の電位に応
じて前記トランジスタの切り替えが実行されることによ
り、検出電位に影響を与えることなくすみやかに前記切
り替えが行われるため、出力される検出電位の安定化を
図ることができる。
【００５４】また、本出願第１３の発明は、本出願第６
の発明乃至本出願第１２何れか１の発明の半導体記憶装
置であって、前記バイアス回路、若しくは前記バイアス
回路及び前記基準バイアス回路の入力にセンスアンプ動
作許可信号を用いることを特徴とする。
の発明乃至本出願第１２何れか１の発明の半導体記憶装
置であって、前記バイアス回路、若しくは前記バイアス
回路及び前記基準バイアス回路の入力にセンスアンプ動
作許可信号を用いることを特徴とする。
【００５５】上記構成を有する本出願第１３の発明の半
導体記憶装置によると、前記バイアス回路、若しくは前
記バイアス回路及び前記基準バイアス回路の入力にセン
スアンプ動作許可信号を用いることで、センシングを行
うときだけセンスアンプ動作許可信号を入力することに
より回路を作動させることでセンシングを行うことによ
り、回路全体の省電力化を行うことができる。
導体記憶装置によると、前記バイアス回路、若しくは前
記バイアス回路及び前記基準バイアス回路の入力にセン
スアンプ動作許可信号を用いることで、センシングを行
うときだけセンスアンプ動作許可信号を入力することに
より回路を作動させることでセンシングを行うことによ
り、回路全体の省電力化を行うことができる。
【００５６】また、本出願第１４の発明は、所定電位を
被バイアス回路に出力して被バイアス回路に流れる電流
を検出するバイアス回路において、特性の異なる１対の
スイッチ部を有し、前記所定電位を基準として前記１対
のスイッチ部を切り替えて作動させる帰還回路を有して
なることを特徴とするバイアス回路である。
被バイアス回路に出力して被バイアス回路に流れる電流
を検出するバイアス回路において、特性の異なる１対の
スイッチ部を有し、前記所定電位を基準として前記１対
のスイッチ部を切り替えて作動させる帰還回路を有して
なることを特徴とするバイアス回路である。
【００５７】本願にいう１対のスイッチ部とは、前記所
定電位を基準として切り替えて作動するものであり、１
対のスイッチ部のうち一方がバイアス回路の電位を急速
に立ち上げる機能を有し、バイアス回路の電位が所定電
位に到達したらもう一方のスイッチ部に切り替わり、も
う一方のスイッチ部がバイアス回路の電位を所定電位に
安定化させる機能を有するものである。上記構成を有す
る本出願第１４の発明のバイアス回路によると、特性の
異なる１対のスイッチ部を有し、前記１対のスイッチ部
を電圧の変動に応じて切り替えて作動させる帰還回路を
有してなることにより、１対のスイッチ部のうちの１つ
をはじめに作動させたのちに、設定された所定電位を基
準としてもう一方のスイッチ部に自動的に切り替えて作
動させることで、電位を効率よく立ち上げることがで
き、且つ前記所定電位の安定化を図ることができる。
定電位を基準として切り替えて作動するものであり、１
対のスイッチ部のうち一方がバイアス回路の電位を急速
に立ち上げる機能を有し、バイアス回路の電位が所定電
位に到達したらもう一方のスイッチ部に切り替わり、も
う一方のスイッチ部がバイアス回路の電位を所定電位に
安定化させる機能を有するものである。上記構成を有す
る本出願第１４の発明のバイアス回路によると、特性の
異なる１対のスイッチ部を有し、前記１対のスイッチ部
を電圧の変動に応じて切り替えて作動させる帰還回路を
有してなることにより、１対のスイッチ部のうちの１つ
をはじめに作動させたのちに、設定された所定電位を基
準としてもう一方のスイッチ部に自動的に切り替えて作
動させることで、電位を効率よく立ち上げることがで
き、且つ前記所定電位の安定化を図ることができる。
【００５８】また、本出願第１５の発明のバイアス回路
は、本出願第１４の発明のバイアス回路であって、前記
スイッチ部がトランジスタであることを特徴とする。
は、本出願第１４の発明のバイアス回路であって、前記
スイッチ部がトランジスタであることを特徴とする。
【００５９】上記構成を有する本出願第１５の発明のバ
イアス回路によると、前記スイッチ部がトランジスタで
あることにより、１対のトランジスタのうちの１つをは
じめに作動させて速やかに所定電位まで立ち上げること
ができるうえ、設定された所定電位を基準としてもう一
方のトランジスタに速やかに切り替えて作動させること
ができるため、電位を所定電位まで効率よく立ち上げる
ことができ、且つ前記所定電位の安定化を図ることがで
きる。
イアス回路によると、前記スイッチ部がトランジスタで
あることにより、１対のトランジスタのうちの１つをは
じめに作動させて速やかに所定電位まで立ち上げること
ができるうえ、設定された所定電位を基準としてもう一
方のトランジスタに速やかに切り替えて作動させること
ができるため、電位を所定電位まで効率よく立ち上げる
ことができ、且つ前記所定電位の安定化を図ることがで
きる。
【００６０】また、本出願第１６の発明のバイアス回路
は、所定電位を被バイアス回路に出力して被バイアス回
路に流れる電流を検出するバイアス回路において、前記
被バイアス回路に供給する電位が前記所定電位に満たな
いとき、バイアス供給能力を高めて前記被バイアス回路
に電力を供給するバイアス立上げ手段と、前記被バイア
ス回路に供給する電位が前記所定電位に達したとき、所
定電位変動の影響を抑制して前記被バイアス回路に所定
電位を供給するバイアス安定化手段とを備えてなること
を特徴とする。
は、所定電位を被バイアス回路に出力して被バイアス回
路に流れる電流を検出するバイアス回路において、前記
被バイアス回路に供給する電位が前記所定電位に満たな
いとき、バイアス供給能力を高めて前記被バイアス回路
に電力を供給するバイアス立上げ手段と、前記被バイア
ス回路に供給する電位が前記所定電位に達したとき、所
定電位変動の影響を抑制して前記被バイアス回路に所定
電位を供給するバイアス安定化手段とを備えてなること
を特徴とする。
【００６１】上記構成を有する本出願第１６の発明のバ
イアス回路によると、前記被バイアス回路に供給する電
位が前記所定電位に満たないとき、バイアス供給能力を
高めて前記被バイアス回路に電力を供給するバイアス立
上げ手段と、前記被バイアス回路に供給する電位が前記
所定電位に達したとき、所定電位変動の影響を抑制して
前記被バイアス回路に所定電位を供給するバイアス安定
化手段とを備えてなることにより、バイアス立上げ手段
により被バイアス回路への出力電位を所定電位へと急速
に立ち上げたのちにバイアス安定化手段により変動を抑
えられ所定電位で保持されるため、前記電位を所定電位
まで効率よく立ち上げることができ、且つ前記電位の安
定化を図ることができる。
イアス回路によると、前記被バイアス回路に供給する電
位が前記所定電位に満たないとき、バイアス供給能力を
高めて前記被バイアス回路に電力を供給するバイアス立
上げ手段と、前記被バイアス回路に供給する電位が前記
所定電位に達したとき、所定電位変動の影響を抑制して
前記被バイアス回路に所定電位を供給するバイアス安定
化手段とを備えてなることにより、バイアス立上げ手段
により被バイアス回路への出力電位を所定電位へと急速
に立ち上げたのちにバイアス安定化手段により変動を抑
えられ所定電位で保持されるため、前記電位を所定電位
まで効率よく立ち上げることができ、且つ前記電位の安
定化を図ることができる。
【００６２】また、本出願第１７の発明のバイアス回路
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記バイアス供給許可信号が
アクティブになってから所定時間経過するまで、バイア
ス供給能力を高めて前記被バイアス回路に電力を供給す
るバイアス立上げ手段と、前記バイアス供給許可信号が
アクティブになった期間、所定電位変動の影響を抑制し
て前記被バイアス回路に所定電位を供給するバイアス安
定化手段とを備えてなることを特徴とする。
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記バイアス供給許可信号が
アクティブになってから所定時間経過するまで、バイア
ス供給能力を高めて前記被バイアス回路に電力を供給す
るバイアス立上げ手段と、前記バイアス供給許可信号が
アクティブになった期間、所定電位変動の影響を抑制し
て前記被バイアス回路に所定電位を供給するバイアス安
定化手段とを備えてなることを特徴とする。
【００６３】上記構成を有する本出願第１７の発明のバ
イアス回路によると、前記バイアス供給許可信号がアク
ティブになってから所定時間経過するまで、バイアス供
給能力を高めて前記被バイアス回路に電力を供給するバ
イアス立上げ手段と、前記バイアス供給許可信号がアク
ティブになった期間、所定電位変動の影響を抑制して前
記被バイアス回路に所定電位を供給するバイアス安定化
手段とを備えてなることにより、バイアス立上げ手段に
より被バイアス回路への出力電位を所定電位へと急速に
立ち上げたのちにバイアス安定化手段により変動を抑え
られ所定電位で保持されるため、前記電位を所定電位ま
で効率よく立ち上げることができ、且つ前記電位の安定
化を図ることができる。さらに、前記バイアス供給許可
信号がアクティブになった期間のみ回路を作動させるこ
とで、回路全体の省電力化を行うことができる。
イアス回路によると、前記バイアス供給許可信号がアク
ティブになってから所定時間経過するまで、バイアス供
給能力を高めて前記被バイアス回路に電力を供給するバ
イアス立上げ手段と、前記バイアス供給許可信号がアク
ティブになった期間、所定電位変動の影響を抑制して前
記被バイアス回路に所定電位を供給するバイアス安定化
手段とを備えてなることにより、バイアス立上げ手段に
より被バイアス回路への出力電位を所定電位へと急速に
立ち上げたのちにバイアス安定化手段により変動を抑え
られ所定電位で保持されるため、前記電位を所定電位ま
で効率よく立ち上げることができ、且つ前記電位の安定
化を図ることができる。さらに、前記バイアス供給許可
信号がアクティブになった期間のみ回路を作動させるこ
とで、回路全体の省電力化を行うことができる。
【００６４】また、本出願第１８の発明のバイアス回路
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記被バイアス回路に供給す
る電位と所定の電位との差信号を検出するバイアス電位
検出手段と、前記バイアス電位検出手段が検出した差信
号に応じて出力電圧を決定するバイアス安定化手段と、
前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、前記バイア
ス電位検出手段が検出した差信号が所定値以上あること
を検出して前記バイアス出力手段の電力供給能力を高め
るバイアス立上げ手段とを備えてなることを特徴とす
る。
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記被バイアス回路に供給す
る電位と所定の電位との差信号を検出するバイアス電位
検出手段と、前記バイアス電位検出手段が検出した差信
号に応じて出力電圧を決定するバイアス安定化手段と、
前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、前記バイア
ス電位検出手段が検出した差信号が所定値以上あること
を検出して前記バイアス出力手段の電力供給能力を高め
るバイアス立上げ手段とを備えてなることを特徴とす
る。
【００６５】上記構成を有する本出願第１８の発明のバ
イアス回路によると、前記被バイアス回路に供給する電
位と所定の電位との差信号を検出するバイアス電位検出
手段と、前記バイアス電位検出手段が検出した差信号に
応じて出力電圧を決定するバイアス安定化手段と、前記
バイアス安定化手段の出力を電力増幅して前記被バイア
ス回路に出力するバイアス出力手段と、前記バイアス電
位検出手段が検出した差信号が所定値以上あることを検
出して前記バイアス出力手段の電力供給能力を高めるバ
イアス立上げ手段とを備えてなることにより、バイアス
電位検出手段により被バイアス回路への出力電位を所定
電位へと急速に立ち上げたのちにバイアス安定化手段に
より変動を抑えられ所定電位で保持されるため、前記電
位を所定電位まで効率よく立ち上げることができ、且つ
前記電位の安定化を図ることができる。さらに、バイア
ス出力手段により前記バイアス安定化手段の出力が電力
増幅されて前記被バイアス回路に出力されるため、回路
全体の効率化及び安定化を図ることができる。
イアス回路によると、前記被バイアス回路に供給する電
位と所定の電位との差信号を検出するバイアス電位検出
手段と、前記バイアス電位検出手段が検出した差信号に
応じて出力電圧を決定するバイアス安定化手段と、前記
バイアス安定化手段の出力を電力増幅して前記被バイア
ス回路に出力するバイアス出力手段と、前記バイアス電
位検出手段が検出した差信号が所定値以上あることを検
出して前記バイアス出力手段の電力供給能力を高めるバ
イアス立上げ手段とを備えてなることにより、バイアス
電位検出手段により被バイアス回路への出力電位を所定
電位へと急速に立ち上げたのちにバイアス安定化手段に
より変動を抑えられ所定電位で保持されるため、前記電
位を所定電位まで効率よく立ち上げることができ、且つ
前記電位の安定化を図ることができる。さらに、バイア
ス出力手段により前記バイアス安定化手段の出力が電力
増幅されて前記被バイアス回路に出力されるため、回路
全体の効率化及び安定化を図ることができる。
【００６６】また、本出願第１９の発明のバイアス回路
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記被バイアス回路に供給す
る電位と所定の電位との差信号を検出するバイアス電位
検出手段と、前記バイアス電位検出手段が検出した差信
号に応じて出力電圧を決定するバイアス安定化手段と、
前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、前記バイア
ス供給許可信号がアクティブになってから所定時間経過
するまでの期間に起動信号を出力するタイマと、前記タ
イマが起動信号を出力している期間に前記バイアス出力
手段の電力供給能力を高めるバイアス立上げ手段とを備
えてなることを特徴とする。
は、バイアス供給許可信号に応じて所定電位を被バイア
ス回路に出力して被バイアス回路に流れる電流を検出す
るバイアス回路において、前記被バイアス回路に供給す
る電位と所定の電位との差信号を検出するバイアス電位
検出手段と、前記バイアス電位検出手段が検出した差信
号に応じて出力電圧を決定するバイアス安定化手段と、
前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、前記バイア
ス供給許可信号がアクティブになってから所定時間経過
するまでの期間に起動信号を出力するタイマと、前記タ
イマが起動信号を出力している期間に前記バイアス出力
手段の電力供給能力を高めるバイアス立上げ手段とを備
えてなることを特徴とする。
【００６７】上記構成を有する本出願第１９の発明のバ
イアス回路によると、前記被バイアス回路に供給する電
位と所定の電位との差信号を検出するバイアス電位検出
手段と、前記バイアス電位検出手段が検出した差信号に
応じて出力電圧を決定するバイアス安定化手段と、前記
バイアス安定化手段の出力を電力増幅して前記被バイア
ス回路に出力するバイアス出力手段と、前記バイアス供
給許可信号がアクティブになってから所定時間経過する
までの期間に起動信号を出力するタイマと、前記タイマ
が起動信号を出力している期間に前記バイアス出力手段
の電力供給能力を高めるバイアス立上げ手段とを備えて
なることにより、バイアス電位検出手段により被バイア
ス回路への出力電位を所定電位へと急速に立ち上げたの
ちにバイアス安定化手段により変動を抑えられ所定電位
で保持されるため、前記電位を所定電位まで効率よく立
ち上げることができ、且つ前記電位の安定化を図ること
ができる。さらに、バイアス出力手段により前記バイア
ス安定化手段の出力が電力増幅されて前記被バイアス回
路に出力されるため、回路全体の効率化及び安定化を図
ることができる。また、前記タイマが起動信号を出力し
ている期間に前記バイアス出力手段の電力供給能力を高
めるバイアス立上げ手段とを備えてなることにより、回
路全体の省電力化を図ることができる。
イアス回路によると、前記被バイアス回路に供給する電
位と所定の電位との差信号を検出するバイアス電位検出
手段と、前記バイアス電位検出手段が検出した差信号に
応じて出力電圧を決定するバイアス安定化手段と、前記
バイアス安定化手段の出力を電力増幅して前記被バイア
ス回路に出力するバイアス出力手段と、前記バイアス供
給許可信号がアクティブになってから所定時間経過する
までの期間に起動信号を出力するタイマと、前記タイマ
が起動信号を出力している期間に前記バイアス出力手段
の電力供給能力を高めるバイアス立上げ手段とを備えて
なることにより、バイアス電位検出手段により被バイア
ス回路への出力電位を所定電位へと急速に立ち上げたの
ちにバイアス安定化手段により変動を抑えられ所定電位
で保持されるため、前記電位を所定電位まで効率よく立
ち上げることができ、且つ前記電位の安定化を図ること
ができる。さらに、バイアス出力手段により前記バイア
ス安定化手段の出力が電力増幅されて前記被バイアス回
路に出力されるため、回路全体の効率化及び安定化を図
ることができる。また、前記タイマが起動信号を出力し
ている期間に前記バイアス出力手段の電力供給能力を高
めるバイアス立上げ手段とを備えてなることにより、回
路全体の省電力化を図ることができる。
【００６８】
【発明の実施の形態】（第１の実施形態）以下、本発明
の実施の形態を、図面を参照して詳細に説明するが、以
下の実施の形態は本発明に係る一例にすぎない。図１
は、本実施の形態に係るバイアス回路４００のブロック
図である。本実施の形態におけるバイアス回路４００
は、バイアス出力回路４１、バイアス電位検出回路４
３、バイアス安定化回路４４、及びバイアス立上げ回路
４５を有してなる。また、信号線ＬＤｉ、ＤＩＧ、ＦＢ
を介して出力される電圧をそれぞれ検出電位ＶＤｉ、バ
イアス電位ＶＤＩＧ、駆動電位ＶＦＢとする。また、バ
イアス回路４００は、被バイアス回路４２及び電流検出
回路４６に接続され、バイアス出力回路４１より被バイ
アス回路４２へ所定のバイアス電位ＶＤＩＧを供給し
て、被バイアス回路４２に流れる電流量を電流検出回路
４６で検出する。電流検出回路４６は、電流量を電圧Ｖ
Ｄｉに変換して出力することもできる。
の実施の形態を、図面を参照して詳細に説明するが、以
下の実施の形態は本発明に係る一例にすぎない。図１
は、本実施の形態に係るバイアス回路４００のブロック
図である。本実施の形態におけるバイアス回路４００
は、バイアス出力回路４１、バイアス電位検出回路４
３、バイアス安定化回路４４、及びバイアス立上げ回路
４５を有してなる。また、信号線ＬＤｉ、ＤＩＧ、ＦＢ
を介して出力される電圧をそれぞれ検出電位ＶＤｉ、バ
イアス電位ＶＤＩＧ、駆動電位ＶＦＢとする。また、バ
イアス回路４００は、被バイアス回路４２及び電流検出
回路４６に接続され、バイアス出力回路４１より被バイ
アス回路４２へ所定のバイアス電位ＶＤＩＧを供給し
て、被バイアス回路４２に流れる電流量を電流検出回路
４６で検出する。電流検出回路４６は、電流量を電圧Ｖ
Ｄｉに変換して出力することもできる。
【００６９】バイアス電位検出回路４３は、バイアス出
力回路４１から被バイアス回路４２に供給されるバイア
ス電位ＶＤＩＧを検出し、所定の電位に達していないと
きは、バイアス立上げ回路４５を起動してバイアス電位
を急速に立ち上げ、所定の電位に達したときは、バイア
ス安定化回路４４を起動してバイアス電位ＶＤＩＧの変
動を低減する。
力回路４１から被バイアス回路４２に供給されるバイア
ス電位ＶＤＩＧを検出し、所定の電位に達していないと
きは、バイアス立上げ回路４５を起動してバイアス電位
を急速に立ち上げ、所定の電位に達したときは、バイア
ス安定化回路４４を起動してバイアス電位ＶＤＩＧの変
動を低減する。
【００７０】バイアス立上げ回路４５は、バイアス電位
ＶＤＩＧが所定の電位に達していないときは、バイアス
電位検出回路４３からの起動信号に基づきバイアス出力
回路４１に信号線ＦＢを介してバイアス駆動電位ＶＦＢ
０を出力する。このバイアス駆動電位ＶＦＢ０は、バイ
アス出力回路４１の出力電圧または出力電流を定常状態
よりも高める働きをする。このため、バイアス回路４０
０は、バイアス電位ＶＤＩＧを急速に所定の電位まで立
ち上げることができる。なお、バイアス立上げ回路４５
は、バイアス電位ＶＤＩＧが所定の電位に達したとき、
その動作を停止させてもよいし、バイアス出力回路４１
へのバイアス駆動能力を低下させるようにしてもよい。
ＶＤＩＧが所定の電位に達していないときは、バイアス
電位検出回路４３からの起動信号に基づきバイアス出力
回路４１に信号線ＦＢを介してバイアス駆動電位ＶＦＢ
０を出力する。このバイアス駆動電位ＶＦＢ０は、バイ
アス出力回路４１の出力電圧または出力電流を定常状態
よりも高める働きをする。このため、バイアス回路４０
０は、バイアス電位ＶＤＩＧを急速に所定の電位まで立
ち上げることができる。なお、バイアス立上げ回路４５
は、バイアス電位ＶＤＩＧが所定の電位に達したとき、
その動作を停止させてもよいし、バイアス出力回路４１
へのバイアス駆動能力を低下させるようにしてもよい。
【００７１】バイアス安定化回路４４は、バイアス電位
ＶＤＩＧが所定の電位に達したとき、バイアス電位検出
回路４３を介して帰還されるバイアス電位ＶＤＩＧを所
定の電位と比較して、バイアス駆動電位ＶＦＢ１を生成
し、バイアス出力回路４１に出力する。ここで、帰還回
路の利得は、バイアス立上げ回路４５よりバイアス安定
化回路４４の方が小さくなるように設定してある。この
ため、バイアス電位ＶＤＩＧが何らかの理由により変動
したとき、バイアス安定化回路４４から出力されるバイ
アス駆動電位ＶＦＢ１の変動は小さくなり、バイアス出
力回路４１の出力であるバイアス電位ＶＤＩＧの変動も
小さくなる。なお、バイアス安定化回路４４は、バイア
ス電位ＶＤＩＧが所定の電位に達していないとき、その
動作を停止させていてもよいし、バイアス出力回路４１
へのバイアス駆動能力を低下させていてもよい。
ＶＤＩＧが所定の電位に達したとき、バイアス電位検出
回路４３を介して帰還されるバイアス電位ＶＤＩＧを所
定の電位と比較して、バイアス駆動電位ＶＦＢ１を生成
し、バイアス出力回路４１に出力する。ここで、帰還回
路の利得は、バイアス立上げ回路４５よりバイアス安定
化回路４４の方が小さくなるように設定してある。この
ため、バイアス電位ＶＤＩＧが何らかの理由により変動
したとき、バイアス安定化回路４４から出力されるバイ
アス駆動電位ＶＦＢ１の変動は小さくなり、バイアス出
力回路４１の出力であるバイアス電位ＶＤＩＧの変動も
小さくなる。なお、バイアス安定化回路４４は、バイア
ス電位ＶＤＩＧが所定の電位に達していないとき、その
動作を停止させていてもよいし、バイアス出力回路４１
へのバイアス駆動能力を低下させていてもよい。
【００７２】このように、本実施の形態に係るバイアス
回路４００は、バイアス出力回路４１を駆動する回路と
してバイアス立上げ回路４５とバイアス安定化回路４４
の２つを設け、バイアス回路の出力電圧であるバイアス
電位ＶＤＩＧの値によって切り替えるようにした。これ
により、本実施の形態に係るバイアス回路４００は、バ
イアス立ち上げの初期及び定常状態において最適な性能
を有する。また、定常状態では、外乱の影響が少なく安
定したバイアス電位ＶＤＩＧを被バイアス回路４２に供
給することが可能であるため、電流検出回路４６は、安
定した状態で被バイアス回路４２に流れる電流を検出す
ることができる。
回路４００は、バイアス出力回路４１を駆動する回路と
してバイアス立上げ回路４５とバイアス安定化回路４４
の２つを設け、バイアス回路の出力電圧であるバイアス
電位ＶＤＩＧの値によって切り替えるようにした。これ
により、本実施の形態に係るバイアス回路４００は、バ
イアス立ち上げの初期及び定常状態において最適な性能
を有する。また、定常状態では、外乱の影響が少なく安
定したバイアス電位ＶＤＩＧを被バイアス回路４２に供
給することが可能であるため、電流検出回路４６は、安
定した状態で被バイアス回路４２に流れる電流を検出す
ることができる。
【００７３】（第２の実施形態）図２は、本発明の第２
の実施の形態に係るバイアス回路４０１のブロック図で
ある。本実施形態におけるバイアス回路４０１は、バイ
アス出力回路４１、バイアス電位検出回路４３、バイア
ス安定化回路４７、及びバイアス立上げ回路４８、及び
タイマ４９等を有してなる。また、信号線ＬＤｉ、ＤＩ
Ｇ、ＦＢを介して出力される電圧をそれぞれ検出電位Ｖ
Ｄｉ、バイアス電位ＶＤＩＧ、駆動電位ＶＦＢとする。
なお、バイアス出力回路４１、バイアス電位検出回路４
３、被バイアス回路４２、及び電流検出回路４６は、本
発明の第１の実施形態に係るバイアス回路４００と同様
であるため、詳細な説明を省略する。
の実施の形態に係るバイアス回路４０１のブロック図で
ある。本実施形態におけるバイアス回路４０１は、バイ
アス出力回路４１、バイアス電位検出回路４３、バイア
ス安定化回路４７、及びバイアス立上げ回路４８、及び
タイマ４９等を有してなる。また、信号線ＬＤｉ、ＤＩ
Ｇ、ＦＢを介して出力される電圧をそれぞれ検出電位Ｖ
Ｄｉ、バイアス電位ＶＤＩＧ、駆動電位ＶＦＢとする。
なお、バイアス出力回路４１、バイアス電位検出回路４
３、被バイアス回路４２、及び電流検出回路４６は、本
発明の第１の実施形態に係るバイアス回路４００と同様
であるため、詳細な説明を省略する。
【００７４】本実施の形態に係るバイアス回路４０１
は、バイアス許可信号ＢＥが入力され、バイアス許可信
号ＢＥがアクティブ状態のときのみ被バイアス回路４２
にバイアス電位ＶＤＩＧを供給するようにしたものであ
る。タイマ４９は、バイアス許可信号ＢＥがアクティブ
になると所定時間の間、起動信号をバイアス立上げ回路
４８に供給する。
は、バイアス許可信号ＢＥが入力され、バイアス許可信
号ＢＥがアクティブ状態のときのみ被バイアス回路４２
にバイアス電位ＶＤＩＧを供給するようにしたものであ
る。タイマ４９は、バイアス許可信号ＢＥがアクティブ
になると所定時間の間、起動信号をバイアス立上げ回路
４８に供給する。
【００７５】バイアス立上げ回路４８は、タイマ４９か
ら供給される起動信号にもとづき、バイアス許可信号Ｂ
Ｅがアクティブになってから所定時間の間、バイアス出
力回路４１にバイアス駆動電位ＶＦＢ０を出力する。こ
のバイアス駆動電位ＶＦＢ０は、バイアス出力回路４１
の出力電圧または出力電流を定常状態よりも高める働き
をする。このため、バイアス回路は、バイアス電位ＶＤ
ＩＧを急速に所定の電位まで立ち上げることができる。
ら供給される起動信号にもとづき、バイアス許可信号Ｂ
Ｅがアクティブになってから所定時間の間、バイアス出
力回路４１にバイアス駆動電位ＶＦＢ０を出力する。こ
のバイアス駆動電位ＶＦＢ０は、バイアス出力回路４１
の出力電圧または出力電流を定常状態よりも高める働き
をする。このため、バイアス回路は、バイアス電位ＶＤ
ＩＧを急速に所定の電位まで立ち上げることができる。
【００７６】バイアス安定化回路４７は、バイアス許可
信号ＢＥがアクティブの期間のみ動作する点を除き、本
発明の第１の実施形態のバイアス安定化回路４４と同じ
である。なお、バイアス安定化回路４７は、タイマ４９
が起動信号を出力している期間中は動作を停止させても
よいし、動作させたままでもよい。
信号ＢＥがアクティブの期間のみ動作する点を除き、本
発明の第１の実施形態のバイアス安定化回路４４と同じ
である。なお、バイアス安定化回路４７は、タイマ４９
が起動信号を出力している期間中は動作を停止させても
よいし、動作させたままでもよい。
【００７７】このように、本実施の形態に係るバイアス
回路４０１は、バイアス出力回路４１を駆動する回路と
してバイアス立上げ回路４８及びバイアス安定化回路４
７の２つを設け、バイアス許可信号ＢＥがアクティブに
なってから所定の期間はバイアス立上げ回路４８を用い
て急速にバイアス電位ＶＤＩＧを立ち上げるようにし
た。このため、本実施の形態に係るバイアス回路４０１
はバイアス立ち上げの初期と定常状態において最適な性
能を有する。また、定常状態では、外乱の影響が少なく
安定したバイアス電位ＶＤＩＧを被バイアス回路４２に
供給できるので、電流検出回路４６は、安定した状態で
被バイアス回路４２に流れる電流を検出することができ
る。
回路４０１は、バイアス出力回路４１を駆動する回路と
してバイアス立上げ回路４８及びバイアス安定化回路４
７の２つを設け、バイアス許可信号ＢＥがアクティブに
なってから所定の期間はバイアス立上げ回路４８を用い
て急速にバイアス電位ＶＤＩＧを立ち上げるようにし
た。このため、本実施の形態に係るバイアス回路４０１
はバイアス立ち上げの初期と定常状態において最適な性
能を有する。また、定常状態では、外乱の影響が少なく
安定したバイアス電位ＶＤＩＧを被バイアス回路４２に
供給できるので、電流検出回路４６は、安定した状態で
被バイアス回路４２に流れる電流を検出することができ
る。
【００７８】（第３の実施形態）図３は、本実施の形態
に係るバイアス回路１を示す図である。本実施の形態に
係るバイアス回路１の構成を、図３を参照して説明す
る。バイアス回路１は信号線ＤＬを介して被バイアス回
路４２に接続され、所定のバイアス電位ＶＤＩＧを被バ
イアス回路４２に供給する。負荷抵抗７は、所定のバイ
アス電位ＶＤＩＧを被バイアス回路４２に供給したと
き、被バイアス回路４２に流れる電流量を検出し、検出
電位ＶＤｉとして出力する。ここで、検出電位ＶＤｉ、
バイアス電位ＶＤＩＧ、駆動電位ＶＦＢ、及び基準電圧
値ＶＲはそれぞれ、信号線ＬＤｉ、ＤＬ、ＦＢ、及びＬ
Ｒを介して出力される電圧である。
に係るバイアス回路１を示す図である。本実施の形態に
係るバイアス回路１の構成を、図３を参照して説明す
る。バイアス回路１は信号線ＤＬを介して被バイアス回
路４２に接続され、所定のバイアス電位ＶＤＩＧを被バ
イアス回路４２に供給する。負荷抵抗７は、所定のバイ
アス電位ＶＤＩＧを被バイアス回路４２に供給したと
き、被バイアス回路４２に流れる電流量を検出し、検出
電位ＶＤｉとして出力する。ここで、検出電位ＶＤｉ、
バイアス電位ＶＤＩＧ、駆動電位ＶＦＢ、及び基準電圧
値ＶＲはそれぞれ、信号線ＬＤｉ、ＤＬ、ＦＢ、及びＬ
Ｒを介して出力される電圧である。
【００７９】バイアス回路１は、帰還回路２及びバイア
ス出力用のＮチャネルトランジスタ３、バイアス電位検
出用の比較回路８から構成される。帰還回路２は、バイ
アス電位を検出するＮチャネルトランジスタ５と、前記
トランジスタ５の負荷でありバイアス立上げ用のＰチャ
ネルトランジスタ４と、前記トランジスタ５の負荷であ
りバイアス安定化用のＮチャネルトランジスタ６とを有
してなる。Ｐチャネルトランジスタ４のソース端は電源
電圧側に接続され、ゲートは比較回路８の出力と接地さ
れ、そのドレイン端はＮチャネルトランジスタ３のゲー
ト端と接続されている。Ｎチャネルトランジスタ６のド
レイン端は電源電圧側に接続され、ゲートは比較回路８
の出力と接地され、そのソース端はトランジスタ３のゲ
ート端と接続されている。また、Ｎチャネルトランジス
タ５のソース端は接地され、ゲートはトランジスタ３の
ドレイン端に接続され、ドレイン端はＮチャネルトラン
ジスタ３のゲートに接続されている。また、Ｎチャネル
トランジスタ３のドレイン端は負荷抵抗７に接続され、
ソース端は信号線ＤＬを介して被バイアス回路４２と接
続されている。
ス出力用のＮチャネルトランジスタ３、バイアス電位検
出用の比較回路８から構成される。帰還回路２は、バイ
アス電位を検出するＮチャネルトランジスタ５と、前記
トランジスタ５の負荷でありバイアス立上げ用のＰチャ
ネルトランジスタ４と、前記トランジスタ５の負荷であ
りバイアス安定化用のＮチャネルトランジスタ６とを有
してなる。Ｐチャネルトランジスタ４のソース端は電源
電圧側に接続され、ゲートは比較回路８の出力と接地さ
れ、そのドレイン端はＮチャネルトランジスタ３のゲー
ト端と接続されている。Ｎチャネルトランジスタ６のド
レイン端は電源電圧側に接続され、ゲートは比較回路８
の出力と接地され、そのソース端はトランジスタ３のゲ
ート端と接続されている。また、Ｎチャネルトランジス
タ５のソース端は接地され、ゲートはトランジスタ３の
ドレイン端に接続され、ドレイン端はＮチャネルトラン
ジスタ３のゲートに接続されている。また、Ｎチャネル
トランジスタ３のドレイン端は負荷抵抗７に接続され、
ソース端は信号線ＤＬを介して被バイアス回路４２と接
続されている。
【００８０】比較回路８は演算増幅器９と比較電圧１１
とからなり、バイアス電位ＶＤＩＧと比較電圧１１の基
準電圧値ＶＲとを比較する。演算増幅器９は、バイアス
電位ＶＤＩＧが基準電圧値ＶＲより低いときローレベル
を出力し、基準電圧値ＶＲより高いときハイレベルを出
力する。
とからなり、バイアス電位ＶＤＩＧと比較電圧１１の基
準電圧値ＶＲとを比較する。演算増幅器９は、バイアス
電位ＶＤＩＧが基準電圧値ＶＲより低いときローレベル
を出力し、基準電圧値ＶＲより高いときハイレベルを出
力する。
【００８１】バイアス電圧ＶＤＩＧが所定の電圧ＶＲよ
り低いとき、比較回路８がローレベルを出力するので、
Ｐチャネルトランジスタ４が導通し、そのドレイン端か
らトランジスタ３のゲートに対して駆動電位ＶＦＢを出
力する。Ｐチャネルトランジスタでの電圧降下は少ない
ので、駆動電位ＶＦＢをほぼ電源電圧（Ｖｃｃ）に到達
するまで引き上げたのち出力する。このため、Ｎチャネ
ルトランジスタ３は被バイアス回路４２に対して駆動能
力を高めることができ、バイアス電位ＶＤＩＧを所定電
位まで急速に立ち上げることができる。
り低いとき、比較回路８がローレベルを出力するので、
Ｐチャネルトランジスタ４が導通し、そのドレイン端か
らトランジスタ３のゲートに対して駆動電位ＶＦＢを出
力する。Ｐチャネルトランジスタでの電圧降下は少ない
ので、駆動電位ＶＦＢをほぼ電源電圧（Ｖｃｃ）に到達
するまで引き上げたのち出力する。このため、Ｎチャネ
ルトランジスタ３は被バイアス回路４２に対して駆動能
力を高めることができ、バイアス電位ＶＤＩＧを所定電
位まで急速に立ち上げることができる。
【００８２】バイアス電位ＶＤＩＧが所定の電圧ＶＲに
達すると、比較回路８がハイレベルを出力するので、Ｐ
チャネルトランジスタ４がオフし、Ｎチャネルトランジ
スタ６が導通し、Ｎチャネルトランジスタ６のソースよ
りＮチャネルトランジスタ３のゲートに対して駆動電位
ＶＦＢが出力される。このとき、Ｎチャネルトランジス
タ５の負荷がＰチャネルトランジスタ４になり、かつＰ
チャネルトランジスタ４のソースに接続されるので、Ｎ
チャネルトランジスタ５の負荷インピーダンスはゲート
接地のＰチャネルトランジスタ４より小さい。このた
め、バイアス電位ＶＤＩＧが何らかの理由で外乱を受け
て変動したとしても、Ｎチャネルトランジスタ５のドレ
インに生ずる駆動電位ＶＦＢの変動は小さい。従って、
外乱によってバイアス回路が発振したり、外乱の影響が
収束するのに長時間を要しなくて済む。この結果、負荷
抵抗７は被バイアス回路４２に流れる電流量を短時間で
検出できるとともに、外乱などの影響が少なく安定した
検出電位ＶＤｉを出力することができる。また、Ｐチャ
ネルトランジスタ４のサイズを、Ｎチャネルトランジス
タ６のサイズに制約されることなく大きくすることがで
きるので、設計の自由度が向上するとともに、Ｎチャネ
ルトランジスタ３の駆動能力を大きくすることができ
る。
達すると、比較回路８がハイレベルを出力するので、Ｐ
チャネルトランジスタ４がオフし、Ｎチャネルトランジ
スタ６が導通し、Ｎチャネルトランジスタ６のソースよ
りＮチャネルトランジスタ３のゲートに対して駆動電位
ＶＦＢが出力される。このとき、Ｎチャネルトランジス
タ５の負荷がＰチャネルトランジスタ４になり、かつＰ
チャネルトランジスタ４のソースに接続されるので、Ｎ
チャネルトランジスタ５の負荷インピーダンスはゲート
接地のＰチャネルトランジスタ４より小さい。このた
め、バイアス電位ＶＤＩＧが何らかの理由で外乱を受け
て変動したとしても、Ｎチャネルトランジスタ５のドレ
インに生ずる駆動電位ＶＦＢの変動は小さい。従って、
外乱によってバイアス回路が発振したり、外乱の影響が
収束するのに長時間を要しなくて済む。この結果、負荷
抵抗７は被バイアス回路４２に流れる電流量を短時間で
検出できるとともに、外乱などの影響が少なく安定した
検出電位ＶＤｉを出力することができる。また、Ｐチャ
ネルトランジスタ４のサイズを、Ｎチャネルトランジス
タ６のサイズに制約されることなく大きくすることがで
きるので、設計の自由度が向上するとともに、Ｎチャネ
ルトランジスタ３の駆動能力を大きくすることができ
る。
【００８３】（第４の実施形態）図４は、本実施の形態
に係るバイアス回路１を示す図である。図５は、バイア
ス回路２１が設置された、本実施の形態に係る半導体記
憶装置のセンスアンプ回路１００を示す図である。図７
は、図４に示されるバイアス回路１の特性と、図１２及
び図１３に示される従来の半導体記憶装置のセンスアン
プ回路１００内に設置されるバイアス回路２０の特性と
を示す図である。図７は、図５に示されるバイアス回路
２１、図１２に示されるバイアス回路２０、及び図１３
に示されるバイアス回路２０内の電位ＶＤｉｏｎ・ＶＤ
ｉｏｆｆ、及び駆動電位ＶＦＢｉのプリチャージ過程開
始からの時間変化を示す図である。図８〜図１０はそれ
ぞれ、図７における２００ｎｓ〜２５０ｎｓ、２３０ｎ
ｓ〜３３０ｎｓ、３５０ｎｓ〜４００ｎｓ付近の拡大図
である。
に係るバイアス回路１を示す図である。図５は、バイア
ス回路２１が設置された、本実施の形態に係る半導体記
憶装置のセンスアンプ回路１００を示す図である。図７
は、図４に示されるバイアス回路１の特性と、図１２及
び図１３に示される従来の半導体記憶装置のセンスアン
プ回路１００内に設置されるバイアス回路２０の特性と
を示す図である。図７は、図５に示されるバイアス回路
２１、図１２に示されるバイアス回路２０、及び図１３
に示されるバイアス回路２０内の電位ＶＤｉｏｎ・ＶＤ
ｉｏｆｆ、及び駆動電位ＶＦＢｉのプリチャージ過程開
始からの時間変化を示す図である。図８〜図１０はそれ
ぞれ、図７における２００ｎｓ〜２５０ｎｓ、２３０ｎ
ｓ〜３３０ｎｓ、３５０ｎｓ〜４００ｎｓ付近の拡大図
である。
【００８４】本実施の形態に係るバイアス回路１の構成
を、図４を参照して説明する。バイアス回路１は信号線
ＤＬに接続され、帰還回路２及びＮチャネルトランジス
タ３から構成される。バイアス回路１は信号線ＤＬに対
して所定電位を出力する。すなわち、バイアス回路１は
信号線ＤＬを所定電位にする。帰還回路２は、１対の負
荷としてＰチャネルトランジスタ４とＮチャネルトラン
ジスタ６、及びＮチャネルトランジスタ５を有してな
り、信号線ＤＬを所定電位に保持する。Ｐチャネルトラ
ンジスタ４とＮチャネルトランジスタ６は並列に接続さ
れている。また、Ｐチャネルトランジスタ４のソース端
は、電源電圧側に接続され、そのドレインはＮチャネル
トランジスタ６のドレイン端と接続されている。Ｎチャ
ネルトランジスタ５のソース及びＰチャネルトランジス
タ４のゲートは接地されており、Ｎチャネルトランジス
タ６のゲート及びドレイン端は電源電圧側に接続されて
いる。また、Ｎチャネルトランジスタ３のドレインは負
荷抵抗７に接続され、信号線ＤＬに流れる電流に比例し
た電圧ＶＤｉを信号線ＬＤに出力する。
を、図４を参照して説明する。バイアス回路１は信号線
ＤＬに接続され、帰還回路２及びＮチャネルトランジス
タ３から構成される。バイアス回路１は信号線ＤＬに対
して所定電位を出力する。すなわち、バイアス回路１は
信号線ＤＬを所定電位にする。帰還回路２は、１対の負
荷としてＰチャネルトランジスタ４とＮチャネルトラン
ジスタ６、及びＮチャネルトランジスタ５を有してな
り、信号線ＤＬを所定電位に保持する。Ｐチャネルトラ
ンジスタ４とＮチャネルトランジスタ６は並列に接続さ
れている。また、Ｐチャネルトランジスタ４のソース端
は、電源電圧側に接続され、そのドレインはＮチャネル
トランジスタ６のドレイン端と接続されている。Ｎチャ
ネルトランジスタ５のソース及びＰチャネルトランジス
タ４のゲートは接地されており、Ｎチャネルトランジス
タ６のゲート及びドレイン端は電源電圧側に接続されて
いる。また、Ｎチャネルトランジスタ３のドレインは負
荷抵抗７に接続され、信号線ＤＬに流れる電流に比例し
た電圧ＶＤｉを信号線ＬＤに出力する。
【００８５】次に、本実施の形態に係るバイアス回路１
の動作について説明する。ここで、バイアス回路１の信
号線ＤＬの電位は、当初グランド電位付近であるとす
る。Ｐチャネルトランジスタ４とＮチャネルトランジス
タ６は常に所定の電流を流す状態にある。さらに、Ｐチ
ャネルトランジスタ４は信号線ＦＢの電位に関わらずソ
ース−ゲート間電圧は一定であるうえ、その電位差は電
源電圧Ｖｃｃ相当と大きいので、急速にＮチャネルトラ
ンジスタ３のゲートを所定の電位まで充電する。ここ
で、Ｎチャネルトランジスタ３の出力電圧の上限は電源
電圧Ｖｃｃ程度である。これに伴い、Ｎチャネルトラン
ジスタ３は信号線ＤＬに大きな充電電流を流すことがで
きるので、そのソース電位、即ち、信号線ＤＬも信号線
ＦＢからＮチャネルトランジスタ３の閾値電圧値ＶＴＮ
分低下した電位ＶＤＩＧへと高速にプリチャージを行う
ことができる。
の動作について説明する。ここで、バイアス回路１の信
号線ＤＬの電位は、当初グランド電位付近であるとす
る。Ｐチャネルトランジスタ４とＮチャネルトランジス
タ６は常に所定の電流を流す状態にある。さらに、Ｐチ
ャネルトランジスタ４は信号線ＦＢの電位に関わらずソ
ース−ゲート間電圧は一定であるうえ、その電位差は電
源電圧Ｖｃｃ相当と大きいので、急速にＮチャネルトラ
ンジスタ３のゲートを所定の電位まで充電する。ここ
で、Ｎチャネルトランジスタ３の出力電圧の上限は電源
電圧Ｖｃｃ程度である。これに伴い、Ｎチャネルトラン
ジスタ３は信号線ＤＬに大きな充電電流を流すことがで
きるので、そのソース電位、即ち、信号線ＤＬも信号線
ＦＢからＮチャネルトランジスタ３の閾値電圧値ＶＴＮ
分低下した電位ＶＤＩＧへと高速にプリチャージを行う
ことができる。
【００８６】これにより、バイアス回路３は信号線ＤＬ
の電位が所定の電位より高くなると、Ｎチャネルトラン
ジスタ３に流れるドレイン電流が増加し、Ｎチャネルト
ランジスタ５のドレイン電位であるＦＢを低くさせると
ともに、Ｎチャネルトランジスタ３から出力される電圧
も低くさせる。逆に、信号線ＤＬの電位が所定の電位よ
り低くなると、Ｎチャネルトランジスタ３に流れるドレ
イン電流が減少し、バイアス回路３は、Ｎチャネルトラ
ンジスタ５のドレイン電位であるＦＢを高くさせるとと
もに、Ｎチャネルトランジスタ３から出力される電圧も
高くさせる。この結果、バイアス回路２の出力電圧は、
所定の電圧に収束する。
の電位が所定の電位より高くなると、Ｎチャネルトラン
ジスタ３に流れるドレイン電流が増加し、Ｎチャネルト
ランジスタ５のドレイン電位であるＦＢを低くさせると
ともに、Ｎチャネルトランジスタ３から出力される電圧
も低くさせる。逆に、信号線ＤＬの電位が所定の電位よ
り低くなると、Ｎチャネルトランジスタ３に流れるドレ
イン電流が減少し、バイアス回路３は、Ｎチャネルトラ
ンジスタ５のドレイン電位であるＦＢを高くさせるとと
もに、Ｎチャネルトランジスタ３から出力される電圧も
高くさせる。この結果、バイアス回路２の出力電圧は、
所定の電圧に収束する。
【００８７】以上のような動作がバイアス回路１で繰り
返されることにより、帰還回路２の出力ＦＢが一定電位
に保持されることから、バイアス回路１により信号線Ｄ
Ｌの電位はグランド電位付近から所定電位まで引き上げ
られたのち、所定電位ＶＤｉに維持される。
返されることにより、帰還回路２の出力ＦＢが一定電位
に保持されることから、バイアス回路１により信号線Ｄ
Ｌの電位はグランド電位付近から所定電位まで引き上げ
られたのち、所定電位ＶＤｉに維持される。
【００８８】バイアス回路１において、Ｐチャネルトラ
ンジスタ４は、ゲート接地増幅回路として動作している
ので、ドレイン電流の微小変化に対するドレイン電圧Ｖ
ＦＢの変化が大きい。このため、本実施の形態に係るバ
イアス回路１において、帰還回路２の電源電圧側にＰチ
ャネルトランジスタ４及びＮチャネルトランジスタ６を
並列に接続し、バイアス回路１の電位がグランド電位に
近い間はＰチャネルトランジスタ４からの電流が支配的
になるようにすることにより、Ｐチャネルトランジスタ
４のドレイン電位を電源電圧に近づけることができるの
で、Ｎチャネルトランジスタ３のゲート電圧が高くな
り、バイアス回路１の電位をグランド電位から所定の電
位まで引き上げるプリチャージ過程を高速に行うことが
できる。また、Ｎチャネルトランジスタは一般に負荷抵
抗が小さいので、電流の微小変化に対するバイアス回路
１の出力振幅が小さい。このため、本実施の形態に係る
バイアス回路１において、帰還回路２の電源電圧側にＰ
チャネルトランジスタ４及びＮチャネルトランジスタ６
を並列に接続し、バイアス回路１の電位が定常状態付近
である間はＮチャネルトランジスタ６からの電流が主に
出力されるようにすることにより、所定の電位まで引き
上げられたバイアス回路１の電位を安定した状態で維持
することができる。
ンジスタ４は、ゲート接地増幅回路として動作している
ので、ドレイン電流の微小変化に対するドレイン電圧Ｖ
ＦＢの変化が大きい。このため、本実施の形態に係るバ
イアス回路１において、帰還回路２の電源電圧側にＰチ
ャネルトランジスタ４及びＮチャネルトランジスタ６を
並列に接続し、バイアス回路１の電位がグランド電位に
近い間はＰチャネルトランジスタ４からの電流が支配的
になるようにすることにより、Ｐチャネルトランジスタ
４のドレイン電位を電源電圧に近づけることができるの
で、Ｎチャネルトランジスタ３のゲート電圧が高くな
り、バイアス回路１の電位をグランド電位から所定の電
位まで引き上げるプリチャージ過程を高速に行うことが
できる。また、Ｎチャネルトランジスタは一般に負荷抵
抗が小さいので、電流の微小変化に対するバイアス回路
１の出力振幅が小さい。このため、本実施の形態に係る
バイアス回路１において、帰還回路２の電源電圧側にＰ
チャネルトランジスタ４及びＮチャネルトランジスタ６
を並列に接続し、バイアス回路１の電位が定常状態付近
である間はＮチャネルトランジスタ６からの電流が主に
出力されるようにすることにより、所定の電位まで引き
上げられたバイアス回路１の電位を安定した状態で維持
することができる。
【００８９】また、Ｐチャネルトランジスタ４及びＮチ
ャネルトランジスタ６のゲートを接地電位と電源電位に
それぞれ接続し、所定のドレイン電圧（例えば１．５
Ｖ）を印加したときに流れる電流をＩＰ０、ＩＮ０とす
る。上記の動作を実行できるように、トランジスタ４，
６のサイズを選定し、ＩＰ０：ＩＮ０を１：３〜５にす
ることで、バイアス回路１の電位がグランド電位に近い
ときはＰチャネルトランジスタ４からの電流が支配的に
なるようにでき、バイアス回路１の電位が安定し所定電
位付近であるときはＮチャネルトランジスタ６からの電
流が支配的になるようにすることができる。このよう
に、Ｐチャネルトランジスタ４及びＮチャネルトランジ
スタ６の特性比を設定することにより、外部からの切り
替え信号なしにバイアス回路１の電位に応じてＰチャネ
ルトランジスタ４からの電流に比べてＮチャネルトラン
ジスタ６の電流が主であるように自動的且つ連続的に変
化するため、バイアス回路１からの出力電位を効率よく
立ち上げることができ且つ所定電位に到達したのちは前
記電位を安定化させることができる。
ャネルトランジスタ６のゲートを接地電位と電源電位に
それぞれ接続し、所定のドレイン電圧（例えば１．５
Ｖ）を印加したときに流れる電流をＩＰ０、ＩＮ０とす
る。上記の動作を実行できるように、トランジスタ４，
６のサイズを選定し、ＩＰ０：ＩＮ０を１：３〜５にす
ることで、バイアス回路１の電位がグランド電位に近い
ときはＰチャネルトランジスタ４からの電流が支配的に
なるようにでき、バイアス回路１の電位が安定し所定電
位付近であるときはＮチャネルトランジスタ６からの電
流が支配的になるようにすることができる。このよう
に、Ｐチャネルトランジスタ４及びＮチャネルトランジ
スタ６の特性比を設定することにより、外部からの切り
替え信号なしにバイアス回路１の電位に応じてＰチャネ
ルトランジスタ４からの電流に比べてＮチャネルトラン
ジスタ６の電流が主であるように自動的且つ連続的に変
化するため、バイアス回路１からの出力電位を効率よく
立ち上げることができ且つ所定電位に到達したのちは前
記電位を安定化させることができる。
【００９０】次に、図６をもとに図４に示すバイアス回
路１の動作を、図１２、図１３に示す従来例と比較しな
がら説明する。図６において、曲線“４”、“５”、
“６”はそれぞれ、図４に示すバイアス回路１のＰチャ
ネルトランジスタ４、Ｎチャンネルトランジスタ５、Ｎ
チャネルトランジスタ６を単体で測定したときのドレイ
ン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係
を示す曲線である。また、“４＋６”は、Ｐチャネルト
ランジスタ４とＮチャンネルトランジスタ６を並列接続
して測定したときのドレイン−ソース間の電圧ＶＤＳと
ドレイン電流ＩＤとの関係を示す曲線である。また、曲
線“５”は、ゲートに印可される電圧ＶＧＳを種々変化
させたときのドレイン−ソース間の電圧ＶＤＳとドレイ
ン電流ＩＤとの関係を示している。さらに、図１２に示
される従来の半導体記憶装置に設置されるバイアス回路
２０内のＰチャネルトランジスタ２０４と、図１３に示
される従来の半導体記憶装置に設置されるバイアス回路
２０内のＮチャネルトランジスタ２０６とにおけるドレ
イン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関
係を示す曲線も、それぞれ“２０４”、“２０６”とし
て図６に併せて示す。なお、従来例のＮチャネルトラン
ジスタ２０５の特性は、曲線“５”と同じである。
路１の動作を、図１２、図１３に示す従来例と比較しな
がら説明する。図６において、曲線“４”、“５”、
“６”はそれぞれ、図４に示すバイアス回路１のＰチャ
ネルトランジスタ４、Ｎチャンネルトランジスタ５、Ｎ
チャネルトランジスタ６を単体で測定したときのドレイ
ン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関係
を示す曲線である。また、“４＋６”は、Ｐチャネルト
ランジスタ４とＮチャンネルトランジスタ６を並列接続
して測定したときのドレイン−ソース間の電圧ＶＤＳと
ドレイン電流ＩＤとの関係を示す曲線である。また、曲
線“５”は、ゲートに印可される電圧ＶＧＳを種々変化
させたときのドレイン−ソース間の電圧ＶＤＳとドレイ
ン電流ＩＤとの関係を示している。さらに、図１２に示
される従来の半導体記憶装置に設置されるバイアス回路
２０内のＰチャネルトランジスタ２０４と、図１３に示
される従来の半導体記憶装置に設置されるバイアス回路
２０内のＮチャネルトランジスタ２０６とにおけるドレ
イン−ソース間の電圧ＶＤＳとドレイン電流ＩＤとの関
係を示す曲線も、それぞれ“２０４”、“２０６”とし
て図６に併せて示す。なお、従来例のＮチャネルトラン
ジスタ２０５の特性は、曲線“５”と同じである。
【００９１】曲線“６”、“２０６”は、Ｎチャネルト
ランジスタ６，２０６のドレインとゲートに２．７Ｖの
電圧を印加し、ソースの電圧ＶＤＳを０〜２．７Ｖの範
囲で変化させたときのドレイン電流ＩＤを測定したもの
である。これらＮチャネルトランジスタ６、２０６は、
ソース電位が２．７Ｖから低下するにつれて、即ちドレ
イン−ソース間の電位差ＶＤＳが増加するにつれて、ド
レイン電流ＩＤが増加する。これはダイオード特性に相
当する。
ランジスタ６，２０６のドレインとゲートに２．７Ｖの
電圧を印加し、ソースの電圧ＶＤＳを０〜２．７Ｖの範
囲で変化させたときのドレイン電流ＩＤを測定したもの
である。これらＮチャネルトランジスタ６、２０６は、
ソース電位が２．７Ｖから低下するにつれて、即ちドレ
イン−ソース間の電位差ＶＤＳが増加するにつれて、ド
レイン電流ＩＤが増加する。これはダイオード特性に相
当する。
【００９２】曲線“５”は、Ｎチャネルトランジスタ５
のゲートに一定の電圧ＶＧＳを印加し、ソースを接地
し、ドレインの電圧ＶＤＳを０〜２．７Ｖの範囲で変化
させたときに流れるドレイン電流ＩＤを測定したもので
ある。図６には、このゲート電圧ＶＧＳを種々変化させ
たときの曲線を示している。一般にゲート電圧ＶＧＳが
一定であると、トランジスタは定電流特性を示し、ドレ
イン−ソース間の電位差ＶＤＳが変化しても、ドレイン
電流ＩＤはさほど変化しないことが分かる。また、ケー
ト電圧ＶＧＳが高くなるにつれて、ドレイン電流ＩＤが
増えている。
のゲートに一定の電圧ＶＧＳを印加し、ソースを接地
し、ドレインの電圧ＶＤＳを０〜２．７Ｖの範囲で変化
させたときに流れるドレイン電流ＩＤを測定したもので
ある。図６には、このゲート電圧ＶＧＳを種々変化させ
たときの曲線を示している。一般にゲート電圧ＶＧＳが
一定であると、トランジスタは定電流特性を示し、ドレ
イン−ソース間の電位差ＶＤＳが変化しても、ドレイン
電流ＩＤはさほど変化しないことが分かる。また、ケー
ト電圧ＶＧＳが高くなるにつれて、ドレイン電流ＩＤが
増えている。
【００９３】曲線“４”、“２０４”は、Ｐチャネルト
ランジスタ４のゲートを接地し、ソースに２．７Ｖを印
加し、ドレインの電圧ＶＤＳを０〜２．７Ｖの範囲で変
化させたときに流れるドレイン電流ＩＤを測定したもの
である。ドレイン電圧ＶＤＳが低下するにつれて、ドレ
イン電流ＩＤが増加するが、ゲート電圧ＶＧＳが一定
（２．７Ｖ）であるので、Ｐチャネルトランジスタ４、
２０４は定電流特性を示し、ドレイン−ソース間の電位
差ＶＤＳが変化しても、ドレイン電流ＩＤはさほど変化
しないことが分かる。なお、曲線“４”と“２０４”と
でドレイン電流ＩＤに差があるのは、トランジスタのサ
イズが異なり、電流駆動能力が異なるためである。
ランジスタ４のゲートを接地し、ソースに２．７Ｖを印
加し、ドレインの電圧ＶＤＳを０〜２．７Ｖの範囲で変
化させたときに流れるドレイン電流ＩＤを測定したもの
である。ドレイン電圧ＶＤＳが低下するにつれて、ドレ
イン電流ＩＤが増加するが、ゲート電圧ＶＧＳが一定
（２．７Ｖ）であるので、Ｐチャネルトランジスタ４、
２０４は定電流特性を示し、ドレイン−ソース間の電位
差ＶＤＳが変化しても、ドレイン電流ＩＤはさほど変化
しないことが分かる。なお、曲線“４”と“２０４”と
でドレイン電流ＩＤに差があるのは、トランジスタのサ
イズが異なり、電流駆動能力が異なるためである。
【００９４】曲線“４＋６”は、Ｐチャネルトランジス
タ４のソース、及びＮチャネルトランジスタ６のドレイ
ンとゲートに２．７Ｖの電圧を印加し、Ｐチャネルトラ
ンジスタ４のゲートを接地し、Ｐチャネルトランジスタ
４のドレイン、及びＮチャネルトランジスタ６のソース
の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたとき
に、２つのトランジスタに流れるドレイン電流ＩＤを測
定したものであり、Ｐチャネルトランジスタ４とＮチャ
ネルトランジスタ６にそれぞれ流れるドレイン電流（曲
線“４”と“６”）を加算したものに相当する。これら
トランジスタ４，６は、トランジスタ６，２０６と同
様、ソース電位が２．７Ｖから低下するにつれて、即ち
ドレイン−ソース間の電位差ＶＤＳが増加するにつれ
て、ドレイン電流ＩＤが増加する。しかし、曲線
“６”、“２０６”は、ドレイン−ソース間電圧ＶＤＳ
が２．２Ｖ以下にならないとドレイン電流ＩＤが流れ始
めないのに対して、曲線“４＋６”は、２．７Ｖ以下に
なるとすぐにドレイン電流ＩＤが流れ始めている。これ
は、以下の理由による。即ち、Ｐチャネルトランジスタ
４は、ＶＤＳが２．７Ｖのときでドレイン−ソース間の
電位差が０Ｖのときでも、ゲート−ソース間電圧ＶＧＳ
が２．７Ｖあるので、ソース電位が２．７Ｖより小さく
なるとすぐに電流が流れ始める。これに対して、Ｎチャ
ネルトランジスタ６，２０６は閾値電圧値ＶＴＮを有し
ているため、ゲート電位がソース電位よりＶＴＮだけ高
くならないと、言い換えれば、ドレインとソース間の電
位差がＶＴＮ以上にならないとドレイン電流ＩＤが流れ
始めない。このような理由により、曲線“４＋６”と
“６”、“２０６”との間に差が生じている。
タ４のソース、及びＮチャネルトランジスタ６のドレイ
ンとゲートに２．７Ｖの電圧を印加し、Ｐチャネルトラ
ンジスタ４のゲートを接地し、Ｐチャネルトランジスタ
４のドレイン、及びＮチャネルトランジスタ６のソース
の電圧ＶＤＳを０〜２．７Ｖの範囲で変化させたとき
に、２つのトランジスタに流れるドレイン電流ＩＤを測
定したものであり、Ｐチャネルトランジスタ４とＮチャ
ネルトランジスタ６にそれぞれ流れるドレイン電流（曲
線“４”と“６”）を加算したものに相当する。これら
トランジスタ４，６は、トランジスタ６，２０６と同
様、ソース電位が２．７Ｖから低下するにつれて、即ち
ドレイン−ソース間の電位差ＶＤＳが増加するにつれ
て、ドレイン電流ＩＤが増加する。しかし、曲線
“６”、“２０６”は、ドレイン−ソース間電圧ＶＤＳ
が２．２Ｖ以下にならないとドレイン電流ＩＤが流れ始
めないのに対して、曲線“４＋６”は、２．７Ｖ以下に
なるとすぐにドレイン電流ＩＤが流れ始めている。これ
は、以下の理由による。即ち、Ｐチャネルトランジスタ
４は、ＶＤＳが２．７Ｖのときでドレイン−ソース間の
電位差が０Ｖのときでも、ゲート−ソース間電圧ＶＧＳ
が２．７Ｖあるので、ソース電位が２．７Ｖより小さく
なるとすぐに電流が流れ始める。これに対して、Ｎチャ
ネルトランジスタ６，２０６は閾値電圧値ＶＴＮを有し
ているため、ゲート電位がソース電位よりＶＴＮだけ高
くならないと、言い換えれば、ドレインとソース間の電
位差がＶＴＮ以上にならないとドレイン電流ＩＤが流れ
始めない。このような理由により、曲線“４＋６”と
“６”、“２０６”との間に差が生じている。
【００９５】次に、図６を参照して図４に示す帰還回路
２の動作について説明する。Ｎチャネルトランジスタ５
は、ソース接地型の増幅器として動作しており、ゲート
に入力される入力電圧ＶＤＧＩを増幅して、負荷トラン
ジスタ４，６に生ずる電圧を出力する駆動電位ＶＦＢと
して出力する。このとき、曲線“５”はＮチャネルトラ
ンジスタ５の入出力特性を示し、曲線“４＋６”はトラ
ンジスタ５の負荷曲線を表している。いま、Ｎチャネル
トランジスタ５のゲート電圧が曲線“５ａ”（約２Ｖ）
であるとすると、Ｎチャネルトランジスタ５と４＋６に
は同じドレイン電流ＩＤ（約２３０μＡ）が流れるの
で、Ｎチャネルトランジスタ５のドレイン電圧は、曲線
“５ａ”と“４＋６”の交点Ｃ１の電圧（約１．３Ｖ）
になる。同様にして、ゲート電圧が曲線“５ｂ”、“５
ｃ”、“５ｄ”であるとすると、Ｎチャネルトランジス
タ５のドレイン電圧は、交点Ｃ３，Ｃ４，Ｃ５の電圧に
なる。また、ゲート電圧が曲線“５ｇ”（約１．５Ｖ）
であるとすると、ドレイン電流ＩＤ（約２００μＡ）が
流れ、Ｎチャネルトランジスタ５のドレイン電圧は、曲
線“５ｇ”と“４＋６”の交点Ｃ２の電圧（約１．５
Ｖ）になる。
２の動作について説明する。Ｎチャネルトランジスタ５
は、ソース接地型の増幅器として動作しており、ゲート
に入力される入力電圧ＶＤＧＩを増幅して、負荷トラン
ジスタ４，６に生ずる電圧を出力する駆動電位ＶＦＢと
して出力する。このとき、曲線“５”はＮチャネルトラ
ンジスタ５の入出力特性を示し、曲線“４＋６”はトラ
ンジスタ５の負荷曲線を表している。いま、Ｎチャネル
トランジスタ５のゲート電圧が曲線“５ａ”（約２Ｖ）
であるとすると、Ｎチャネルトランジスタ５と４＋６に
は同じドレイン電流ＩＤ（約２３０μＡ）が流れるの
で、Ｎチャネルトランジスタ５のドレイン電圧は、曲線
“５ａ”と“４＋６”の交点Ｃ１の電圧（約１．３Ｖ）
になる。同様にして、ゲート電圧が曲線“５ｂ”、“５
ｃ”、“５ｄ”であるとすると、Ｎチャネルトランジス
タ５のドレイン電圧は、交点Ｃ３，Ｃ４，Ｃ５の電圧に
なる。また、ゲート電圧が曲線“５ｇ”（約１．５Ｖ）
であるとすると、ドレイン電流ＩＤ（約２００μＡ）が
流れ、Ｎチャネルトランジスタ５のドレイン電圧は、曲
線“５ｇ”と“４＋６”の交点Ｃ２の電圧（約１．５
Ｖ）になる。
【００９６】ここで、Ｎチャネルトランジスタ３の閾値
電圧値ＶＴＮが０Ｖであるとすると、Ｎチャネルトラン
ジスタ５のドレイン電圧である駆動電位ＶＦＢが、Ｎチ
ャネルトランジスタ３を介してＮチャネルトランジスタ
５のゲートに入力電圧ＶＤＧＩとして帰還する。例え
ば、ゲート電圧が曲線“５ａ”であるとき、交点Ｃ１の
ドレイン電圧となり、この電圧がＮチャネルトランジス
タ３を介してトランジスタ５のゲートに帰還する。この
電圧は先のゲート電圧より低く、曲線“５ｃ”に相当す
るとすると、トランジスタ５のドレイン電圧は交点Ｃ４
に移動し、トランジスタ５のドレイン電圧を高くする。
同様に、この電圧がＮチャネルトランジスタ３を介して
Ｎチャネルトランジスタ５のゲートに帰還し、この電圧
が先のゲート電圧より高く、曲線“５ｇ”に相当すると
すると、Ｎチャネルトランジスタ５のドレイン電圧は交
点Ｃ２に移動し、Ｎチャネルトランジスタ５のドレイン
電圧を低くする。このとき、Ｎチャネルトランジスタ５
のドレイン電圧とゲート電圧は同じ電圧（約１．５Ｖ）
であるので、バイアス回路１はこの動作点Ｃ２に落ち着
く。
電圧値ＶＴＮが０Ｖであるとすると、Ｎチャネルトラン
ジスタ５のドレイン電圧である駆動電位ＶＦＢが、Ｎチ
ャネルトランジスタ３を介してＮチャネルトランジスタ
５のゲートに入力電圧ＶＤＧＩとして帰還する。例え
ば、ゲート電圧が曲線“５ａ”であるとき、交点Ｃ１の
ドレイン電圧となり、この電圧がＮチャネルトランジス
タ３を介してトランジスタ５のゲートに帰還する。この
電圧は先のゲート電圧より低く、曲線“５ｃ”に相当す
るとすると、トランジスタ５のドレイン電圧は交点Ｃ４
に移動し、トランジスタ５のドレイン電圧を高くする。
同様に、この電圧がＮチャネルトランジスタ３を介して
Ｎチャネルトランジスタ５のゲートに帰還し、この電圧
が先のゲート電圧より高く、曲線“５ｇ”に相当すると
すると、Ｎチャネルトランジスタ５のドレイン電圧は交
点Ｃ２に移動し、Ｎチャネルトランジスタ５のドレイン
電圧を低くする。このとき、Ｎチャネルトランジスタ５
のドレイン電圧とゲート電圧は同じ電圧（約１．５Ｖ）
であるので、バイアス回路１はこの動作点Ｃ２に落ち着
く。
【００９７】いま、バイアス回路１が定常状態にあり、
交点Ｃ２で動作しているとき、何らかの理由により、信
号線ＤＬに流れる電流が変動したとする。図１２に示す
従来例では、Ｎチャネルトランジスタ２０５のドレイン
電圧は、曲線“２０４”に沿って出力電圧ＶＤＩＧが変
動し、さらに、曲線“２０４”のドレイン電流に対する
ドレイン電圧依存性が少ないので、ドレイン電流ＩＤが
わずかに変動しても、出力電圧ＶＤＳは大きく変動す
る。これに対して、図１３に示す従来例では、Ｎチャネ
ルトランジスタ２０５のドレイン電圧は、曲線“２０
６”に沿って出力電圧ＶＤＩＧが変動し、さらに、曲線
“２０６”が図６上で急速に立ち上がっているので、ド
レイン電流ＩＤがわずかに変動しても、出力電圧ＶＤＳ
の変動は少ない。本実施の形態例では、負荷変動や外来
ノイズに対する出力変動は、２つの従来例の中間の特性
を示していることが分かる。
交点Ｃ２で動作しているとき、何らかの理由により、信
号線ＤＬに流れる電流が変動したとする。図１２に示す
従来例では、Ｎチャネルトランジスタ２０５のドレイン
電圧は、曲線“２０４”に沿って出力電圧ＶＤＩＧが変
動し、さらに、曲線“２０４”のドレイン電流に対する
ドレイン電圧依存性が少ないので、ドレイン電流ＩＤが
わずかに変動しても、出力電圧ＶＤＳは大きく変動す
る。これに対して、図１３に示す従来例では、Ｎチャネ
ルトランジスタ２０５のドレイン電圧は、曲線“２０
６”に沿って出力電圧ＶＤＩＧが変動し、さらに、曲線
“２０６”が図６上で急速に立ち上がっているので、ド
レイン電流ＩＤがわずかに変動しても、出力電圧ＶＤＳ
の変動は少ない。本実施の形態例では、負荷変動や外来
ノイズに対する出力変動は、２つの従来例の中間の特性
を示していることが分かる。
【００９８】また、バイアス回路１が動作を開始した直
後で、電源電圧Ｖｃｃが十分立ち上がっていないとする
と、ドレイン−ソース間の電位差は少ない（図６の２．
７Ｖ付近）。この状態で、図１２に示す従来例では、図
６の曲線“２０４”に示すように、電位差がわずかに生
ずるだけで、ドレイン電流ＩＤが流れ始める。これに対
して、図１３に示す従来例では、図６の曲線“２０６”
に示すように、ドレイン−ソース間電位差が閾値電圧値
ＶＴＮ以上にならないと、ドレイン電流ＩＤが流れ始め
ない。このため、図１３の従来例では、信号線ＤＬの立
ち上がりが遅くなる。本実施の形態例では、信号線の立
ち上がり特性は、２つの従来例の中間の特性を示してい
ることが分かる。
後で、電源電圧Ｖｃｃが十分立ち上がっていないとする
と、ドレイン−ソース間の電位差は少ない（図６の２．
７Ｖ付近）。この状態で、図１２に示す従来例では、図
６の曲線“２０４”に示すように、電位差がわずかに生
ずるだけで、ドレイン電流ＩＤが流れ始める。これに対
して、図１３に示す従来例では、図６の曲線“２０６”
に示すように、ドレイン−ソース間電位差が閾値電圧値
ＶＴＮ以上にならないと、ドレイン電流ＩＤが流れ始め
ない。このため、図１３の従来例では、信号線ＤＬの立
ち上がりが遅くなる。本実施の形態例では、信号線の立
ち上がり特性は、２つの従来例の中間の特性を示してい
ることが分かる。
【００９９】次に、バイアス回路２１が設置された、本
実施の形態に係る半導体記憶装置のセンスアンプ回路１
００を図５に示す。この半導体記憶装置は、図５に示す
ように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリセル
として用いる不揮発性メモリを示すもので、データ格納
用のメモリセルアレイ１０１と、デジット線ＤＬｉをグ
ランド電位ＧＮＤから所定電位ＶＤＩＧに引き上げるこ
とによりこのメモリセルアレイ１０１からのデータを読
み出すセンスアンプ回路１００とを有してなる。前記セ
ンスアンプ回路１００は、センス回路１０、基準回路１
１０、データ検出回路２０１等から構成される。前記セ
ンス回路１０内に、図４に示されるバイアス回路１の構
成要素を含むバイアス回路２１を設置する。このセンス
アンプ回路１００は、センス回路１０とデータ検出回路
２０１、基準回路１１０とデータ検出回路２０１とをそ
れぞれ信号線ＬＤｉ、ＬＲＥＦを介して接続されてな
る。データ検出回路２０１は、センス回路１０から出力
される検出電位ＶＤｉと、基準回路１１０から出力され
る基準電位ＶＲＥＦとを比較することによりメモリセル
アレイ１０１内のメモリセル１１３ｊｉ（ｊ＝１〜ｍ，
ｉ＝１〜ｎ）のデータ内容を読み出し、図示しない出力
バッファを介して記憶データを出力する。なお、図５に
おいては、デジット線ＤＬｉに接続されるメモリセル１
１３ｊｉの記憶データを読み出すためにワード線ＷＬｊ
とデジット線ＤＬｉが選択され、デジット線ＤＬｉの電
位をＶＤＩＧまで引き上げる場合を例にとり説明する。
また、センスアンプ回路１００以外の図５に示される半
導体記憶装置の構成及び動作（メモリセルアレイ１０
１、基準セルアレイ１０２、カラムセレクタ１０３等）
は、図１２及び図１３に示される半導体記憶装置の構成
及び動作とほぼ同様なので詳細な説明は省略する。
実施の形態に係る半導体記憶装置のセンスアンプ回路１
００を図５に示す。この半導体記憶装置は、図５に示す
ように、例えば浮遊ゲート型ＭＯＳＦＥＴをメモリセル
として用いる不揮発性メモリを示すもので、データ格納
用のメモリセルアレイ１０１と、デジット線ＤＬｉをグ
ランド電位ＧＮＤから所定電位ＶＤＩＧに引き上げるこ
とによりこのメモリセルアレイ１０１からのデータを読
み出すセンスアンプ回路１００とを有してなる。前記セ
ンスアンプ回路１００は、センス回路１０、基準回路１
１０、データ検出回路２０１等から構成される。前記セ
ンス回路１０内に、図４に示されるバイアス回路１の構
成要素を含むバイアス回路２１を設置する。このセンス
アンプ回路１００は、センス回路１０とデータ検出回路
２０１、基準回路１１０とデータ検出回路２０１とをそ
れぞれ信号線ＬＤｉ、ＬＲＥＦを介して接続されてな
る。データ検出回路２０１は、センス回路１０から出力
される検出電位ＶＤｉと、基準回路１１０から出力され
る基準電位ＶＲＥＦとを比較することによりメモリセル
アレイ１０１内のメモリセル１１３ｊｉ（ｊ＝１〜ｍ，
ｉ＝１〜ｎ）のデータ内容を読み出し、図示しない出力
バッファを介して記憶データを出力する。なお、図５に
おいては、デジット線ＤＬｉに接続されるメモリセル１
１３ｊｉの記憶データを読み出すためにワード線ＷＬｊ
とデジット線ＤＬｉが選択され、デジット線ＤＬｉの電
位をＶＤＩＧまで引き上げる場合を例にとり説明する。
また、センスアンプ回路１００以外の図５に示される半
導体記憶装置の構成及び動作（メモリセルアレイ１０
１、基準セルアレイ１０２、カラムセレクタ１０３等）
は、図１２及び図１３に示される半導体記憶装置の構成
及び動作とほぼ同様なので詳細な説明は省略する。
【０１００】バイアス回路２１は、図４に示されるバイ
アス回路１の構成を有してなる。すなわち、バイアス回
路２１は、Ｐチャネルネルトランジスタ４及びＮチャン
ネルネルトランジスタ６の１対のトランジスタ、及びＮ
チャネルネルトランジスタ５を含む帰還回路２２と、Ｎ
チャネルネルトランジスタ３とから構成される。なお、
本実施の形態に係るバイアス回路１においては、信号線
ＦＢｉ、ＤＩＧｉ、及びＬＤｉにおける出力電位をそれ
ぞれ駆動電位ＶＦＢｉ、ＶＤＩＧｉ、及びＶＤｉとし、
デジット線ＤＬｉの電位をＶＤＩＧまで引き上げる場合
を例にとり説明する。
アス回路１の構成を有してなる。すなわち、バイアス回
路２１は、Ｐチャネルネルトランジスタ４及びＮチャン
ネルネルトランジスタ６の１対のトランジスタ、及びＮ
チャネルネルトランジスタ５を含む帰還回路２２と、Ｎ
チャネルネルトランジスタ３とから構成される。なお、
本実施の形態に係るバイアス回路１においては、信号線
ＦＢｉ、ＤＩＧｉ、及びＬＤｉにおける出力電位をそれ
ぞれ駆動電位ＶＦＢｉ、ＶＤＩＧｉ、及びＶＤｉとし、
デジット線ＤＬｉの電位をＶＤＩＧまで引き上げる場合
を例にとり説明する。
【０１０１】センス回路１０は、デジット線ＤＬｉに対
して所定電位を供給するバイアス回路２１、及び検出電
位ＶＤｉを生成する負荷部７０から構成され、センスア
ンプ動作許可信号（ＳＡＥ）３０により活性化さる。バ
イアス回路２１はデジット線ＤＬｉに対して所定電位を
供給し、負荷部７０は選択されたメモリセル１１３ｊｉ
からの電流に基づき検出電位ＶＤｉを生成する。バイア
ス回路２１は、帰還回路２２及びＮチャネルトランジス
タ３からなる。帰還回路２２は、Ｐチャンネルトランジ
スタ４及びＮチャネルトランジスタ６が並列に接続され
てなる１対のトランジスタと、Ｎチャネルトランジスタ
６と、Ｐチャネルトランジスタ３０１及びＮチャネルト
ランジスタ３０２から構成される。Ｐチャンネルトラン
ジスタ４のソース端は電源電圧側に接続され、そのソー
スはＮチャネルトランジスタ５のドレイン端、Ｎチャネ
ルトランジスタ６のソース、及びＮチャネルトランジス
タ３０２のドレイン端と接続されている。Ｎチャネルト
ランジスタ５のソース及びＮチャネルトランジスタ３０
２のソースは接地されている。また、Ｎチャネルトラン
ジスタ６のドレイン端は、Ｐチャネルトランジスタ３０
１のドレインと接続されており、Ｐチャネルトランジス
タ３０１のソース端は電源電圧側に接続され、そのゲー
トはセンスアンプ動作許可信号（ＳＡＥ）３０が入力さ
れる。
して所定電位を供給するバイアス回路２１、及び検出電
位ＶＤｉを生成する負荷部７０から構成され、センスア
ンプ動作許可信号（ＳＡＥ）３０により活性化さる。バ
イアス回路２１はデジット線ＤＬｉに対して所定電位を
供給し、負荷部７０は選択されたメモリセル１１３ｊｉ
からの電流に基づき検出電位ＶＤｉを生成する。バイア
ス回路２１は、帰還回路２２及びＮチャネルトランジス
タ３からなる。帰還回路２２は、Ｐチャンネルトランジ
スタ４及びＮチャネルトランジスタ６が並列に接続され
てなる１対のトランジスタと、Ｎチャネルトランジスタ
６と、Ｐチャネルトランジスタ３０１及びＮチャネルト
ランジスタ３０２から構成される。Ｐチャンネルトラン
ジスタ４のソース端は電源電圧側に接続され、そのソー
スはＮチャネルトランジスタ５のドレイン端、Ｎチャネ
ルトランジスタ６のソース、及びＮチャネルトランジス
タ３０２のドレイン端と接続されている。Ｎチャネルト
ランジスタ５のソース及びＮチャネルトランジスタ３０
２のソースは接地されている。また、Ｎチャネルトラン
ジスタ６のドレイン端は、Ｐチャネルトランジスタ３０
１のドレインと接続されており、Ｐチャネルトランジス
タ３０１のソース端は電源電圧側に接続され、そのゲー
トはセンスアンプ動作許可信号（ＳＡＥ）３０が入力さ
れる。
【０１０２】ＳＡＥ３０からの信号は、Ｐチャネルトラ
ンジスタ４、Ｎチャネルトランジスタ３０１のゲートに
入力され、ＳＡＥがローレベルのとき、デジット線ＤＬ
ｉにバイアス電位を供給するようバイアス回路２１の動
作を許可し、ハイレベルのとき、バイアス回路２１の動
作を禁止して、デジット線ＤＬｉにバイアス電位を供給
することを停止する。
ンジスタ４、Ｎチャネルトランジスタ３０１のゲートに
入力され、ＳＡＥがローレベルのとき、デジット線ＤＬ
ｉにバイアス電位を供給するようバイアス回路２１の動
作を許可し、ハイレベルのとき、バイアス回路２１の動
作を禁止して、デジット線ＤＬｉにバイアス電位を供給
することを停止する。
【０１０３】また、負荷部７０は、Ｎチャネルトランジ
スタ２０２からなり、Ｎチャネルトランジスタ２０２の
ドレイン端及びゲートは電源電圧側に接続されているた
め、Ｎチャネルトランジスタ２０２は常に所定の電流を
流しうる状態にある。帰還回路２２からの出力である駆
動電位ＶＦＢｉは、Ｎチャンネルトランジスタ３のゲー
トに入力されたのち、ドレインより出力され、デジット
線ＤＬｉの電位ＶＤＩＧを決定する。
スタ２０２からなり、Ｎチャネルトランジスタ２０２の
ドレイン端及びゲートは電源電圧側に接続されているた
め、Ｎチャネルトランジスタ２０２は常に所定の電流を
流しうる状態にある。帰還回路２２からの出力である駆
動電位ＶＦＢｉは、Ｎチャンネルトランジスタ３のゲー
トに入力されたのち、ドレインより出力され、デジット
線ＤＬｉの電位ＶＤＩＧを決定する。
【０１０４】一方、基準回路１１０は、基準デジット線
ＤＬＲに対して所定電位を供給し、基準電位ＶＲＥＦを
生成する回路であり、基準デジット線ＤＬＲに対して所
定電位を供給する基準バイアス回路２１、及び基準電位
ＶＲＥＦを生成する負荷部１７０から構成される。前記
基準バイアス回路２１０及び前記負荷部１７０は、セン
ス回路１０内に設置されるバイアス回路２１及び前記負
荷部７０と同様の構成を有する。基準バイアス回路２１
０は、帰還回路２２０及びＮチャネルトランジスタ１３
からなる。帰還回路２２０は、Ｐチャネルトランジスタ
１４及びＮチャネルトランジスタ１６からなる１対のト
ランジスタ、Ｎチャネルトランジスタ１５等から構成さ
れ、負荷部１７０はＮチャネルトランジスタ２１２から
構成される。Ｎチャネルトランジスタ２１２は、センス
回路１０内のＮチャネルトランジスタ２０２と比較して
サイズが大きいものを用いる。これにより、負荷部１７
０は負荷部７０よりも抵抗が小さくなるため、基準電位
ＶＲＥＦを中間電位に設定することができる。中間電位
に設定する方法としては、Ｎチャネルトランジスタ２１
２のサイズを変える方法に限定されない。例えば、Ｎチ
ャネルトランジスタ２１２のサイズをトＮチャネルラン
ジスタ２０２と同一サイズとして、基準セル１１１の電
子注入量を調整したり、基準セル１１１のサイズを調整
して中間電位になるようにしてもよい。
ＤＬＲに対して所定電位を供給し、基準電位ＶＲＥＦを
生成する回路であり、基準デジット線ＤＬＲに対して所
定電位を供給する基準バイアス回路２１、及び基準電位
ＶＲＥＦを生成する負荷部１７０から構成される。前記
基準バイアス回路２１０及び前記負荷部１７０は、セン
ス回路１０内に設置されるバイアス回路２１及び前記負
荷部７０と同様の構成を有する。基準バイアス回路２１
０は、帰還回路２２０及びＮチャネルトランジスタ１３
からなる。帰還回路２２０は、Ｐチャネルトランジスタ
１４及びＮチャネルトランジスタ１６からなる１対のト
ランジスタ、Ｎチャネルトランジスタ１５等から構成さ
れ、負荷部１７０はＮチャネルトランジスタ２１２から
構成される。Ｎチャネルトランジスタ２１２は、センス
回路１０内のＮチャネルトランジスタ２０２と比較して
サイズが大きいものを用いる。これにより、負荷部１７
０は負荷部７０よりも抵抗が小さくなるため、基準電位
ＶＲＥＦを中間電位に設定することができる。中間電位
に設定する方法としては、Ｎチャネルトランジスタ２１
２のサイズを変える方法に限定されない。例えば、Ｎチ
ャネルトランジスタ２１２のサイズをトＮチャネルラン
ジスタ２０２と同一サイズとして、基準セル１１１の電
子注入量を調整したり、基準セル１１１のサイズを調整
して中間電位になるようにしてもよい。
【０１０５】データ検出回路２０１は、センス回路１０
及び基準回路１１０に接続され、それぞれ信号線ＬＤ
ｉ，ＬＲＥＦにおける電位である検出電位ＶＤｉと基準
電位ＶＲＥＦとを比較し、選択されたメモリセル１１３
ｊｉの記憶データを判定する回路である。このデータ検
出回路２０１の出力側には、出力バッファ（図示しな
い）等が接続され、記憶データを外部に出力する。
及び基準回路１１０に接続され、それぞれ信号線ＬＤ
ｉ，ＬＲＥＦにおける電位である検出電位ＶＤｉと基準
電位ＶＲＥＦとを比較し、選択されたメモリセル１１３
ｊｉの記憶データを判定する回路である。このデータ検
出回路２０１の出力側には、出力バッファ（図示しな
い）等が接続され、記憶データを外部に出力する。
【０１０６】前述したように、不揮発性メモリのメモリ
セル１１３１１〜１１３ｍｎは、浮遊ゲートに電子が注
入されているか否かでデータを記憶する。つまり、浮遊
ゲートに電子が注入されたものはゲート（ワード線）が
ハイレベルになっても、そのドレイン電流（オフ電流）
は所定値以下であり、電子を引き抜いたものは、所定値
以上のドレイン電流（オン電流）が流れる。これに対
し、基準セルアレイ１０２内の基準セル１１１は電子が
所定量注入されているため、負荷部１７０に所定の電流
が流れ、中間電位である基準電位ＶＲＥＦを生ずるよう
に設定されている。すなわち、メモリセル１１３ｊｉの
浮遊ゲートに電子が注入されトランジスタ１１３ｊｉに
オフ電流が流れる場合は記憶データ“１”に対応し、浮
遊ゲートに電子が引き抜かれていてオン電流が流れる場
合は、記憶データ“０”に対応している。
セル１１３１１〜１１３ｍｎは、浮遊ゲートに電子が注
入されているか否かでデータを記憶する。つまり、浮遊
ゲートに電子が注入されたものはゲート（ワード線）が
ハイレベルになっても、そのドレイン電流（オフ電流）
は所定値以下であり、電子を引き抜いたものは、所定値
以上のドレイン電流（オン電流）が流れる。これに対
し、基準セルアレイ１０２内の基準セル１１１は電子が
所定量注入されているため、負荷部１７０に所定の電流
が流れ、中間電位である基準電位ＶＲＥＦを生ずるよう
に設定されている。すなわち、メモリセル１１３ｊｉの
浮遊ゲートに電子が注入されトランジスタ１１３ｊｉに
オフ電流が流れる場合は記憶データ“１”に対応し、浮
遊ゲートに電子が引き抜かれていてオン電流が流れる場
合は、記憶データ“０”に対応している。
【０１０７】さらに、前述したように、基準回路１１０
における負荷部１７０のＮチャネルトランジスタ２１２
に生ずる基準電位ＶＲＥＦは、オン電流とオフ電流によ
ってセンス回路１０における負荷部７０のＮチャネルト
ランジスタ２０２に生ずる電圧の中間電圧になるように
設定されている。すなわち、基準デジット線ＤＬＲに流
れる電流によって生ずる電圧を基準電位ＶＲＥＦとし、
デジット線ＤＬｉに流れるオン電流と、オフ電流によっ
て生ずる検出電位ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉ
ｏｆｆとした時、データ検出回路２０１は、ＶＤｉｏｎ
とＶＤｉｏｆｆがＶＲＥＦより高いか低いかによって、
記憶データが“１”か“０”かを判定し、図示しない出
力バッファ等に読出したデータを出力している。
における負荷部１７０のＮチャネルトランジスタ２１２
に生ずる基準電位ＶＲＥＦは、オン電流とオフ電流によ
ってセンス回路１０における負荷部７０のＮチャネルト
ランジスタ２０２に生ずる電圧の中間電圧になるように
設定されている。すなわち、基準デジット線ＤＬＲに流
れる電流によって生ずる電圧を基準電位ＶＲＥＦとし、
デジット線ＤＬｉに流れるオン電流と、オフ電流によっ
て生ずる検出電位ＶＤｉをそれぞれＶＤｉｏｎ，ＶＤｉ
ｏｆｆとした時、データ検出回路２０１は、ＶＤｉｏｎ
とＶＤｉｏｆｆがＶＲＥＦより高いか低いかによって、
記憶データが“１”か“０”かを判定し、図示しない出
力バッファ等に読出したデータを出力している。
【０１０８】次に、図５に示されるセンスアンプ回路１
００内に設置されるセンス回路１０の動作について詳述
する。センス回路１０内のバイアス回路２１において、
センスアンプ動作許可信号ＳＡＥ３０がローレベルにな
ると、Ｐチャネルトランジスタ４及びＮチャネルトラン
ジスタ３０１がいずれもオンし、Ｎチャネルトランジス
タ３０２はオフする。これにより、信号線ＦＢｉの電位
が上昇していく。この場合、前述の理由によりＰチャネ
ルトランジスタ４がまず急速に起動することによりＰチ
ャネルトランジスタ４からの電流が主にＮチャネルトラ
ンジスタ３のゲートに入力され、Ｎチャネルトランジス
タ３が導通するため、信号線ＦＢｉの電位及びデジット
線ＤＬｉの電位が上昇する（プリチャージ過程）。この
ため、Ｎチャネルトランジスタ５のゲート電位であるバ
イアス電位ＶＤＩＧも上昇し、Ｎチャネルトランジスタ
５のドレイン電流が増加するため、信号線ＦＢｉの駆動
電位ＶＦＢｉが下降しはじめる。駆動電位ＶＦＢｉが下
がると、バイアス電位ＶＤＩＧも下がり、Ｎチャネルト
ランジスタ５のドレイン電流が減少するので、電位ＦＢ
ｉが上昇する。これらの一連の動作がセンス回路１０内
で繰り返されることにより、信号線ＦＢｉの電位が所定
のバイアス電位ＶＤＩＧに収束する。Ｎチャネルトラン
ジスタ６のゲートは、電源電圧に接続されているので所
定の電流を流しうる状態である。Ｎチャネルトランジス
タ６のソース電位である駆動電位ＶＦＢｉが上昇してい
くと、Ｎチャネルトランジスタ３のゲートを制御する電
圧が、Ｐチャネルトランジスタ４のドレイン電圧より、
Ｎチャネルトランジスタ６のソース電圧が主であるよう
に変化していく。すなわち、Ｎチャネルトランジスタ５
の負荷抵抗が、高抵抗負荷のＰチャネルトランジスタ４
から、低抵抗負荷のＮチャネルトランジスタ３に切り替
わるので、帰還回路２１の制御利得が減少し、デジット
線ＤＬｉの負荷変動に対するバイアス電位変化が少なく
なり、安定化する。この帰還回路２１によりセンス回路
１０のの電位が一定に保たれることで、デジット線ＤＬ
ｉの電位が一定に保持されるとともに、検出電位ＶＤｉ
がデータ検出回路２０１に出力される。このとき、基準
バイアス回路２１０においても、基準デジット線ＤＬＲ
の電位の引き上げが行われ、基準電位ＶＲＥＦがデータ
検出回路２０１に出力されるので、データ検出回路２０
１において検出電位ＶＤｉと基準電位ＶＲＥＦとの電位
差がセンスされる（センス過程）。このセンス工程にお
いて、バイアス回路２１においてＮチャネルトランジス
タ６が設置されていることにより安定化された検出電位
ＶＤｉが得られるため、正確なセンシングを行うことが
可能となる。
００内に設置されるセンス回路１０の動作について詳述
する。センス回路１０内のバイアス回路２１において、
センスアンプ動作許可信号ＳＡＥ３０がローレベルにな
ると、Ｐチャネルトランジスタ４及びＮチャネルトラン
ジスタ３０１がいずれもオンし、Ｎチャネルトランジス
タ３０２はオフする。これにより、信号線ＦＢｉの電位
が上昇していく。この場合、前述の理由によりＰチャネ
ルトランジスタ４がまず急速に起動することによりＰチ
ャネルトランジスタ４からの電流が主にＮチャネルトラ
ンジスタ３のゲートに入力され、Ｎチャネルトランジス
タ３が導通するため、信号線ＦＢｉの電位及びデジット
線ＤＬｉの電位が上昇する（プリチャージ過程）。この
ため、Ｎチャネルトランジスタ５のゲート電位であるバ
イアス電位ＶＤＩＧも上昇し、Ｎチャネルトランジスタ
５のドレイン電流が増加するため、信号線ＦＢｉの駆動
電位ＶＦＢｉが下降しはじめる。駆動電位ＶＦＢｉが下
がると、バイアス電位ＶＤＩＧも下がり、Ｎチャネルト
ランジスタ５のドレイン電流が減少するので、電位ＦＢ
ｉが上昇する。これらの一連の動作がセンス回路１０内
で繰り返されることにより、信号線ＦＢｉの電位が所定
のバイアス電位ＶＤＩＧに収束する。Ｎチャネルトラン
ジスタ６のゲートは、電源電圧に接続されているので所
定の電流を流しうる状態である。Ｎチャネルトランジス
タ６のソース電位である駆動電位ＶＦＢｉが上昇してい
くと、Ｎチャネルトランジスタ３のゲートを制御する電
圧が、Ｐチャネルトランジスタ４のドレイン電圧より、
Ｎチャネルトランジスタ６のソース電圧が主であるよう
に変化していく。すなわち、Ｎチャネルトランジスタ５
の負荷抵抗が、高抵抗負荷のＰチャネルトランジスタ４
から、低抵抗負荷のＮチャネルトランジスタ３に切り替
わるので、帰還回路２１の制御利得が減少し、デジット
線ＤＬｉの負荷変動に対するバイアス電位変化が少なく
なり、安定化する。この帰還回路２１によりセンス回路
１０のの電位が一定に保たれることで、デジット線ＤＬ
ｉの電位が一定に保持されるとともに、検出電位ＶＤｉ
がデータ検出回路２０１に出力される。このとき、基準
バイアス回路２１０においても、基準デジット線ＤＬＲ
の電位の引き上げが行われ、基準電位ＶＲＥＦがデータ
検出回路２０１に出力されるので、データ検出回路２０
１において検出電位ＶＤｉと基準電位ＶＲＥＦとの電位
差がセンスされる（センス過程）。このセンス工程にお
いて、バイアス回路２１においてＮチャネルトランジス
タ６が設置されていることにより安定化された検出電位
ＶＤｉが得られるため、正確なセンシングを行うことが
可能となる。
【０１０９】また、上記の動作を実行できるように、図
５のバイアス回路２１において、Ｐチャネルトランジス
タ４及びＮチャネルトランジスタ６の特性を、バイアス
回路２１から出力されるバイアス電位ＶＤＩＧがグラン
ド電位ＧＮＤに近いときはＰチャネルトランジスタ４か
らの電圧が支配的になるように設定し、バイアス回路２
１の出力されるバイアス電位ＶＤＩＧが安定し、所定電
位付近であるときはＮチャネルトランジスタ６からの電
圧が支配的になるように設定する。
５のバイアス回路２１において、Ｐチャネルトランジス
タ４及びＮチャネルトランジスタ６の特性を、バイアス
回路２１から出力されるバイアス電位ＶＤＩＧがグラン
ド電位ＧＮＤに近いときはＰチャネルトランジスタ４か
らの電圧が支配的になるように設定し、バイアス回路２
１の出力されるバイアス電位ＶＤＩＧが安定し、所定電
位付近であるときはＮチャネルトランジスタ６からの電
圧が支配的になるように設定する。
【０１１０】センス回路１０内のバイアス回路２１にお
いて、センスアンプ動作許可信号ＳＡＥ３０がハイレベ
ルになると、Ｐチャネルトランジスタ４及びＮチャネル
トランジスタ３０１がいずれもオフし、Ｎチャネルトラ
ンジスタ３０２はオンする。これにより、信号線ＦＢｉ
の電位ＶＦＢｉの値が約０Ｖに低下していくとともに、
デジット線の出力されるバイアス電位ＶＤＩＧも約０Ｖ
になる。
いて、センスアンプ動作許可信号ＳＡＥ３０がハイレベ
ルになると、Ｐチャネルトランジスタ４及びＮチャネル
トランジスタ３０１がいずれもオフし、Ｎチャネルトラ
ンジスタ３０２はオンする。これにより、信号線ＦＢｉ
の電位ＶＦＢｉの値が約０Ｖに低下していくとともに、
デジット線の出力されるバイアス電位ＶＤＩＧも約０Ｖ
になる。
【０１１１】次に、図５に示される半導体記憶装置のセ
ンスアンプ回路１００に設置される本実施の形態に係る
バイアス回路２１の特性と、図１２及び図１３に示され
る従来の半導体記憶装置のセンスアンプ回路１００内に
設置されるバイアス回路２０の特性とを、図８〜図１０
に示される図を用いて比較して説明する。図８は、図５
に示されるバイアス回路２１、図１２に示されるバイア
ス回路２０、及び図１３に示されるバイアス回路２０内
の検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢ
ｉそれぞれの値の、プリチャージ過程開始からの時間変
化を示したものであり、図５に示されるバイアス回路２
１による信号線ＬＤｉ、ＦＢｉ、ＤＩＧｉそれぞれの電
圧値である検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電
位ＶＦＢｉをそれぞれ“Ａ”で示し、図１２に示される
バイアス回路１０による検出電位ＶＤｉｏｎ・ＶＤｉｏ
ｆｆ、駆動電位ＶＦＢｉをそれぞれ“Ｐ”で示し、図１
３に示されるバイアス回路２０による検出電位ＶＤｉｏ
ｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢｉをそれぞれ“Ｎ”
で示す。また、図７には、３７０ｎｓ付近において意図
的に前記回路にノイズＶＮを印可した結果、電源電圧Ｖ
ｃｃの変化、データ検出回路２０１の変化が示されてい
る。図８〜図１０はそれぞれ、図７における２００ｎｓ
〜２５０ｎｓ、２３０ｎｓ〜３３０ｎｓ、３５０ｎｓ〜
４００ｎｓ付近の拡大図である。
ンスアンプ回路１００に設置される本実施の形態に係る
バイアス回路２１の特性と、図１２及び図１３に示され
る従来の半導体記憶装置のセンスアンプ回路１００内に
設置されるバイアス回路２０の特性とを、図８〜図１０
に示される図を用いて比較して説明する。図８は、図５
に示されるバイアス回路２１、図１２に示されるバイア
ス回路２０、及び図１３に示されるバイアス回路２０内
の検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢ
ｉそれぞれの値の、プリチャージ過程開始からの時間変
化を示したものであり、図５に示されるバイアス回路２
１による信号線ＬＤｉ、ＦＢｉ、ＤＩＧｉそれぞれの電
圧値である検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、駆動電
位ＶＦＢｉをそれぞれ“Ａ”で示し、図１２に示される
バイアス回路１０による検出電位ＶＤｉｏｎ・ＶＤｉｏ
ｆｆ、駆動電位ＶＦＢｉをそれぞれ“Ｐ”で示し、図１
３に示されるバイアス回路２０による検出電位ＶＤｉｏ
ｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢｉをそれぞれ“Ｎ”
で示す。また、図７には、３７０ｎｓ付近において意図
的に前記回路にノイズＶＮを印可した結果、電源電圧Ｖ
ｃｃの変化、データ検出回路２０１の変化が示されてい
る。図８〜図１０はそれぞれ、図７における２００ｎｓ
〜２５０ｎｓ、２３０ｎｓ〜３３０ｎｓ、３５０ｎｓ〜
４００ｎｓ付近の拡大図である。
【０１１２】図７に示すように、図５、図１２、図１３
に示すセンスアンプ回路１００にて、センスアンプ動作
許可信号ＳＡＥ３０がローレベルになると、帰還回路４
０、２２においてバイアス回路２０、２１をグランド電
位から所定電位まで立ち上げるプリチャージ過程が開始
され、時間の変化に伴い検出電位ＶＤｉｏｎ・ＶＤｉｏ
ｆｆ、駆動電位ＶＦＢｉは一定電位に安定化していき、
一定に保持される。電位が安定化すると検出電位ＶＤｉ
がデータ検出回路２０１に出力されセンシングが行われ
る。また、図７においては、３６５ｎｓ付近で、意図的
にノイズを印可して耐ノイズ性を確認した。また、記憶
データが“０”と“１”の場合の検出電位ＶＤｉｏｎ、
ＶＤｉｏｆｆの変化を図７に示す。
に示すセンスアンプ回路１００にて、センスアンプ動作
許可信号ＳＡＥ３０がローレベルになると、帰還回路４
０、２２においてバイアス回路２０、２１をグランド電
位から所定電位まで立ち上げるプリチャージ過程が開始
され、時間の変化に伴い検出電位ＶＤｉｏｎ・ＶＤｉｏ
ｆｆ、駆動電位ＶＦＢｉは一定電位に安定化していき、
一定に保持される。電位が安定化すると検出電位ＶＤｉ
がデータ検出回路２０１に出力されセンシングが行われ
る。また、図７においては、３６５ｎｓ付近で、意図的
にノイズを印可して耐ノイズ性を確認した。また、記憶
データが“０”と“１”の場合の検出電位ＶＤｉｏｎ、
ＶＤｉｏｆｆの変化を図７に示す。
【０１１３】図７における２００ｎｓ〜２５０ｎｓ付近
を拡大した図８を参照して、これらのバイアス回路の特
性について説明する。“Ａ”で示される本実施の形態に
係る図５のバイアス回路２１の駆動電位ＶＦＢｉは、
“Ｐ”で示される図１２のバイアス回路２０の駆動電位
ＶＦＢｉに次いで早く立ち上がる。一方、“Ｎ”で示さ
れる図１３のバイアス回路２０の駆動電位ＶＦＢｉの立
ち上がりは最も遅い。これに対して、本実施の形態に係
る図５のバイアス回路２１は、帰還回路２２の電源電圧
側にＰチャネルトランジスタ４を用いているため、Ｐチ
ャネルの特性によりグランド電位から所定の電位までの
立ち上がりが早い。“Ａ”で示される本実施の形態に係
る図５のバイアス回路２１の駆動電位ＶＦＢｉは、
“Ｎ”で示される図１３のバイアス回路２０の駆動電位
ＶＦＢｉに次いで早く所定の電位に収束する。一方、
“Ｐ”で示される図１２のバイアス回路２０の駆動電位
ＶＦＢｉの収束は最も遅い。これに対して、本実施の形
態に係る図５のバイアス回路２１は、帰還回路２２の電
源電圧側にＮチャネルトランジスタ６を用いているた
め、Ｎチャネルの特性により所定電位への収束が早い。
を拡大した図８を参照して、これらのバイアス回路の特
性について説明する。“Ａ”で示される本実施の形態に
係る図５のバイアス回路２１の駆動電位ＶＦＢｉは、
“Ｐ”で示される図１２のバイアス回路２０の駆動電位
ＶＦＢｉに次いで早く立ち上がる。一方、“Ｎ”で示さ
れる図１３のバイアス回路２０の駆動電位ＶＦＢｉの立
ち上がりは最も遅い。これに対して、本実施の形態に係
る図５のバイアス回路２１は、帰還回路２２の電源電圧
側にＰチャネルトランジスタ４を用いているため、Ｐチ
ャネルの特性によりグランド電位から所定の電位までの
立ち上がりが早い。“Ａ”で示される本実施の形態に係
る図５のバイアス回路２１の駆動電位ＶＦＢｉは、
“Ｎ”で示される図１３のバイアス回路２０の駆動電位
ＶＦＢｉに次いで早く所定の電位に収束する。一方、
“Ｐ”で示される図１２のバイアス回路２０の駆動電位
ＶＦＢｉの収束は最も遅い。これに対して、本実施の形
態に係る図５のバイアス回路２１は、帰還回路２２の電
源電圧側にＮチャネルトランジスタ６を用いているた
め、Ｎチャネルの特性により所定電位への収束が早い。
【０１１４】次に、検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ
について説明する。ＳＡＥ３０がローレベルになった瞬
間は、トランジスタ２０２がオン、トランジスタ２０３
がオフしているので、検出電位ＶＤｉは１．５Ｖ程度あ
るが、トランジスタ２０３が導通すると、急に低下して
０．７Ｖ程度になる。デジット線ＤＬｉが所定の電位に
落ち着くと、２１５ｎｓ付近より、メモリセル１１３ｊ
ｉに電流が流れ始める。記憶データが“１”のメモリセ
ル１１３にはオン電流が流れるため、検出電位ＶＤｉｏ
ｎは０．９Ｖ付近に収束する。記憶データが“０”のメ
モリセル１１３にはオフ電流が流れるため、検出電位Ｖ
Ｄｉｏｆｆは１．８Ｖ付近まで上昇する。
について説明する。ＳＡＥ３０がローレベルになった瞬
間は、トランジスタ２０２がオン、トランジスタ２０３
がオフしているので、検出電位ＶＤｉは１．５Ｖ程度あ
るが、トランジスタ２０３が導通すると、急に低下して
０．７Ｖ程度になる。デジット線ＤＬｉが所定の電位に
落ち着くと、２１５ｎｓ付近より、メモリセル１１３ｊ
ｉに電流が流れ始める。記憶データが“１”のメモリセ
ル１１３にはオン電流が流れるため、検出電位ＶＤｉｏ
ｎは０．９Ｖ付近に収束する。記憶データが“０”のメ
モリセル１１３にはオフ電流が流れるため、検出電位Ｖ
Ｄｉｏｆｆは１．８Ｖ付近まで上昇する。
【０１１５】図８の検出電位ＶＤｉｏｆｆに示すよう
に、“Ａ”で示される本実施の形態に係る図５のバイア
ス回路２１の検出電位ＶＤｉｏｆｆは、“Ｐ”で示され
る図１２のバイアス回路２０の電位ＶＤｉｏｆｆに次い
で早く立ち上がる。一方、“Ｎ”で示される図１３のバ
イアス回路２０の電位ＶＤｉｏｆｆの立ち上がりは最も
遅い。また、“Ｐ”で示される図１２のバイアス回路２
０の電位ＶＤｉｏｆｆは早く立ち上がるが、オーバーシ
ュートしているので、所定の電位に収束する時間は
“Ｎ”の場合と同様最も遅い。これに対して、本実施の
形態に係る図５のバイアス回路２１は、帰還回路２２の
電源電圧側にＮチャネルトランジスタ６とＰチャネルト
ランジスタ４を用いているため、所定電位への立ち上が
りと収束が早い。
に、“Ａ”で示される本実施の形態に係る図５のバイア
ス回路２１の検出電位ＶＤｉｏｆｆは、“Ｐ”で示され
る図１２のバイアス回路２０の電位ＶＤｉｏｆｆに次い
で早く立ち上がる。一方、“Ｎ”で示される図１３のバ
イアス回路２０の電位ＶＤｉｏｆｆの立ち上がりは最も
遅い。また、“Ｐ”で示される図１２のバイアス回路２
０の電位ＶＤｉｏｆｆは早く立ち上がるが、オーバーシ
ュートしているので、所定の電位に収束する時間は
“Ｎ”の場合と同様最も遅い。これに対して、本実施の
形態に係る図５のバイアス回路２１は、帰還回路２２の
電源電圧側にＮチャネルトランジスタ６とＰチャネルト
ランジスタ４を用いているため、所定電位への立ち上が
りと収束が早い。
【０１１６】次に、図７における２３０ｎｓ〜３３０ｎ
ｓ付近を拡大した図９を参照して、これらのバイアス回
路の特性について説明する。図９において“Ｓ”で示さ
れる直線は、定常状態で安定化したときの駆動電位ＶＦ
Ｂｉの値を示す。図９によると、“Ａ”で示される本実
施の形態に係るバイアス回路２１の駆動電位ＶＦＢｉ
は、時間変化に伴い“Ｓ”で示される直線に最も近い状
態で安定化していくことが確認できる。これに対して、
“Ｎ”で示す従来例は収束するのに時間がかかり、また
“Ｐ”で示す従来例はアンダーシュートしたのちに所定
の電位“Ｓ”に収束するので“Ｎ”同様時間がかかって
いる。
ｓ付近を拡大した図９を参照して、これらのバイアス回
路の特性について説明する。図９において“Ｓ”で示さ
れる直線は、定常状態で安定化したときの駆動電位ＶＦ
Ｂｉの値を示す。図９によると、“Ａ”で示される本実
施の形態に係るバイアス回路２１の駆動電位ＶＦＢｉ
は、時間変化に伴い“Ｓ”で示される直線に最も近い状
態で安定化していくことが確認できる。これに対して、
“Ｎ”で示す従来例は収束するのに時間がかかり、また
“Ｐ”で示す従来例はアンダーシュートしたのちに所定
の電位“Ｓ”に収束するので“Ｎ”同様時間がかかって
いる。
【０１１７】以上に示したように、本実施の形態に係る
バイアス回路２１は、出力電位を所定電位まで立ち上げ
たのち前記電位を速やかに安定化させることができる。
バイアス回路２１は、出力電位を所定電位まで立ち上げ
たのち前記電位を速やかに安定化させることができる。
【０１１８】次に、図８における３５０ｎｓ〜４００ｎ
ｓ付近を拡大した図１０を参照して、これらのバイアス
回路の特性について説明する。図１０には、検出電位Ｖ
Ｄｉｏｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢｉがそれぞれ
一定電位に安定化した３６５ｎｓ付近での図７の拡大図
を示す。図１０は各バイアス回路に意図的にノイズを印
可したのちの検出電位ＶＤｉの経時変化を示している。
図１０に示すように、“Ａ”で示される本実施の形態に
係る図５のバイアス回路２１の検出電位ＶＤｉは、
“Ｎ”で示される図１３のバイアス回路２０の検出電位
ＶＤｉに次いで早く安定化する。一方、“Ｐ”で示され
る図１２のバイアス回路２０の検出電位ＶＤｉは、ノイ
ズ印加からの復帰が大きく遅れていることがわかる。以
上の結果により、本実施の形態に係る図５のバイアス回
路２１は、帰還回路２の電源電圧側にＮチャネルトラン
ジスタを用いているため、Ｎチャネルの特性により所定
の電位が速やかに安定化する。以上示したように、本実
施の形態に係るバイアス回路２１は、ノイズ等の外乱が
あっても、検出電位ＶＤｉの変動が少なく、速やかに安
定化し所定の電位に収束することができる。
ｓ付近を拡大した図１０を参照して、これらのバイアス
回路の特性について説明する。図１０には、検出電位Ｖ
Ｄｉｏｎ・ＶＤｉｏｆｆ、駆動電位ＶＦＢｉがそれぞれ
一定電位に安定化した３６５ｎｓ付近での図７の拡大図
を示す。図１０は各バイアス回路に意図的にノイズを印
可したのちの検出電位ＶＤｉの経時変化を示している。
図１０に示すように、“Ａ”で示される本実施の形態に
係る図５のバイアス回路２１の検出電位ＶＤｉは、
“Ｎ”で示される図１３のバイアス回路２０の検出電位
ＶＤｉに次いで早く安定化する。一方、“Ｐ”で示され
る図１２のバイアス回路２０の検出電位ＶＤｉは、ノイ
ズ印加からの復帰が大きく遅れていることがわかる。以
上の結果により、本実施の形態に係る図５のバイアス回
路２１は、帰還回路２の電源電圧側にＮチャネルトラン
ジスタを用いているため、Ｎチャネルの特性により所定
の電位が速やかに安定化する。以上示したように、本実
施の形態に係るバイアス回路２１は、ノイズ等の外乱が
あっても、検出電位ＶＤｉの変動が少なく、速やかに安
定化し所定の電位に収束することができる。
【０１１９】以上のように、図４に示されるバイアス回
路１、及び図５に示されるバイアス回路２１が設置され
てなる半導体記憶装置のセンスアンプ回路１００を示し
たが、本実施の形態に係るバイアス回路が設置されるの
はセンスアンプ回路に限定されるものではなく、出力す
る電位を急速に立ち上げ、定常状態に到達したら電圧を
安定化させて一定電位を維持し出力するための回路であ
って、出力に流れる電流を検出する回路であればよく、
センスアンプ回路に限定されない。
路１、及び図５に示されるバイアス回路２１が設置され
てなる半導体記憶装置のセンスアンプ回路１００を示し
たが、本実施の形態に係るバイアス回路が設置されるの
はセンスアンプ回路に限定されるものではなく、出力す
る電位を急速に立ち上げ、定常状態に到達したら電圧を
安定化させて一定電位を維持し出力するための回路であ
って、出力に流れる電流を検出する回路であればよく、
センスアンプ回路に限定されない。
【０１２０】（第５の実施形態）次に、本発明の別の実
施の形態を、図面を参照して詳細に説明する。図１１
は、本実施の形態に係るバイアス回路３１が設置され
た、半導体記憶装置内のセンスアンプ回路１００を示す
図である。
施の形態を、図面を参照して詳細に説明する。図１１
は、本実施の形態に係るバイアス回路３１が設置され
た、半導体記憶装置内のセンスアンプ回路１００を示す
図である。
【０１２１】図１１に示されるセンスアンプ回路１００
に設置されるバイアス回路３１は、図４に示されるバイ
アス回路１の構成を含むものであるが、図５に示される
バイアス回路２１と比較して、Ｐチャネルトランジスタ
３０１、３１１の代わりに、インバータ３０４、３１４
が設けられている点が異なる。その他の部分は、図５に
示されるセンスアンプ回路１００の構成とほぼ同様であ
る。
に設置されるバイアス回路３１は、図４に示されるバイ
アス回路１の構成を含むものであるが、図５に示される
バイアス回路２１と比較して、Ｐチャネルトランジスタ
３０１、３１１の代わりに、インバータ３０４、３１４
が設けられている点が異なる。その他の部分は、図５に
示されるセンスアンプ回路１００の構成とほぼ同様であ
る。
【０１２２】センス回路１０内のバイアス回路３１にお
いて、センスアンプ動作許可信号ＳＡＥ３０がローレベ
ルになと、Ｐチャネルトランジスタ４及びＮチャネルト
ランジスタ６がいずれもオンになり、信号線ＦＢｉの電
位が上昇していく。この場合、Ｐチャンネルトランジス
タ４がまず急速に起動することによりＰチャネルトラン
ジスタ４が主にＮチャネルトランジスタ３のゲートを制
御し、Ｎチャネルトランジスタ３がオンになるため、信
号線ＦＢｉの電位及びデジット線ＤＬｉの電位ＶＤＩＧ
が上昇する（プリチャージ過程）。さらに、Ｎチャネル
トランジスタ５のゲートの電位が上昇し、Ｎチャネルト
ランジスタ５に電流が流れるため、信号線ＦＢｉの駆動
電位ＶＦＢｉが下降しはじめる。駆動電位ＶＦＢｉが下
降すると、電位ＶＤＩＧも下降し、トランジスタ５のド
レイン電流を減少させるので駆動電位ＶＦＢｉが上昇
し、デジット線の電位ＶＤＩＧを上昇させる。これらの
一連の動作がバイアス回路３１内で繰り返されることに
より、信号線ＦＢｉの電位が所定電位ＶＤＩＧに到達す
る。Ｎチャネルトランジスタ６のゲートはＳＡＥ３０を
反転した信号に接続されているので、ＳＡＥ３０がロー
レベルのとき、ハイレベルが供給されており、Ｎチャネ
ルトランジスタ６のソース電位が下がると、Ｎチャネル
トランジスタ３のゲートに供給される電圧が、Ｐチャネ
ルトランジスタ４に比べ、Ｎチャネルトランジスタ６の
方が主であるように変化していく。この帰還回路２１に
より、Ｎチャネルトランジスタ３の電位が一定に保たれ
ることで、デジット線ＤＬｉの電位が一定に保持される
とともに、検出電位ＶＤｉがデータ検出回路２０１に出
力される。このとき、基準バイアス回路においても、基
準デジット線ＤＬＲの電位の引き上げが行われ、基準電
位ＶＲＥＦがデータ検出回路２０１に出力されるので、
データ検出回路２０１において検出電位ＶＤｉと基準電
位ＶＲＥＦとの電位差がセンスされる（センス過程）。
このセンス過程において、Ｎチャネルトランジスタ６に
より安定化された検出電位ＶＤｉが得られるため、正確
なセンシングを行うことが可能となる。以上の説明で
は、浮遊ゲート型ＭＯＳＦＥＴを例に説明したが、マス
クＲＯＭやＥＰＲＯＭ等、所定のバイアスを印加してメ
モリセルに流れる電流を検出することで記憶データを読
み出すタイプの半導体記憶装置に適用することができ
る。
いて、センスアンプ動作許可信号ＳＡＥ３０がローレベ
ルになと、Ｐチャネルトランジスタ４及びＮチャネルト
ランジスタ６がいずれもオンになり、信号線ＦＢｉの電
位が上昇していく。この場合、Ｐチャンネルトランジス
タ４がまず急速に起動することによりＰチャネルトラン
ジスタ４が主にＮチャネルトランジスタ３のゲートを制
御し、Ｎチャネルトランジスタ３がオンになるため、信
号線ＦＢｉの電位及びデジット線ＤＬｉの電位ＶＤＩＧ
が上昇する（プリチャージ過程）。さらに、Ｎチャネル
トランジスタ５のゲートの電位が上昇し、Ｎチャネルト
ランジスタ５に電流が流れるため、信号線ＦＢｉの駆動
電位ＶＦＢｉが下降しはじめる。駆動電位ＶＦＢｉが下
降すると、電位ＶＤＩＧも下降し、トランジスタ５のド
レイン電流を減少させるので駆動電位ＶＦＢｉが上昇
し、デジット線の電位ＶＤＩＧを上昇させる。これらの
一連の動作がバイアス回路３１内で繰り返されることに
より、信号線ＦＢｉの電位が所定電位ＶＤＩＧに到達す
る。Ｎチャネルトランジスタ６のゲートはＳＡＥ３０を
反転した信号に接続されているので、ＳＡＥ３０がロー
レベルのとき、ハイレベルが供給されており、Ｎチャネ
ルトランジスタ６のソース電位が下がると、Ｎチャネル
トランジスタ３のゲートに供給される電圧が、Ｐチャネ
ルトランジスタ４に比べ、Ｎチャネルトランジスタ６の
方が主であるように変化していく。この帰還回路２１に
より、Ｎチャネルトランジスタ３の電位が一定に保たれ
ることで、デジット線ＤＬｉの電位が一定に保持される
とともに、検出電位ＶＤｉがデータ検出回路２０１に出
力される。このとき、基準バイアス回路においても、基
準デジット線ＤＬＲの電位の引き上げが行われ、基準電
位ＶＲＥＦがデータ検出回路２０１に出力されるので、
データ検出回路２０１において検出電位ＶＤｉと基準電
位ＶＲＥＦとの電位差がセンスされる（センス過程）。
このセンス過程において、Ｎチャネルトランジスタ６に
より安定化された検出電位ＶＤｉが得られるため、正確
なセンシングを行うことが可能となる。以上の説明で
は、浮遊ゲート型ＭＯＳＦＥＴを例に説明したが、マス
クＲＯＭやＥＰＲＯＭ等、所定のバイアスを印加してメ
モリセルに流れる電流を検出することで記憶データを読
み出すタイプの半導体記憶装置に適用することができ
る。
【０１２３】
【発明の効果】以上説明した通り、本発明に係るバイア
ス回路によると、特性の異なる１対のスイッチ部を有
し、前記１対のスイッチ部を電圧の変動に応じて切り替
えて作動させる帰還回路を有してなることにより、１対
のスイッチ部のうちの１つをはじめに作動させたのち
に、設定された所定電位を基準としてもう一方のスイッ
チ部に自動的に切り替えて作動させることで、電位を効
率よく立ち上げることができ、且つ前記所定電位の安定
化を図ることができる。
ス回路によると、特性の異なる１対のスイッチ部を有
し、前記１対のスイッチ部を電圧の変動に応じて切り替
えて作動させる帰還回路を有してなることにより、１対
のスイッチ部のうちの１つをはじめに作動させたのち
に、設定された所定電位を基準としてもう一方のスイッ
チ部に自動的に切り替えて作動させることで、電位を効
率よく立ち上げることができ、且つ前記所定電位の安定
化を図ることができる。
【０１２４】また、本発明に係るバイアス回路による
と、特性の異なる１対のトランジスタを有し、前記１対
のトランジスタを電圧の変動に応じて切り替えて作動さ
せる帰還回路を有してなることにより、１対のトランジ
スタのうちの１つをはじめに作動させたのちに、電圧の
変動に応じてもう一方のトランジスタに自動的に切り替
えて作動させることで、電位を効率よく立ち上げること
ができ、且つ立ち上げられた後の前記電位の安定化を図
ることができる。
と、特性の異なる１対のトランジスタを有し、前記１対
のトランジスタを電圧の変動に応じて切り替えて作動さ
せる帰還回路を有してなることにより、１対のトランジ
スタのうちの１つをはじめに作動させたのちに、電圧の
変動に応じてもう一方のトランジスタに自動的に切り替
えて作動させることで、電位を効率よく立ち上げること
ができ、且つ立ち上げられた後の前記電位の安定化を図
ることができる。
【０１２５】また、本発明に係るバイアス回路による
と、前記被バイアス回路を所定電位付近に急速に立ち上
げるバイアス立上げ手段と、前記被バイアス回路が所定
電位付近に到達するとともに作動し、前記被バイアス回
路の電位変動を低減するバイアス安定化手段とを備えて
なることにより、バイアス立上げ手段により所定電位へ
と急速に立ち上げられた被バイアス回路への出力電位
が、バイアス安定化手段により変動を抑えられ所定電位
で保持されるため、前記電位を所定電位まで効率よく立
ち上げることができ、且つ前記信号線の電位の安定化を
図ることができる。
と、前記被バイアス回路を所定電位付近に急速に立ち上
げるバイアス立上げ手段と、前記被バイアス回路が所定
電位付近に到達するとともに作動し、前記被バイアス回
路の電位変動を低減するバイアス安定化手段とを備えて
なることにより、バイアス立上げ手段により所定電位へ
と急速に立ち上げられた被バイアス回路への出力電位
が、バイアス安定化手段により変動を抑えられ所定電位
で保持されるため、前記電位を所定電位まで効率よく立
ち上げることができ、且つ前記信号線の電位の安定化を
図ることができる。
【０１２６】また、本発明に係るバイアス回路による
と、前記被バイアス回路に供給する電位が前記所定電位
に満たないとき、バイアス供給能力を高めて前記被バイ
アス回路に電力を供給するバイアス立上げ手段と、前記
被バイアス回路に供給する電位が前記所定電位に達した
とき、所定電位変動の影響を抑制して前記被バイアス回
路に所定電位を供給するバイアス安定化手段とを備えて
なることにより、バイアス立上げ手段により被バイアス
回路への出力電位を所定電位へと急速に立ち上げたのち
にバイアス安定化手段により変動を抑えられ所定電位で
保持されるため、前記電位を所定電位まで効率よく立ち
上げることができ、且つ前記電位の安定化を図ることが
できる。
と、前記被バイアス回路に供給する電位が前記所定電位
に満たないとき、バイアス供給能力を高めて前記被バイ
アス回路に電力を供給するバイアス立上げ手段と、前記
被バイアス回路に供給する電位が前記所定電位に達した
とき、所定電位変動の影響を抑制して前記被バイアス回
路に所定電位を供給するバイアス安定化手段とを備えて
なることにより、バイアス立上げ手段により被バイアス
回路への出力電位を所定電位へと急速に立ち上げたのち
にバイアス安定化手段により変動を抑えられ所定電位で
保持されるため、前記電位を所定電位まで効率よく立ち
上げることができ、且つ前記電位の安定化を図ることが
できる。
【０１２７】また、本発明に係る半導体記憶装置による
と、デジット線を所定電位付近に急速に立ち上げる第１
の手段と、デジット線が所定電位付近に到達するととも
に作動し、デジット線の電位変動を低減する第２の手段
とを前記バイアス回路の電源電圧側に備えてなることに
より、第１の手段により所定電位へと急速に立ち上げら
れたデジット線の電位が、第２の手段により変動を抑え
られ所定電位に保持されるため、デジット線の電位を所
定電位まで効率よく立ち上げることができ、且つ前記デ
ジット線の電位の安定化を図ることができる。
と、デジット線を所定電位付近に急速に立ち上げる第１
の手段と、デジット線が所定電位付近に到達するととも
に作動し、デジット線の電位変動を低減する第２の手段
とを前記バイアス回路の電源電圧側に備えてなることに
より、第１の手段により所定電位へと急速に立ち上げら
れたデジット線の電位が、第２の手段により変動を抑え
られ所定電位に保持されるため、デジット線の電位を所
定電位まで効率よく立ち上げることができ、且つ前記デ
ジット線の電位の安定化を図ることができる。
【０１２８】また、本発明に係る半導体記憶装置による
と、ワード線及びデジット線に接続されたメモリセル
と、デジット線の電位をフィードバックする帰還回路を
含み、前記帰還回路により前記デジット線の電位を所定
電位にするバイアス回路を有してなるセンス回路とを設
けてなる半導体記憶装置において、デジット線の電位が
所定電位と差が大きいときは、前記帰還回路の利得を大
きく設定し、デジット線の電位が所定電位と差が小さい
ときは、前記帰還回路の利得を小さく設定したことによ
り、デジット線の電位が所定電位と差が大きいときはデ
ジット線の電位が所定電位まで急速に立ち上がり、デジ
ット線の電位が所定電位と差が小さいときはデジット線
の電位の変動を抑えることができることから、デジット
線の電位を所定電位まで効率よく立ち上げることがで
き、且つ前記デジット線の電位の安定化を図ることがで
きる。さらに、外部からの切り替え信号なしにバイアス
回路の状態に応じて前記トランジスタの切り替えが実行
されるので、出力電位に影響を与えることなく前記切り
替えが行われるため、初期と定常状態でそれぞれに最適
な動作状態を得ることができる。また、ゲート接地型Ｐ
チャネルトランジスタのソースを電源電圧に接続する
と、前記トランジスタのドレイン電圧は電源電圧まで出
力することができる。このため、信号線を駆動するトラ
ンジスタのゲート電圧を高電位にすることができるの
で、信号線を高速に所定の電位まで立ち上げることがで
きる。一方、ドレイン接地型Ｎチャネルトランジスタ
は、ゲートが電源電圧に接続されているので、帰還電圧
の微小変化に対する出力電位の振幅が小さく、出力電位
が所定電位に到達したのち出力電位を一定に保持するこ
とができる。このため、出力される電位の安定化を図る
ことができ、ノイズ耐性を向上できる。
と、ワード線及びデジット線に接続されたメモリセル
と、デジット線の電位をフィードバックする帰還回路を
含み、前記帰還回路により前記デジット線の電位を所定
電位にするバイアス回路を有してなるセンス回路とを設
けてなる半導体記憶装置において、デジット線の電位が
所定電位と差が大きいときは、前記帰還回路の利得を大
きく設定し、デジット線の電位が所定電位と差が小さい
ときは、前記帰還回路の利得を小さく設定したことによ
り、デジット線の電位が所定電位と差が大きいときはデ
ジット線の電位が所定電位まで急速に立ち上がり、デジ
ット線の電位が所定電位と差が小さいときはデジット線
の電位の変動を抑えることができることから、デジット
線の電位を所定電位まで効率よく立ち上げることがで
き、且つ前記デジット線の電位の安定化を図ることがで
きる。さらに、外部からの切り替え信号なしにバイアス
回路の状態に応じて前記トランジスタの切り替えが実行
されるので、出力電位に影響を与えることなく前記切り
替えが行われるため、初期と定常状態でそれぞれに最適
な動作状態を得ることができる。また、ゲート接地型Ｐ
チャネルトランジスタのソースを電源電圧に接続する
と、前記トランジスタのドレイン電圧は電源電圧まで出
力することができる。このため、信号線を駆動するトラ
ンジスタのゲート電圧を高電位にすることができるの
で、信号線を高速に所定の電位まで立ち上げることがで
きる。一方、ドレイン接地型Ｎチャネルトランジスタ
は、ゲートが電源電圧に接続されているので、帰還電圧
の微小変化に対する出力電位の振幅が小さく、出力電位
が所定電位に到達したのち出力電位を一定に保持するこ
とができる。このため、出力される電位の安定化を図る
ことができ、ノイズ耐性を向上できる。
【図１】 本発明の第１の実施の形態に係るバイアス回
路を示す図である。
路を示す図である。
【図２】 本発明の第２の実施の形態に係るバイアス回
路を示す図である。
路を示す図である。
【図３】 本発明の第３の実施の形態に係るバイアス回
路を示す図である。
路を示す図である。
【図４】 本発明の第４の実施の形態に係るバイアス回
路を示す図である。
路を示す図である。
【図５】 本実施の第４の形態に係るバイアス回路を含
む半導体記憶装置のセンスアンプ回路を示す図である。
む半導体記憶装置のセンスアンプ回路を示す図である。
【図６】 図５に示される半導体記憶装置のセンスアン
プ回路に設置される本実施の形態に係るバイアス回路の
特性と、図１２及び図１３に示される従来の半導体記憶
装置のセンスアンプ回路に設置されるそれぞれのバイア
ス回路の特性とを比較した図である。
プ回路に設置される本実施の形態に係るバイアス回路の
特性と、図１２及び図１３に示される従来の半導体記憶
装置のセンスアンプ回路に設置されるそれぞれのバイア
ス回路の特性とを比較した図である。
【図７】 図５に示されるバイアス回路、図１２に示さ
れるバイアス回路、及び図１３に示されるバイアス回路
内の検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、及び駆動電位
ＶＦＢｉの時間変化を示す図である。
れるバイアス回路、及び図１３に示されるバイアス回路
内の検出電位ＶＤｉｏｎ・ＶＤｉｏｆｆ、及び駆動電位
ＶＦＢｉの時間変化を示す図である。
【図８】 図７における２００ｎｓ〜２５０ｎｓ付近の
拡大図である。
拡大図である。
【図９】 図７における２３０ｎｓ〜３３０ｎｓ付近の
拡大図である。
拡大図である。
【図１０】図７における３５０ｎｓ〜４００ｎｓ付近の
拡大図である。
拡大図である。
【図１１】本発明の第５の実施の形態に係るバイアス回
路が設置された、半導体記憶装置のセンスアンプ回路を
示す図である。
路が設置された、半導体記憶装置のセンスアンプ回路を
示す図である。
【図１２】従来の半導体記憶装置内に設置されるセンス
アンプ回路の一構成例を示す図である。
アンプ回路の一構成例を示す図である。
【図１３】従来の半導体記憶装置内に設置されるセンス
アンプ回路の一構成例を示す図である。
アンプ回路の一構成例を示す図である。
１、２０、２１、３１、１２０、２１０、３１０、４０
０、４０１ バイアス回路 ２、２２、３２、４０、１４０、２２０、３２０ 帰
還回路 ３、５、６、１３、１５、１６、２０２、２０３、２０
５、２１２、２１３、２１５、２１６、２１７、３０
２、３１２、３１３ Ｎチャネルトランジスタ ２０８、２１８、３０４、３１４ インバータ ４、１４、２１４、３０１、３１１、３１４ Ｐチャネルトランジスタ ７ 負荷抵抗 ８ 比較回路 ９ 増幅回路 １０ センス回路 １１ 基準電位 １１０ 基準回路 ７０、１７０ 負荷部 １００ センスアンプ回路 ２０１ データ検出回路 １０１ メモリセルアレイ １０２ 基準セルアレイ １０３ カラムセレクタ １０４ 行デコーダ １０５ 列デコーダ １０６、１０７ ＭＯＳＦＥＴ １１１、１１３ メモリセル ３０、１３０ センスアンプ動作許可信号（ＳＡＥ） ４１ バイアス出力回路 ４２ 被バイアス回路 ４３ バイアス電圧検出回路 ４４、４７ バイアス安定化回路 ４６ 電流検出回路 ４５・４８ バイアス立上げ回路 ４９ タイマ ＢＥ バイアス許可信号 ＤＬ、ＤＩＧ、ＤＩＧｉ、ＤＩＧＲ、ＬＤ、ＬＤｉ、Ｌ
ＲＥＦ、ＦＢ、ＦＢｉ、ＦＢＲ 信号線 ＤＬ１〜ＤＬｎ、ＤＬＲ デジット線 ＩＤ ドレイン電流 Ｖｃｃ 電源電圧 ＶＤ、ＶＤｉ 検出電位 Ｖｏ、ＶＤ０ 電位 ＶＤＩＧ、ＶＤＩＧｉ、ＶＤＩＧＲ バイアス電位 ＶＤＳ ドレイン−ソース間電圧 ＶＦＢ、ＶＦＢｉ、ＶＦＢＲ 駆動電位 ＶＦＢ０、ＶＦＢ１ バイアス駆動電位 ＶＮ ノイズ ＶＲＥＦ 基準電位 ＶＲ 基準電圧値 ＶＴＮ 閾値電圧値 ＷＬ１〜ＷＬｍ、ＷＬＲ ワード線
０、４０１ バイアス回路 ２、２２、３２、４０、１４０、２２０、３２０ 帰
還回路 ３、５、６、１３、１５、１６、２０２、２０３、２０
５、２１２、２１３、２１５、２１６、２１７、３０
２、３１２、３１３ Ｎチャネルトランジスタ ２０８、２１８、３０４、３１４ インバータ ４、１４、２１４、３０１、３１１、３１４ Ｐチャネルトランジスタ ７ 負荷抵抗 ８ 比較回路 ９ 増幅回路 １０ センス回路 １１ 基準電位 １１０ 基準回路 ７０、１７０ 負荷部 １００ センスアンプ回路 ２０１ データ検出回路 １０１ メモリセルアレイ １０２ 基準セルアレイ １０３ カラムセレクタ １０４ 行デコーダ １０５ 列デコーダ １０６、１０７ ＭＯＳＦＥＴ １１１、１１３ メモリセル ３０、１３０ センスアンプ動作許可信号（ＳＡＥ） ４１ バイアス出力回路 ４２ 被バイアス回路 ４３ バイアス電圧検出回路 ４４、４７ バイアス安定化回路 ４６ 電流検出回路 ４５・４８ バイアス立上げ回路 ４９ タイマ ＢＥ バイアス許可信号 ＤＬ、ＤＩＧ、ＤＩＧｉ、ＤＩＧＲ、ＬＤ、ＬＤｉ、Ｌ
ＲＥＦ、ＦＢ、ＦＢｉ、ＦＢＲ 信号線 ＤＬ１〜ＤＬｎ、ＤＬＲ デジット線 ＩＤ ドレイン電流 Ｖｃｃ 電源電圧 ＶＤ、ＶＤｉ 検出電位 Ｖｏ、ＶＤ０ 電位 ＶＤＩＧ、ＶＤＩＧｉ、ＶＤＩＧＲ バイアス電位 ＶＤＳ ドレイン−ソース間電圧 ＶＦＢ、ＶＦＢｉ、ＶＦＢＲ 駆動電位 ＶＦＢ０、ＶＦＢ１ バイアス駆動電位 ＶＮ ノイズ ＶＲＥＦ 基準電位 ＶＲ 基準電圧値 ＶＴＮ 閾値電圧値 ＷＬ１〜ＷＬｍ、ＷＬＲ ワード線
Claims (19)
- 【請求項１】所定電位を被バイアス回路に出力して被バ
イアス回路に流れる電流を検出するバイアス回路におい
て、 特性の異なる１対のトランジスタを有し、 前記１対のトランジスタを被バイアス回路の電圧変化に
応じて切り替えて作動させる帰還回路を有してなること
を特徴とするバイアス回路。 - 【請求項２】所定電位を被バイアス回路に出力して被バ
イアス回路に流れる電流を検出するバイアス回路におい
て、 特性の異なる１対のトランジスタを有し、 前記所定電位を基準として前記１対のトランジスタを切
り替えて作動させる帰還回路を有してなることを特徴と
するバイアス回路。 - 【請求項３】特性の異なる１対のトランジスタが、Ｐチ
ャネルトランジスタ及びＮチャネルトランジスタであっ
て、前記Ｐチャネルトランジスタ及びＮチャネルトラン
ジスタが並列に接続されてなることを特徴とする請求項
１又は請求項２に記載のバイアス回路。 - 【請求項４】所定電位を被バイアス回路に出力して被バ
イアス回路に流れる電流を検出するバイアス回路におい
て、 前記被バイアス回路を所定電位付近に急速に立ち上げる
バイアス立上げ手段と、 前記被バイアス回路が所定電位付近に到達するとともに
作動し、前記被バイアス回路の電位変動を低減するバイ
アス安定化手段とを備えてなることを特徴とするバイア
ス回路。 - 【請求項５】前記バイアス立上げ手段としてＰチャネル
トランジスタを用い、 前記バイアス安定化手段としてＮチャネルトランジスタ
を用い、 前記Ｐチャネルトランジスタ及びＮチャネルトランジス
タが並列に接続されてなることを特徴とする請求項４に
記載のバイアス回路。 - 【請求項６】ワード線及びデジット線に接続されたメモ
リセルと、 前記デジット線に対して所定電位を供給し、選択された
前記メモリセルからの読出しデータに基づき検出電位を
形成するバイアス回路を有してなるセンス回路とが設け
られてなる半導体記憶装置において、 デジット線を所定電位付近に急速に立ち上げる第１の手
段と、 デジット線が所定電位付近に到達するとともに作動し、
デジット線の電位変動を低減する第２の手段とを前記バ
イアス回路に備えてなることを特徴とする半導体記憶装
置。 - 【請求項７】ワード線及びデジット線に接続されたメモ
リセルと、 前記デジット線に対して所定電位を供給し、選択された
前記メモリセルからの読出しデータに基づき検出電位を
形成するバイアス回路を有してなるセンス回路とが設け
られてなる半導体記憶装置において、 デジット線を所定電位付近に急速に立ち上げる第１の手
段と、 デジット線を所定電位付近に到達させたのち、デジット
線の電位変動を最小限に止める第２の手段とを前記バイ
アス回路の電源電圧側に備えてなることを特徴とする半
導体記憶装置。 - 【請求項８】第１の手段としてＰチャネルトランジスタ
を用い、 第２の手段としてＮチャネルトランジスタを用い、 前記Ｐチャネルトランジスタ及びＮチャネルトランジス
タが並列に接続されてなることを特徴とする請求項６又
は請求項７に記載の半導体記憶装置。 - 【請求項９】ワード線及びデジット線に接続されたメモ
リセルと、 デジット線の電位をフィードバックする帰還回路を含
み、前記帰還回路により前記デジット線の電位を所定電
位にするバイアス回路を有してなるセンス回路とを設け
てなる半導体記憶装置において、 デジット線の電位が前記所定電位と差が大きいときは、
前記帰還回路の利得を大きく設定し、 デジット線の電位が前記所定電位と差が小さいときは、
前記帰還回路の利得を小さく設定したことを特徴とする
半導体記憶装置。 - 【請求項１０】前記バイアス回路が、電源電圧側にＰチ
ャネルトランジスタ及びＮチャネルトランジスタを並列
に備えてなることを特徴とする請求項９に記載の半導体
記憶装置。 - 【請求項１１】ワード線及び基準デジット線に接続され
た基準セルと、 バイアス回路よりも大きな電流供給能力を有し、 前記基準デジット線に対して所定電流を供給し前記基準
セルからの読出しデータに基づき基準電位を形成する基
準バイアス回路と、 前記検出電位と前記基準電位とを比較して前記メモリセ
ルの記憶データを検出するデータ検出回路とを設置して
なることを特徴とする請求項６乃至請求項１０に記載の
半導体記憶装置。 - 【請求項１２】前記デジット線の電位がグランド電位付
近のときは前記Ｐチャネルトランジスタからの電流が前
記Ｎチャネルトランジスタからの電流より大きく、 前記デジット線の電位が所定電位にあるときは前記Ｎチ
ャネルトランジスタの電流が前記Ｐチャネルトランジス
タからの電流より大きくなるよう前記Ｐチャネルトラン
ジスタ及び前記Ｎチャネルトランジスタが設定されてな
ることを特徴とする請求項６乃至請求項１１何れか１項
に記載の半導体記憶装置。 - 【請求項１３】前記バイアス回路、若しくは前記バイア
ス回路及び前記基準バイアス回路の動作をセンスアンプ
動作許可信号により制御することを特徴とする請求項６
乃至請求項１２に記載の半導体記憶装置。 - 【請求項１４】所定電位を被バイアス回路に出力して被
バイアス回路に流れる電流を検出するバイアス回路にお
いて、 特性の異なる１対のスイッチ部を有し、前記１対のスイ
ッチ部を電圧の変動に応じて切り替えて作動させる帰還
回路を有してなることを特徴とするバイアス回路。 - 【請求項１５】前記スイッチ部がトランジスタであるこ
とを特徴とする請求項１４に記載のバイアス回路。 - 【請求項１６】所定電位を被バイアス回路に出力して被
バイアス回路に流れる電流を検出するバイアス回路にお
いて、 前記被バイアス回路に供給する電位が前記所定電位に満
たないとき、バイアス供給能力を高めて前記被バイアス
回路に電力を供給するバイアス立上げ手段と、 前記被バイアス回路に供給する電位が前記所定電位に達
したとき、所定電位変動の影響を抑制して前記被バイア
ス回路に所定電位を供給するバイアス安定化手段とを備
えてなることを特徴とするバイアス回路。 - 【請求項１７】バイアス供給許可信号に応じて所定電位
を被バイアス回路に出力して被バイアス回路に流れる電
流を検出するバイアス回路において、 前記バイアス供給許可信号がアクティブになってから所
定時間経過するまで、バイアス供給能力を高めて前記被
バイアス回路に電力を供給するバイアス立上げ手段と、 前記バイアス供給許可信号がアクティブになった期間、
所定電位変動の影響を抑制して前記被バイアス回路に所
定電位を供給するバイアス安定化手段とを備えてなるこ
とを特徴とするバイアス回路。 - 【請求項１８】バイアス供給許可信号に応じて所定電位
を被バイアス回路に出力して被バイアス回路に流れる電
流を検出するバイアス回路において、 前記被バイアス回路に供給する電位と所定の電位との差
信号を検出するバイアス電位検出手段と、 前記バイアス電位検出手段が検出した差信号に応じて出
力電圧を決定するバイアス安定化手段と、 前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、 前記バイアス電位検出手段が検出した差信号が所定値以
上あることを検出して前記バイアス出力手段の電力供給
能力を高めるバイアス立上げ手段とを備えてなることを
特徴とするバイアス回路。 - 【請求項１９】バイアス供給許可信号に応じて所定電位
を被バイアス回路に出力して被バイアス回路に流れる電
流を検出するバイアス回路において、 前記被バイアス回路に供給する電位と所定の電位との差
信号を検出するバイアス電位検出手段と、 前記バイアス電位検出手段が検出した差信号に応じて出
力電圧を決定するバイアス安定化手段と、 前記バイアス安定化手段の出力を電力増幅して前記被バ
イアス回路に出力するバイアス出力手段と、 前記バイアス供給許可信号がアクティブになってから所
定時間経過するまでの期間に起動信号を出力するタイマ
と、 前記タイマが起動信号を出力している期間に前記バイア
ス出力手段の電力供給能力を高めるバイアス立上げ手段
とを備えてなることを特徴とするバイアス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34161798A JP3789241B2 (ja) | 1998-12-01 | 1998-12-01 | バイアス回路及び半導体記憶装置 |
| US09/447,589 US6323724B1 (en) | 1998-12-01 | 1999-11-23 | Biasing circuit for quickly outputting stable bias output and semiconductor memory device using the same |
| KR1019990053728A KR100315320B1 (ko) | 1998-12-01 | 1999-11-30 | 안정된 바이어스 출력을 빠르게 출력하기 위한 바이어스회로 및 이를 이용한 반도체 기억 장치 |
| US09/968,003 US6509786B2 (en) | 1998-12-01 | 2001-10-02 | Biasing circuit for quickly outputting stable bias output and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34161798A JP3789241B2 (ja) | 1998-12-01 | 1998-12-01 | バイアス回路及び半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000173285A true JP2000173285A (ja) | 2000-06-23 |
| JP3789241B2 JP3789241B2 (ja) | 2006-06-21 |
Family
ID=18347478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34161798A Expired - Fee Related JP3789241B2 (ja) | 1998-12-01 | 1998-12-01 | バイアス回路及び半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6323724B1 (ja) |
| JP (1) | JP3789241B2 (ja) |
| KR (1) | KR100315320B1 (ja) |
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-
1998
- 1998-12-01 JP JP34161798A patent/JP3789241B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-23 US US09/447,589 patent/US6323724B1/en not_active Expired - Fee Related
- 1999-11-30 KR KR1019990053728A patent/KR100315320B1/ko not_active IP Right Cessation
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2001
- 2001-10-02 US US09/968,003 patent/US6509786B2/en not_active Expired - Lifetime
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| JP2015179557A (ja) * | 2015-04-08 | 2015-10-08 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| US6323724B1 (en) | 2001-11-27 |
| US20020027468A1 (en) | 2002-03-07 |
| KR20000047780A (ko) | 2000-07-25 |
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| JP3789241B2 (ja) | 2006-06-21 |
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| Date | Code | Title | Description |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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