JPH08501895A

JPH08501895A - 雑音を低減した高速メモリセンス増幅器

Info

Publication number: JPH08501895A
Application number: JP6508221A
Authority: JP
Inventors: パサック，サロイ; ローゼンデイル，グレン・エイ; ペイン，ジェームス・イー
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1992-09-21
Filing date: 1993-09-13
Publication date: 1996-02-27
Also published as: WO1994007243A1; US5272674A; DE69318720T2; DE69318720D1; EP0660963B1; EP0660963A4; EP0660963A1; KR950703784A; KR100317403B1

Abstract

(57)【要約】メモリを読出す第１のセンス増幅器（１９）の出力（２９）とラッチ（４９）との間にパストランジスタ（４７）を含む半導体メモリのための読出回路。パストランジスタは、雑音グリッチ発生条件が検知されるときはいつでもセンス増幅器出力のラッチへの伝送を阻止する。第１のセンス増幅器と同じ導電線（２１）を介してメモリセルアレイに接続された第２のセンス増幅器（３９）は、グリッチ発生条件を検出するためにより速い応答とより低い電流しきい値とを有する。パルス発生器（４３）は、第２のセンス増幅器の出力（４１）を受けかつ第２のセンス増幅器によるグリッチ発生条件の検出に続く予め定められた持続時間の制御信号パルスを与える。パルスは、パストランジスタの制御ゲート（４８）によって受けられ、パルスの持続時間にトランジスタをオフにする。

Description

【発明の詳細な説明】雑音を低減した高速メモリセンス増幅器技術分野この発明は、半導体メモリのためのデータ読出回路に関し、特定的には、メモリから検索されたデータを表わす出力信号の雑音を低減するように特に適合される読出回路のセンス増幅器および関連する回路要素に関する。背景技術図１に示される典型的な半導体メモリは、行および列に配列されたメモリセル１１のマトリックスを含む。各メモリセル１１は、１つの可変しきい値フローティングゲートデバイス、たとえばＥＰＲＯＭまたはＥＥＰＲＯＭデバイスなどでもよく、そのソースおよびドレイン端子が列ライン１３と接地との間に接続され、かつその制御ゲートが行ライン１５に接続される。行選択信号Ｘ１、Ｘ２などは、それぞれの行ライン１５に与えられて、メモリセル１１の制御ゲートに活性電圧レベルを与え、それによりメモリセル１１の選択された行を可能化する。パストランジスタ１７は、各列ライン１３の端部に接続される。列選択信号Ｙ１、Ｙ２などは、それぞれのパストランジスタ１７のゲートに与えられて、選択された列のパストランジスタ１７を可能化し、それにより選択された列ライン１３および関連するメモリセル１１を導電線２１を介してセンス増幅器１９に接続する。センス増幅器１９は典型的には、導電線２１の少量の電流ｉを検知し、かつセンス増幅器１９の電流検知回路部分２３の出力２５に検知された電流ｉの量に対応する電圧レベルを生じる第１の回路部分２３を含む。センス増幅器１９は典型的には、また、線２５の電圧レベルがしきい値電圧より下がるときはいつでも（すなわち、電流ｉがしきい値電流を超えるとき）出力線２９に第１の電圧レベルを生じ、かつ線２５の電圧レベルがしきい値電圧より上のときはいつでも（すなわち、電流ｉがしきい値電流より少ないとき）出力線２９に第２の電圧レベルを生じる、電流検知回路部分２３の出力２５に接続された第２の回路部分２７を含む。たとえは不平衡しきい値を有するＣＭＯＳインバータ（たとえば、非常に幅が広いｎチャネルトランジスタを有するインバータ）が、センス増幅器１９の増幅回路部分２７のために用いられ得る。出力を再反転するために、追加のインバータを含めることもできる。図１のメモリ回路の動作は、行および列選択信号Ｘ１、Ｘ２など、Ｙ１、Ｙ２などによる、検索されるべき情報の記憶されたビットへを含む特定の行および列位置の個別のメモリセル１１を連続的に選択することからなる。選択されないメモリセル１１は、非導通状態であり、かつ事実上列ライン１３と接地との間のキャパシタとして作用する。選択されるメモリセル１１は、そのメモリセル１１を含むＥＰＲＯＭまたはＥＥＰＲＯＭデバイスのフローティングゲートの前のプログラミングにより電荷が蓄積されたかどうかによって、導通状態または非導通状態のいずれかになる。フローティングゲートの電荷の蓄積または消去により、デバイスのしきい値電圧が変更され、それにより、対応する行選択信号Ｘ１、Ｘ２などによってバイアス電圧がデバイスの制御ゲートに与えられるときにデバイスがオンとなるかオフのままであるかが決定される。理想的には、センス増幅器１９に流れる導電線２１の電流ｉへの唯一の寄与は、選択されたメモリセル１１を介するセル電流ｉ_cellである。この状況は、図２ａの曲線３１によって表わされ、時間ｔ₀に選択されたメモリセルがオンとなり電流を導通し始めると、電流ｉが定常状態レベルｉ₀に上昇する。センス増幅器１９によって発生される結果として生じる出力線２９の出力電圧は、図２ａの曲線３２によって表わされる。時間ｔ₀の前に、セル電流がない（ｉ＝０）別の非導通メモリセルが検知されるとき、出力電圧は第１の電圧レベルＶ₁である。時間ｔ₀の後に、新たに選択されたメモリセルが導通し始めると、一旦導電線２１の電流ｉがしきい値電流レベルを超えると出力電圧が下がり始める。電流ｉがしきい値電流レベルより大きいままであれば、出力電圧は第２の電圧レベルＶ₂に達するまで下がり続ける。１つの選択されたメモリセルから別のものへの、たとえば非導通セルから別の非導通セルへの、導通セルから非導通セルへの、および１つの導通セルから別の導通セルへの、他の遷移が、センス増幅器によって与えられる結果として生じる出力電圧に及ぼす影響は、図２ａに示される場合と比較することによって容易に認められるであろう。さらに、第２の電圧レベルＶ₂が第１の電圧レベルＶ₁より高くなるように出力の極性が逆にされ得ることも認められるであろう。セル電流ｉ_CELLが導電線２１の電流ｉへの唯一の重要な寄与である理想的な状況は、しばしば当てはまらない。一般的には、列ライン１３に接続されるメモリセル１１の列からの大きいセル容量（３から４ｐＦ）がある。対照的に、構造の配線からの、すなわち導電線自体からの比較的小さい容量（０．２から０．３ｐＦ）がある。選択された列に変更があるときはいつでも、選択された列の端部のパストランジスタ１７がオンとなるとすぐに、列ライン１３を充電するために導電線２１およひ選択された列ライン１３を介して充電電流ｉ_CHARGEが流れる。この充電電流ｉ_CHARGEが存在するのは、配線からの小さい容量がセル容量の５−１０％だけであり、従ってそれだけで列ライン１３とそのメモリセル１１のすべてとを完全に充電することができないためである。センス増幅器１９は、選択されたメモリセル１１からのセル電流ｉ_cellに加えて、この瞬時充電電流ｉ_CHARGEを知り、こうして電圧出力に対応するグリッチを発生する。この状況は図２ｂおよび図２ｃに図示され、１つの列の先に選択されたメモリセルが非導通状態であり、かつ別の列の新たに選択されたメモリセルが選択されるときにそれぞれ非導通状態（図２ｂ）および導通状態（図２ｃ）である場合の電流ｉおよび電圧出力を示す。図２ｂでは、曲線３３によって表わされる充電電流ｉ_CHARGEは、導電線２１の電流ｉへの唯一の重要な寄与である。理想的には、曲線３４によって表わされるセンス増幅器１９からの電圧出力は、第１の電圧レベルＶ₁のままである。なぜなら先に選択されたおよび新たに選択されたメモリセルの両方が非導通状態（ｉ_CELL ＝０）であるようにプログラムされるからである。しかしながら、メモリセル選択が切換えられる時間ｔ₀のすぐ後に生じる大きい充電電流が、センス増幅器１９の電流しきい値を超え、センス増幅器出力を第２の電圧レベルＶ₂に変える。一旦充電電流が減少しかつ時間ｔ₁で電流しきい値レベルより下がると、センス増幅器出力電圧は第１の電圧レベルＶ₁に戻る。図２ｃでは、曲線３５によって表わされるセル電流ｉ_CELLおよび充電電流ｉ_CHARGEの両方が、センス増幅器１９によって検知される導電線２１の電流ｉに寄与する。すなわち、ｉ＝ｉ_CELL ＋ｉ_CHARGEである。理想的には、曲線３６によって表わされるセンス増幅器１９からの電圧出力は、図２ａの曲線３２と同じである。電圧は、レベルＶ₁からレベルＶ₂に変わり、少なくとも次のメモリセル選択までそこに留まる。しかしながら、時間ｔ₁に充電電流が０に減少すると、セル電流ｉ_CELLは、センス増幅器１９のしきい値電流にまだ達していないかもしれない。しきい値電流に達するまで、瞬時スパイク３７が電圧出力に発生される。充電電流によって生じる出力電圧のグリッチは、十分に大きく、それらは、出力がシステムの他の回路に送られるときに、実際にそうである雑音ではなくデータと容易に誤解されるかもしれない。さらに、いくつかの形式のセンス増幅器では、これらのグリッチからの雑音は、センス増幅器にフィードバックしてそれを発振させかねず、それによりシステムの雑音がさらに増大する。イワハシ他の米国特許第5,056,064号には、データを記憶するためのメモリセルの行および列を備えたメモリセルアレイと、メモリ回路の外部の回路から外部的に供給された行および列アドレス入力信号を受けるアドレス入力端子と、アドレス入力端子によって受けられたアドレス入力信号に応答して行ラインおよび列選択ラインを選択的に駆動する行および列アドレスバッファおよびデコーダと、列選択ラインからの信号をもとにしてメモリセルアレイのメモリセルがそれぞれ接続されているビット線を選択する列ゲート回路と、選択されたビット線のメモリセルに記憶されたデータを検出しかつアドレス入力信号に対応する選択された行ラインによって駆動されるセンス増幅器とを有する半導体メモリ集積回路が記載されている。メモリ回路はまた、センス増幅器と出力バッファ回路との間に接続され、センス増幅器から検出されたデータを受けかつ出力バッファ回路へのこのデータの転送を制御する転送制御回路を含む。転送制御回路の動作は、パルス信号発生器からの出力パルス信号によって制御される。パルス信号発生器は、アドレス入力端子からのアドレス入力信号の論理レベルの変化を検出し、かつアドレス入力信号の少なくとも１つに変化があるときにはいつでもパルス信号を出力する。転送制御回路は、パルス信号が発生されたときには、検出されたデータを出力バッファにすぐに転送するためにより速い応答時間を有し、かつパルス信号が存在しない間は電源電圧の変化に起因する誤った信号を出力するのを防ぐために信号の転送を遅らせるためのより遅い応答時間を有する。この発明の目的は、高速半導体メモリ集積回路のための、そのようなメモリ回路を用いる他のシステムに見られるメモリからのデータ信号出力の雑音を低減するためのデータ検索回路を提供することである。発明の開示この目的は、パストランジスタによって第１のセンス増幅器の出力から分離される出力ラッチと、メモリセルアレイにつながる第１のセンス増幅器と同じ導電線に結合されかつより小さいしきい値電流レベルに応答するより高速の第２のセンス増幅器と、第２のセンス増幅器とパストランジスタとの間に接続され、予め定められた持続時間の制御信号パルスを与え、第２のセンス増幅器がより小さいしきい値電流レベルを知るときはいつでもパストランジスタをオフにするパルス発生器とを含む読出回路で満たされる。新たなメモリセルの選択のすぐ後の期間に最もよく生じがちな雑音グリッチが、第１のセンス増幅器からラッチへ伝播することはない。なぜならこれらの時間期間にパストランジスタがオフにされるからである。図面の簡単な説明図１は、先行技術のデータ読出回路を備えた半導体メモリの概略回路図である。図２ａ−２ｃは、図１の回路のさまざまなメモリ読出動作のための電流ｉおよび出力電圧ｖ対時間のグラフである。図３は、半導体メモリで用いるためのこの発明のデータ読出回路のブロック図である。図４は、図３のデータ読出回路の詳細な概略回路図である。図５ａおよび図５ｂは、図２ｂおよび図２ｃのグラフに類似した、図３および図４の回路のメモリ読出動作のための電流ｉ、制御信号電圧および出力電圧ｖ対時間のグラフである。この発明を実施するためのベストモード図３を参照すると、高速半導体メモリ集積回路のためのこの発明のデータ読出回路は、導電線２１および第１の導電分岐線２１ａを介してメモリセルアレイに接続される第１のセンス増幅器１９を含む。メモリセルアレイは、図１に見られるアレイ構造のような、行および列ラインに接続されかつ行および列アドレス信号によって選択される個別の不揮発性メモリセルデバイスの行および列のマトリックスでもよく、またはそれは別の知られた型のメモリセルアレイでもよい。データ読出回路は、選択されたメモリセルによって与えられたもの以外の導電線２１の電流の存在に起因する雑音グリッチが、メモリ回路を用いるシステムのほかの回路に出力されることを防ぐ。第１のセンス増幅器１９は、第１の電流検知回路部分２３と、第２の電圧増幅回路部分２７とを含む。センス増幅器の電流検知部分２３は、第１の導電分岐線２１ａに接続される。電源電圧源Ｖ_ccから電流検知回路部分２３および第１の導電分岐２１ａならびに導電線２１を介して流れる電流は、電流検知回路部分２３が、電流量に関連する電圧を、電流検知回路２３を増幅部分２７に接続する線２５に出力することを引き起こす。センス増幅器１９の増幅部分２７は、出力線２９に出力電圧信号を与え、これは、増幅部分２７が電流検知回路部分２３から接続線２５で受ける電圧に関連し、したがって分岐線２１ａの電流量に関連する。特に、センス増幅器出力２９の電圧は、分岐線２１ａの電流がしきい値電流レベルを超えるときにはいつでも第１の電圧レベルであり、かつ分岐線２１ａの電流がしきい値電流レベルより低いときはいつでも第２の電圧レベルである。２つの電圧レベルは典型的には、ＣＭＯＳ回路についてはそれぞれ約０ボルトおよび５ボルトである。これまでのところ、この説明は、図１に見られるような先行技術のデータ読出回路のものと同じである。この発明のデータ読出回路はまた、第２の導電分岐線２１ｂを介してこれも、導電線２１およびメモリセルアレイに接続される第２のセンス増幅器３９を含む。第２のセンス増幅器３９は、本質的には第１のセンス増幅器１９と同じであるが、第２のセンス増幅器３９は、より高速で、かつ第１のセンス増幅器１９の応答と比較すると第２の分岐線２１ｂのより低い第２のしきい値電流レベルに応答する。特に、第２のセンス増幅器３９は、分岐線２１ｂの電流がこの第２のしきい値電流レベルを超えるときはいつでも第３の電圧レベルであり、かつ、分岐線２１ｂの電流がしきい値電流レベルより低いときはいつでも第４の電圧レベルであるような電圧をその出力４１に与える。典型的には、第２のセンス増幅器３９によって与えられる第３および第４の電圧レベルは、第１のセンス増幅器１９によって与えられる第１および第２の電圧レベルと同じであり、すなわち、ＣＭＯＳ回路については０ボルトおよび５ボルトであるが、これは本質的なものではない。第２のセンス増幅器３９は、フィードフォワードデバイスであり、これは、分岐線２１ｂの電流にすぐに応答し、かつ増幅器の出力線４１を介してパルス発生器４３にその電圧出力を与える。パルス発生器４３は、第４の電圧レベルから第３の電圧レベルへの遷移が第２のセンス増幅器３９の出力４１で生じるときはいつでも、発生器の出力４５に予め定められた持続時間の制御信号パルスを与える。パストランジスタ４７は、第１のセンス増幅器１９の出力２９と出力ラッチ４９の入力とに接続され、制御ゲート４８がパルス発生器４３の出力４５に接続されて制御信号パルスを受ける。パストランジスタ４７は、制御信号パルスに応答し、ラッチ入力ゲートまたはスイッチとして作用して、制御信号パルスの持続時間に第１のセンス増幅器１９から出力ラッチ４９への出力電圧の転送を防ぐが、パルスの終了後にはそのようなデータ転送を可能にする。ラッチ出力５１は、読出回路の出力を形成し、メモリを用いるデータシステムの他の回路にラッチされたデータを与える。図４を参照すると、より詳細な回路概略図がこの発明のデータ読出回路の好ましい実施例を示す。第１のセンス増幅器１９は、電流検知部分２３を含み、これは、ノード５４とノード５６との間に直列に接続されたｐチャネルトランジスタ５３および弱いｎチャネルトランジスタ５５から構成される。ノード５６は、第１の導電分岐線２１ａに接続され、これは導電線２１とデータを与えるメモリセルアレイとに繋がる。第１のセンス増幅器１９はまた、電圧増幅部分２７を含み、これは、ノード５４と接地との間にＣＭＯＳインバータとして接続されたｐチャネルトランジスタ５７およびｎチャネルトランジスタ５９から構成される。インバータへの入力は、ノード５６への接続線２５である。電圧増幅インバータへの出力は、電流検知回路部分の弱いｎチャネルトランジスタ５５のゲートに接続され、かつ１対の追加のインバータ６１および６３にも接続される。インバータ６３の出力は、電圧増幅回路部分２７の出力２９を形成し、かつパストランジスタ４７に接続される。同様に第２のセンス増幅器３９は、ノード６６とノード６８との間に接続された弱いｎチャネルトランジスタ６５から構成される電流検知部分と、ノード６６と接地との間にＣＭＯＳインバータとして接続されたｐチャネルおよびｎチャネルトランジスタ６７および６９から構成される電圧増幅器部分とを含む。電流検知回路部分の弱いｎチャネルトランジスタ６５のゲートは、電圧増幅インバータの出力に接続される。インバータの入力は、ノード６８に接続され、これは順に第２の導電分岐線２１ｂを介して導電線２１に接続される。ノード５４および６６は、ｐチャネルトランジスタ７１を介して電源電圧Ｖ_cc（典型的には約５Ｖ）に接続され、これは、電力を節約するために、不活性期間にセンス増幅器不能化信号「ＳＡＯＦＦ」によって止められ得る。２つのセンス増幅器１９および３９が異なる点は、第２のセンス増幅器３９が第１のセンス増幅器１９より高速で、かつより低いしきい値電流を有することである。これらの違いは、トランジスタチャネルの寸法、すなわち幅および長さに具体化される。典型的な幅／長さのチャネルの寸法は（マイクロメートルで）、両方のセンス増幅器の弱いｎチャネルトランジスタ５５および６５が６．５／３．０、両方のセンス増幅器のｐチャネルトランジスタ５７および６７が７．０／１．５、第１のセンス増幅器１９のｎチャネルトランジスタ５９が３０．０／１．５、第２のセンス増幅器３９のｎチャネルトランジスタ６９が３６．０／１．５、および第１のセンス増幅器１９のｐチャネルトランジスタ５３が１０．０／２．０である。トランジスタ５３は、その制御ゲートが基準電圧「ＶＲＥＦ」を受けるように接続され、これは典型的には約２ボルトである。センス増幅器不能化信号「ＳＡＯＦＦ」を受けるトランジスタ７１は、トランジスタ７１がオンのとき（ＳＡＯＦＦ＝０）に非常に高いコンダクタンスがあるために６０．０／１．０マイクロメートルのチャネル幅／長さの寸法である。第１のセンス増幅器１９の出力２９は、パストランジスタ４７を介してラッチ４９に結合される。ラッチ４９は、各々の出力が他方の入力に接続された１対のＣＭＯＳインバータ７３および７５からなってもよい。ラッチ出力５１は、データ読出回路の出力を形成する。ラッチ４９は、パストランジスタ４７によってゲートされ、これは、制御線４５でそのゲートに与えられる制御信号によって順にオンまたはオフにされる。制御線４５は、パルス発生器４３の出力であり、これは、出力線４１を介して第２のセンス増幅器３９の出力信号を受ける。パルス発生器４３は、パストランジスタ４７をすぐにオフにするための高速経路７７と、予め定められた持続時間の後でパストランジスタ４７を再びオンにしなおすためのより低速の経路７９、１０２および１０４とを含み、この接続時間は、より低速の経路７９、１０２および１０４に与えられる遅延の量に依存する。第１のｐチャネルトランジスタ８１、第２のｐチャネルトランジスタ８３、第１のｎチャネルトランジスタ８５、および第２のｎチャネルトランジスタ９１は、電源電圧Ｖ_ccと接地との間に直列に接続される。第３のｐチャネルトランジスタ８９、第３のｎチャネルトランジスタ８７、および第２のｎチャネルトランジスタ９１も、電源電圧Ｖ_ccと接地との間に接続される。第１のｐチャネルトランジスタ８１および第１のｎチャネルトランジスタ８５のゲートは、高速経路のための導電線７７に接続される。第２のｐチャネルトランジスタ８３および第３のｎチャネルトランジスタ８７のゲートは、低速経路のための導電線１０４に接続される。第３のｐチャネルトランジスタ８９および第２のｎチャネルトランジスタ９１のゲートは、ラッチ制御イネーブル信号「ＬＡＴＣＨ」を受けるように接続される。このラッチ制御イネーブル信号がハイのとき、パストランジスタ４７は、この発明に従って可能化されかつ不能化され得る。ラッチ制御イネーブル信号がローのとき、パストランジスタ４７は、常にオンである。なぜなら、制御線４５が、トランジスタ９１がオフであると接地から分離され、かつトランジスタ８９がオンであると電源電圧に結合されるからである。このことは、必要ならば、ユーザがこの発明のグリッチ伝播防止の特徴を不能化することを可能にする。この発明が可能化されると（ＬＡＴＣＨ＝ハイ）、高速経路７７の論理ハイ信号は、トランジスタ８５をオンにしかつトランジスタ８１をオフにして、ノード８４および制御線４５を接地に結合しかつパストランジスタ４７をオフにする。高速経路７７の信号がローになった後でさえ、制御線４５は低電圧のままであり、かつパストランジスタ４７はオフのままである。なぜならトランジスタ８３は初めはオフであり、電源電圧Ｖ_ccからノード８４を分離するからである。予め定められた持続時間の後で、論理ロー信号は、低速経路の導電線１０４に達し、トランジスタ８３をオンにしかつノード８４の制御線４５をプルアップする。これにより、パストランジスタ４７がオンにしなおされ、出力２９の検知されたデータがラッチ４９に結合されるのを可能にする。低速信号経路７９、１０２および１０４は、第１のｐチャネルトランジスタ９３、弱いｎチャネルトランジスタ９５、第２のｐチャネルトランジスタ９７、およびｎチャネルトランジスタ９９を含み、すべてが電源電圧Ｖ_ccと接地との間に直列に接続される。低速経路の導電線７９は、第２のｐチャネルトランジスタ９７およびｎチャネルトランジスタ９９のゲートに接続される。弱いｎチャネルトランジスタ９５のゲートは、電源電圧Ｖ_ccに接続され、かつ第１のｐチャネルトランジスタ９３のゲートは、基準電圧「ＶＲＥＦ」を受けるように接続され、これは典型的には約２ボルトである。ｐチャネルトランジスタ９７とｎチャネルトランジスタ９９との間のノード１００は、低速経路の導電線１０２を介して遅延バッファ１０１に接続され、これは順に出力信号を導電線１０４に与える。低速信号経路に与えられる遅延と、その間にパストランジスタ４７がオフにされる持続時間とは、主にトランジスタ９３、９５、９７および９９のチャネルの寸法に依存する。典型的な幅／長さの寸法は（マイクロメートルで）、第１のｐチャネルトランジスタ９３が３．０／２．５、弱いｎチャネルトランジスタ９５が６．５／３．０、第２のｐチャネルトランジスタ９７が３．０／１．０、ｎチャネルトランジスタ９９が１２．０／１．０である。図５ａおよび図５ｂを参照すると、図３および図４について説明した読出回路の動作は、出力５１の雑音グリッチの発生を実質的に低減する。図５ａでは、曲線１０７は、図２ｂについて上記で説明した同じ状況に従って図３および図４の導電線２１の電流を表わす。言い換えると、電流は充電電流からのものだけであり、セル電流は、最後のメモリセル選択の前および後の両方で０である。パストランジスタ制御線４５のパルス発生器４３の出力は、第２のセンス増幅器によって電流が検知されるときの立下がり端縁１０９と、充電電流が０にまたは少なくともしきい値よりも低く下がった後で終わる予め定められた持続時間の一定の低電圧値１１１と、予め定められた持続時間の終わりの立上がり端縁１１３とを備えた制御信号パルスを示す。曲線１０７によって表わされる充電電流の影響が制御信号パルスの時間内であるために、図３および図４のパストランジスタ４７がオフのとき、読出回路の出力５１は、図５ａの曲線１１５に見られるように、一定である。図５ｂでは、状況は、図２ｃについて説明した状況と比較できる。曲線１１７によって表わされる導電線２１の電流は、充電電流およびセル電流の両方からのものである。立下がり端縁１１９に見られるように、電流が検知されると、再び制御信号パルスが発生される。制御信号パルスは、予め定められた持続時間に一定の定電圧値１２１のままである。立上がり端縁１２３に見られるように、充電電流寄与が０に下がりかつ定電流状態に達した後、制御信号パルスが終わる。出力信号の立下がり端縁１２７に見られるように、読出回路の出力５１は、制御信号パルスの終了まで高電圧レベル１２５を知り、その後制御信号パルスが終わった後で低電圧レベルに下がる。こうして、この方策を取らなければ出力されたであろうグリッチは、制御信号パルスによって規定される時間期間にラッチに転送されない。

【手続補正書】特許法第１８４条の８【提出日】１９９４年３月２５日【補正内容】信号は、前記雑音グリッチ発生条件を示すときに前記パストランジスタをオフにするようなものである、請求項１に記載のデータ読出回路。３．前記伝送阻止手段を介して前記読出手段に結合され、最も新しく受けられた出力信号を記憶しかつ前記記憶された信号を出力として与えるラッチ手段をさらに含む、請求項１に記載のデータ読出回路。４．半導体メモリのメモリセルに記憶された情報のビットを検索する読出回路であって、少なくとも１つのメモリセルが結合された導電線に結合されかつ第１の電流レベルに応答して、前記導電線の電流が前記第１の電流レベルを超えるときはいつでも第１の電圧レベル出力を与え、かつ前記導電線の電流が前記第１の電流レベルより小さいときはいつでも第２の電圧レベル出力を与える第１のセンス増幅器手段と、前記第１のセンス増幅器の出力に結合された入力と読出回路の出力を形成する出力とを有し、前記第１のセンス増幅器の出力から最後に受けられた電圧レベルを保持する出力ラッチ手段と、前記導電線に接続されかつ第２の電流レベルに応答して、前記導電線の電流が前記第２の電流レベルを超えるときはいつでも第３の電圧レベル出力を与え、かつ前記導電線の電流が前記第２の電流レベルより小さいときはいつでも第４の電圧レベル出力を与える第２のセンス増幅器手段とを

───────────────────────────────────────────────────── フロントページの続き (72)発明者ローゼンデイル，グレン・エイアメリカ合衆国、95050 カリフォルニア州、サンタ・クララ、モンロー・ストリート、2250、アパートメント・ナンバー・ 268 (72)発明者ペイン，ジェームス・イーアメリカ合衆国、95005 カリフォルニア州、ボウルダー・クリーク、ブルック・レーン、125

Claims

【特許請求の範囲】１．半導体メモリのためのデータ読出回路であって、前記半導体メモリの選択されたメモリセルから記憶されたデータビットを読出しかつ出力信号を発生する手段を含み、前記読出手段は、第１のセンス増幅器を含み、前記第１のセンス増幅器は、前記メモリセルに結合されかつ前記第１のセンス増幅器に接続された導電線の電流に応答し、前記第１のセンス増幅器は、前記電流と第１のしきい値電流レベルとの関係に対応する電圧の出力信号を発生し、前記データ読出回路はさらにデータ読出動作の間に雑音グリッチ発生条件を検知しかつ前記条件を表わす制御信号を発生する手段を含み、前記検知手段は、前記導電線の前記電流に応答する第２のセンス増幅器を含み、前記導電線は、前記第２のセンス増幅器と前記第１のセンス増幅器とに接続され、前記第２のセンス増幅器は、前記電流と第２のしきい値電流レベルとの関係に対応する電圧の制御信号を発生し、前記第２のしきい値電流レベルは、前記第１のしきい値電流レベルより低く、前記データ読出回路はさらに前記雑音グリッチ発生条件が示されるときにはいつでも前記読出手段からの前記出力信号の伝送を一時的に阻止する前記制御信号に応答する手段を含む、データ読出回路。２．前記伝送阻止手段は、制御ゲートが前記制御信号を受けるように接続されたパストランジスタを含み、前記制御信号は、前記雑音グリッチ発生条件を示すときに前記パストランジスタをオフにするようなものである、請求項１に記載のデータ読出回路。３．前記伝送阻止手段を介して前記読出手段に結合され、最も新しく受けられた出力信号を記憶しかつ前記記憶された信号を出力として与えるラッチ手段をさらに含む、請求項１に記載のデータ読出回路。４．半導体メモリのメモリセルに記憶された情報のビットを検索する読出回路であって、少なくとも１つのメモリセルが結合された導電線に結合されかつ第１の電流レベルに応答して、前記導電線の電流が前記第１の電流レベルを超えるときはいつでも第１の電圧レベル出力を与え、かつ前記導電線の電流が前記第１の電流レベルより小さいときはいつでも第２の電圧レベル出力を与える第１のセンス増幅器手段と、前記第１のセンス増幅器の出力に結合可能な入力と読出回路の出力を形成する出力とを有し、前記第１のセンス増幅器の出力から最後に受けられた電圧レベルを保持する出力ラッチ手段と、前記導電線に接続されかつ第２の電流レベルに応答して、前記導電線の電流が前記第２の電流レベルを超えるときはいつでも第３の電圧レベル出力を与え、かつ前記導電線の電流が前記第２の電流レベルより小さいときはいつでも第４の電圧レベル出力を与える第２のセンス増幅器手段とを含み、前記第２の電流レベルは、前記第１の電流レベルより低く、前記読出回路はさらに前記第２のセンス増幅器手段の出力に接続され、前記第４の電圧レベルから前記第３の電圧レベルへの遷移が前記第２のセンス増幅器手段の出力に生じるときはいつでも予め定められた持続時間の制御信号パルスを与える制御信号発生手段と、前記第１のセンス増幅器手段の出力と前記出力ラッチ手段の入力との間に接続されかつ制御入力が前記制御信号発生手段に接続されたスイッチング手段とを含み、前記スイッチング手段は、前記制御信号パルスが前記制御信号発生手段によって与えられるときはいつでも前記第１のセンス増幅器手段から前記出力ラッチ手段への電圧レベル出力の転送を防ぐが、他のときはいつでも前記スイッチング手段を介する前記出力ラッチ手段への電圧レベル出力の通過を可能にする、読出回路。５．前記第１および第２のセンス増幅器手段の各々は、電流検知部分および電圧増幅部分を含む、請求項４に記載の読出回路。６．前記第３の電圧レベルは、前記第１の電圧レベルと同じであり、かつ前記第４の電圧レベルは、前記第２の電圧レベルと同じである、請求項４に記載の読出回路。７．前記スイッチング手段は、ＭＯＳパストランジスタを含み、前記制御入力は、前記パストランジスタのゲートである、請求項４に記載の読出回路。８．前記制御信号発生手段は、前記第２のセンス増幅器出力に接続されて前記制御信号パルスを開始する高速経路と、前記制御信号パルスの終了をトリガするために遅延回路を有する低速経路とを含み、前記制御信号パルスの前記予め定められた持続時間は、前記低速経路の前記遅延回路による時間遅延に対応する、請求項４に記載の読出回路。