KR100206702B1 - 비트라인 프리차아지 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 비트라인 프리차아지회로에 관한 것으로, 본 발명의 목적은 전원전압의 변동에 따라 비트라인쌍으로 그에 상응하는 전류를 제공할 수 있는 비트라인 프리차아지회로를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 비트라인쌍들과, 상기 비트라인쌍들사이에 각기 접속된 메모리 쎌들을 구비하는 스태틱 램의 비트라인 프리차아지회로는 전원전압의 변동에 따라 그에 대응되는 기준전압들을 제공하는 전원감지회로부와; 프리차아지제어신호에 응답하여 제공되어진 신호를 상기 기준전압들의 레벨변화에 응답하여 소정레벨 강하시킨 내부프리차아지제어신호를 출력하는 프리차아지제어부와; 상기 내부프리차아지제어신호에 응답하여 상기 대응되는 비트라인쌍으로 턴온되는 정도에 상응하는 전류를 제공하는 프리차아지 트랜지스터들을 구비함을 특징으로 한다.

Description

비트라인 프리차아지 회로
본 발명은 반도체 메모리 장치의 비트라인 프리차아이지 회로에 관한 것으로, 특히 인가된 전원전압의 변화에 따라 가변적인 전류원을 가지는 반도체 메모리 장치의 비트라인 프리차아지 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 하나의 컬럼을 구성하는 한쌍의 비트라인을 동작 사이클내의 특정기간동안 특정 전압수준으로 프리차아지시켜 주는 비트라인 프리차아지회로를 사용하고 있는데, 이는 동작중 메모리 쎌이 선택된 상태에서 비트라인의 전압이 메모리 쎌내에 저장된 데이타를 소멸시킬 정도로 강하되는 것을 방지하기 위함이라는 사실은 주지의 사실이다.
도 1은 종래기술의 일실시예에 따라 구성된 비트라인 프리차아지 회로도이고, 도 2는 도 1에 도시된 회로의 타이밍도이다.
도 1을 참조하여 구성을 살펴보면, 데이타를 저장 또는 소거 가능한 메모리 쎌(105)은 비트라인쌍 BL/사이에 접속되는데, 이러한 비트라인쌍 BL/에는 각기 트랜지스터쌍(101,102; 103,104)이 접속된다. 상기 트랜지스터쌍(101,102; 103,104)은 피모오스 트랜지스터들이며, 이들중 트랜지스터(101)과 (102)의 게이트에는 접지전압을 공급하여 항상 턴온시키고, 나머지 트랜지스터(102)와 (103)의 게이트에는 프리차아지신호 PBLM1의 반전된 신호를 입력으로 하여 이 신호가 인에이블될때에만 턴온되게 하였다.
도 1 및 도 2를 참조하여 동작을 살펴보면, 외부 어드레스 XADD 혹은 기입(Write) 인에이블신호가 천이할때 마다 내부에서는 비트라인을 프리차아지 시키기 위한 신호 PBLM1가 펄스로 발생하게 되고, 이는 인버어터(101)에 의해 반전되어 피모오스 트랜지스터들(102,103)의 게이트단에 입력되게 된다.
따라서, 상기 펄스신호 PBLM1가 하이레벨 즉, 반전된 신호가 로우레벨일 경우에는 상기 피모오스 트랜지스터들(102,103)은 턴온되어 한쌍의 비트라인 BL/에 각각 전류를 공급하는 정전류원의 역할을 하게 된다. 이때, 외부 어드레스 입력 XADD이나 기입 인에이블신호의 천이에 따라 칩 내부의 펄스신호가 자동으로 발생하게 되는 것은 어드레스 천이 감지기(ATD)의 기술을 통하여 실현될 수 있다. 하지만, 도 1의 종래의 프리차아지회로는 피모오스 트랜지스터(102, 103)의 전류원만으로는 특정 펄스기간 이외의 기간에서 전류를 비트라인쌍 BL/에 공급할 수가 없어 이 기간에는 비트라인의 전위가 결정되지 않은 플로팅(Floating)상태가 된다.
따라서, 이는 상기 컬럼을 구성하는 메모리 쎌(105)의 누설전류등에 의해 비트라인쌍 BL/의 전압이 아주 긴 사이클 시간(특정 펄스 이외의 구간)내에서는 강하될 소지가 있다. 따라서, 항상 턴온되는 피모오스 트랜지스터들(101,104)을 상기 피모오스 트랜지스터들(102,103)에 부가한 전류원으로 사용하여 상기 문제를 보완할 수 있다. 그러나, 여기서 다시 2차적인 문제가 발생하는 데, 그것은 상기 종래의 비트라인 프리차아지 회로는 항상 전류를 공급하는 전류원(101,104)이 부가되어 전체회로의 레이아웃 면적이 증가하였고, 기입과 독출 동작의 구분없이 동일한 전류를 항시 비트라인쌍 BL/에 공급함으로써 독출시에는 비트라인쌍 BL/이 불필요하게 많이 떨어져 있어 다음 사이클에서 비트라인을 프리차아지 하는데 많은 피크전류를 요구하며, 기입시에는 필요이상의 전류가 소모되는 단점이 있다.
도 3은 종래기술의 다른 실시예에 따라 구성된 프리차아지 회로도이고, 도 4는 도 3에 도시된 회로의 타이밍도이다.
도 3을 참조하여 구성을 살펴보면, 비트라인쌍 BL/에 전류를 공급하는 피모오스 트랜지스터들(307,308)과, 이 트랜지스터들(307,308)의 게이트를 통해 상기 비트라인쌍 BL/의 전압레벨을 제어하는 제어부(306)로 구성된다. 상기 제어부(306)는 상기 트랜지스터들(307,308)의 게이트에 인가되는 신호의 하이레벨의 전압을 전원전압이 아닌 VCC-α가 되게 함으로써 상기 피모오스 트랜지스터들(307,308)을 약하게 턴-온시켜 공급하는 전류량을 특정 사이클동안 임의의 수준으로 조절할 수 있다. 이 제어부(306)은 트랜지스터들(301),(305)로 이루어 지며, 이들의 제어는 상기 신호 PBLM1과 신호에 의해 이루어진다.
도 4를 참조하여 동작을 살펴보면, 상기 신호는 하이레벨의 전압이 전원전압이 아니라 독출 동작시에는 Vr, 기입 동작시에는 VCC와 Vr사이의 전압 Vw로 되어 있다.
따라서, 상기 도 1에 도시된 회로의 문제점인 항상 전류를 공급하는 전류원(101,104)의 필요성이 소멸되어 부가되는 레이아웃 면적의 증가가 발생치 않으며, 둘째로 독출동작시에는 신호가 로우 펄스 형성이후 전원전압 VCC이 아닌 Vr로 복귀함에 따라 피모오스 트랜지스터(307,308)에 인가되는 게이트전압이 VCC-α 즉 Vr이 되고, 이로 인해 약하게 턴-온되어 비트라인쌍 BL/으로 일정량의 전류를 공급함에 따라 독출동작시 비트라인쌍 BL/의 지나친 벌어짐을 방지할 수 있게 되었고, 기입 동작시에는 신호가 Vw 즉 VCC와 Vr사이의 전압 상태를 유지하여 비트라인의 플로팅 전위상태를 피할 수 있는 최소 전류만을 공급함으로써 과도한 동작전류 소모도 방지할 수 있다. 이는 도 1에 도시된 반전수단 즉 인버어터(101)를 도 3의 회로에서는 제어부(306)의 형태로 변경함으로써 가능하여졌다. 즉 상기 신호 PBLM1의 반전신호인 신호는 피모오스 트랜지스터(302)에 의해 하이레벨이 VCC-Vtp(Vtp는 피모오스 트랜지스터의 문턱전압)만큼 강하되게 되고, 다시 풀다운 트랜지스터인 엔모오스 트랜지스터(304,305)에 의해 좀 더 강하되게 된다. 이때, 기입동작시에는 로우레벨인 신호가 엔모오스 트랜지스터(305)의 게이트단에 인가됨으로써 기입동작시에는 상기 엔모오스 트랜지스터(305)를 통한 신호의 전압강하가 발생하지 않아 기입동작시에는 독출동작시와 다른 하이레벨의 전압을 가지는 신호(Vr)를 발생시킬 수 있다. 하지만 도 3의 회로는 전원전압이 3Vtp 이하의 저전압에서는 상기 신호의 조절이 실제로 어려워 진다.
이는 Vtp만큼 강하된 신호를 다시 엔모오스 트랜지스터(304)로 항시 강하시키면 거의 1Vtp정도로 하이레벨이 강하되어 피모오스 트랜지스터들(301)과 (302)의 전류를 입력되는 신호 PBLM1의 사이클에 따라 조정하기 힘들기 때문이다. 특히, 독출동작동안 피모오스 트랜지스터(301)과 (302)가 항시 턴-온되어 있으면, 비트라인쌍 BL/의 디벨롭(Develop, 비트라인쌍간의 전압차)이 거의 발생하지 않음으로써 정상적인 독출동작 수행을 불가능하게 한다.
따라서, 본 발명의 목적은 전원전압의 변동에 따라 비트라인쌍으로 그에 상응하는 전류를 제공할 수 있는 비트라인 프리차아지회로를 제공함에 있다.
본 발명의 다른 목적은 전류소모를 줄이면서도 전반적인 동작수행을 원할하게 수행할 수 있는 비트라인 프리차아지회로를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따라 구성된 비트라인 프리차아지회로도.
도 2는 도 1에 도시된 비트라인 프리차아지회로의 타이밍도.
도 3은 종래 기술의 다른 실시예에 따라 구성된 비트라인 프리차아지회로도.
도 4는 도 3에 도시된 비트라인 프리차아지회로의 타이밍도.
도 5a-5c는 전원전압에 따른 리드동작시의 비트라인쌍의 전압차를 나타낸 그래프.
도 6은 본 발명의 실시예에 따라 구성된 비트라인 프리차아지회로도.
도 7은 도 6에 도시된 전압감지회로부의 구체회로도.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 5a∼도 5c는 전원전압의 변화에 따라 독출동작시의 비트라인쌍의 전압차를 나타낸 파형도이다.
도 5a의 점선과 같이 전원전압 VCC의 감소에 따른 ΔVBL(비트라인의 전압레벨의 변화값)의 경향을 실선과 같이 개선할 경우 전원전압 VCC의 감소에도 불구하고 ΔVBL의 큰 변화를 보이지 않아 전술한 종래의 문제점을 개선할 수 있게 된다. 따라서, 이를 구현하기 위해서는 독출동작시 신호의 하이레벨의 전압을 도 5B의 실선과 같이 VCC에 따라 단계적으로 변화하도록 개선시켜야 한다. 이때 점선은 도 3에 도시된 프리차아지회로의 경우에 대한 특성이다. 즉, 전원전압 VCC와 신호의 하이레벨 전압간의 전압차를 전원전압 VCC가 낮아질수록 단계적으로 감소시킬 필요가 있다.
따라서, 독출동작시 상기 피모오스 트랜지스터들(307)과 (308)의 턴온되는 정도에 따라 비트라인쌍으로 공급되는 전류공급량이 전원전압 VCC의 변화에 따라 감소함으로써 전원전압 VCC가 3Vtp이하의 낮은 전압이라 할지라도 오동작을 막을 수 있다.
도 6은 본 발명의 실시예에 따라 구성된 프리차아지회로의 회로도이다.
도 6을 참조하여 구성을 살펴보면, 상기 비트라인쌍 BL/으로 일정한 전류를 각 동작에 따라 공급하는 것을 제어하는 신호는 상기 비트라인쌍 BL/의 각 비트라인에 각기 접속된 피모오스 트랜지스터들(614)와 (615)의 게이트에 인가되는 신호이다. 상기 신호를 제공하는 프리차아지제어부(609)는 상기 신호 PBLM1와 신호및 신호 SREF1과 SREF2에 응답하는 트랜지스터들(601)∼(608)로 구성된다. 이러한 프리차아지제어부(608)는 도면에서 알 수 있는 바와 같이 트랜지스터(605)와 (607)은 상기 신호 SREF1과 SREF2에 의해 제어를 받는다. 이 신호 SREF1과 SREF2를 제공하는 전원감지회로부(613)는 기준전압 발생기(610)와 제1 및 제2비교기(611,612)로 구성된다. 이 전원감지회로부(613)은 후술되는 도 7에서 상세히 살펴볼 것이다.
본 발명에서는 풀다운 트랜지스터들(605,607)의 게이트단이 각기 전원감지회로부(613)의 출력신호인 신호 SREF1과 SREF2에 의해 전원전압 VCC의 변동에 따라 온/오프가 결정되게 되어 있다. 따라서, 도 5C에서와 같이 특정 전원전압 VCC 즉 3Vtp이하에서는 신호 SREF2가 로우레벨, 2Vtp이하에서는 신호 SREF1도 로우레벨이 된다. 이로인해, 전원전압 VCC가 3Vtp이상인 구간에서는 상기 풀다운 트랜지스터들(605)과 (607)가 모두 턴온되고, 2Vtp와 3Vtp사이에서는 풀다운 트랜지스터(605)만이 턴온되고, 2Vtp이하일 경우에는 상기 풀다운 트랜지스터들(605)과 (607)이 모두 턴오프되게 된다. 따라서, 도 5B의 실선과 같은의 하이레벨을 얻을 수 있게 되고, 도 5a와 같은 ΔVBL의 특성을 얻어 본 발명의 목적을 달성할 수 있게 되었다. 이때, 상기 3Vtp 및 2Vtp 이상 혹은 이하의 전압는 특정 전원전압 VCC라는 실시예를 들어 설명한 것이며, 이러한 것은 본 발명의 요지를 변경하지 않는 범위내에서 변형이 가능하다.
한편, 상기 전원감지회로부(613)의 구체회로가 도시된 도 7을 살펴보면, 전원전압 VCC의 변화에 대해 무관하게 일정한 전압 VR1과 VR2를 출력하는 기준전압발생기(610)는 각각의 발생기(610A)와 (610B)의 내부 저항비의 차에 의해 임의의 정전압을 출력시킬 수 있다. 이러한 정전압 VR1과 VR2는 각기 기준전압 VREF와 비교되어 신호 SREF1, SREF2로 출력되어 진다. 이러한 비교동작을 수행하는 제1 및 제2비교기(611,612)는 각기 차동증폭기로 구성하였다. 이 차동증폭기는 트랜지스터들(709)∼(713)로 구성되었으며, 출력단자에 인버어터(714)를 더 구비한다.
한편, 상기 기준전압 VREF는 전원전압과 출력단자 N1사이에 채널이 직렬로 접속된 피모오스 트랜지스터들(701,702)과 상기 출력단자 N1과 접지전압사이에 채널이 직렬로 접속된 피모오스 트랜지스터들(703,704)에 의해 결정되는 전압이다. 그리고 상기 기준전압발생기(610A)는 상기 전압 VR1을 제공하는 노드 N1과 전원전압사이에 접속된 저항(705)와, 상기 노드 N1과 접지전원사이에 직렬로 접속된 저항(706) 및 엔모오스 트랜지스터(707)와, 상기 노드 N1과 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 트랜지스터(707)의 게이트가 접속된 노드 N3에 접속되는 피모오스 트랜지스터(708)로 구성된다. 또한, 상기 기준전압발생기(610B)도 동일한 구성에 의해 결정되는데 단지 저항값을 달리하여 상기 전압 VR1과는 다소 전압차를 가지는 전압 VR2를 제공한다. 본 발명에서는 상기 두 트랜지스터(605,607)를 통하여 상기 신호의 레벨을 제어하였지만, 상기 신호들 SREF1, SREF2을 제공하는 전원감지회로부(613)의 출력신호를 증가 혹은 감소시켜 좀 더 정밀한 제어를 수행할 수도 있다.
상기한 바와 같이 본 발명은 전원전압의 변동에 따라 비트라인쌍으로 그에 상응하는 전류를 제공할 수 있는 이점을 가진다. 또한, 본 발명은 전류소모를 줄이면서도 전반적인 동작수행을 원할하게 수행할 수 있는 이점을 가진다.

Claims (9)

  1. 다수개의 비트라인쌍들과, 상기 비트라인쌍들사이에 각기 접속된 메모리 쎌들을 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서:
    전원전압의 변동에 따라 그에 대응되는 기준전압들을 제공하는 전원감지회로부와;
    프리차아지제어신호에 응답하여 제공되어진 신호를 상기 기준전압들의 레벨변화에 응답하여 소정레벨 강하시킨 내부프리차아지제어신호를 제1라인에 출력하는 프리차아지제어부와;
    상기 내부프리차아지제어신호에 응답하여 상기 대응되는 비트라인쌍으로 턴온되는 정도에 상응하는 전류를 제공하는 프리차아지 트랜지스터들을 구비함을 특징으로 하는 비트라인 프리차아지회로.
  2. 제1항에 있어서, 상기 전원감지회로부는
    전원전압의 변화에 대해 무관하게 내부저항비의 차에 의해 일정한 정전압들을 출력하는 기준전압발생기와, 상기 정전압들과 전원전압의 변화에 따라 제공되는 비교전압을 각기 비교하여 증폭된 레벨의 상기 기준전압들을 출력하는 차동증폭기를 포함하는 것을 특징으로 하는 비트라인 프리차아지회로.
  3. 제2항에 있어서, 상기 기준전압발생기는
    상기 정전압들을 제공하는 제1 및 제2기준전압발생기로 구성되며, 이 제1 및 제2기준전압발생기는 각기 상기 정전압들을 제공하는 제1노드와 전원전압사이에 접속된 제1저항과, 상기 제1노드와 접지전원사이에 직렬로 접속된 제2저항 및 엔모오스 트랜지스터와, 상기 제1노드와 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 엔모오스 트랜지스터의 게이트가 접속된 제2노드에 접속되는 피모오스 트랜지스터로 구성됨을 특징으로 하는 비트라인 프리차아지회로.
  4. 제1항에 있어서, 상기 프리차아지제어부의 제어신호는 상기 기준전압들뿐만아니라 기입인에이블신호를 더 구비함을 특징으로 하는 프리차아지회로.
  5. 제4항에 있어서, 상기 프리차아지제어부는
    상기 프피차아지제어신호에 응답하여 상기 제1라인에 반전된 신호를 제공하는 인버어터와, 상기 반전된 신호를 상기 정전압들에 각기 응답하여 소정레벨 강하시킨 내부프리차아지제어신호를 상기 제1라인에 제공하는 풀다운트랜지스터그룹과, 상기 기입인에이블신호에 응답하여 상기 제1라인에 유기되는 신호를 기입동작시 소정레벨 강하시키는 트랜지스터로 구성됨을 특징으로 하는 비트라인 프리차아지회로.
  6. 제5항에 있어서, 상기 풀다운트랜지스터그룹과 상기 트랜지스터는 엔모오스 트랜지스터들임을 특징으로 하는 비트라인 프리차아지회로.
  7. 제1항에 있어서, 상기 프리차아지 트랜지스터들은 상기 제1라인과 상기 비트라인쌍사이에 각기 채널이 직렬로 접속되고 게이트를 통해 상기 내부프리차아지제어신호가 인가되는 피모오스 트랜지스터들임을 특징으로 하는 비트라인 프리차아지회로.
  8. 다수개의 비트라인쌍들과, 상기 비트라인쌍들사이에 각기 접속된 메모리 쎌들을 구비하는 스태틱 램의 비트라인 프리차아지회로에 있어서:
    전원전압의 변화에 대해 무관하게 내부저항비의 차에 의해 일정한 정전압들을 출력하는 기준전압발생기와, 상기 정전압들과 전원전압의 변화에 따라 제공되는 비교전압을 각기 비교하여 증폭된 레벨의 기준전압들을 출력하는 차동증폭기로 구성된 전원감지회로부와;
    프리차아지제어신호에 응답하여 제공되어진 신호를 상기 기준전압들과 기입인에이블신호의 레벨변화에 응답하여 소정레벨 강하시킨 내부프리차아지제어신호를 제1라인에 출력하는 프리차아지제어부와;
    상기 내부프리차아지제어신호에 응답하여 상기 대응되는 비트라인쌍으로 턴온되는 정도에 상응하는 전류를 제공하는 프리차아지 트랜지스터들을 구비함을 특징으로 하는 비트라인 프리차아지회로.
  9. 제8항에 있어서, 상기 프리차아지 트랜지스터들은 상기 제1라인과 상기 비트라인쌍사이에 각기 채널이 직렬로 접속되고 게이트를 통해 상기 내부프리차아지제어신호가 인가되는 피모오스 트랜지스터들임을 특징으로 하는 비트라인 프리차아지회로.
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KR100816725B1 (ko) * 2006-09-28 2008-03-27 주식회사 하이닉스반도체 내부전압 발생기 및 그 구동 방법

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