JP2005257527A - 半導体装置 - Google Patents

Abstract

【課題】 マイクロコンピュータチップを構成する素子に対してストレスを付加する試験を簡単に実施することができる半導体装置を提供する。
【解決手段】 同一の集積回路基板上に搭載されるマイコンチップ２に供給する動作用電源を生成する電源ＩＣチップ３に、動作用電源電圧ＶＤＤを昇圧する過電圧印加回路４を備え、マイコンチップ２を構成する素子に過電圧ストレスを与えて試験を行う。
【選択図】 図１

Description

本発明は、マイクロコンピュータチップと、このマイクロコンピュータチップに動作用電源を供給する電源回路チップとを同一の集積回路基板上に搭載した半導体装置に関する。

ストレス付加試験の一種であるバーンインテストは、マイクロコンピュータのような半導体装置を製造した場合、出荷前に、通常の使用状態よりも高温となる環境下において、回路に通常よりも高い電源電圧を印加した状態で所定時間動作を行なわせ、その過程によって故障が発生した製品を除去することで（スクリーニング）、初期故障率を減少させることを目的とするものである。

例えば、特許文献１には、半導体装置としてのチップがウエハ上に形成された状態で各チップ毎にプロービング（針合わせ）を行い、高電圧を印加してバーンインテストを行う方式が開示されている。斯様な方式では、チップ上の微小な電極にプロービングする必要があるため操作性が悪く、ウエハプローバやその他の治具等に精度が要求されることから設備費が非常に高い。また、プロービングは、所定の本数以上になるとプローブの圧力が確保できなくなるため、一度に処理できるチップの数は限定されてしまう。そして、バーンインテストにはある程度の時間が必要であるから、総じて、その実施コストは非常に高いものとなっていた。
特開平９−１７８３２号公報

本発明は上記事情に鑑みてなされたものであり、その目的は、マイクロコンピュータチップを構成する素子に対してストレスを付加する試験を簡単に実施することができる半導体装置を提供することにある。

請求項１記載の半導体装置によれば、同一の集積回路基板上に搭載されるマイクロコンピュータチップに供給する動作用電源を生成する電源回路に、前記マイクロコンピュータチップを構成する素子にストレスを付加した状態で機能テストを行うためのテスト用回路を備える。斯様に構成すれば、従来とは異なり、ベアチップ１つずつにプロービングして試験を行う必要がなくなるので、マイクロコンピュータチップのストレス付加試験をベアチップで容易に行うことができるようになる。従って、ストレス付加試験に要するコストを大きく抑制することができる。

請求項２記載の半導体装置によれば、テスト用回路として動作用電源電圧を昇圧する過電圧印加回路を備えるので、マイクロコンピュータチップを構成する素子に過電圧ストレスを与えて試験を行うことができる。

請求項３記載の半導体装置によれば、テスト用回路としてスタンバイリーク判定を行うための判定回路を備えるので、マイクロコンピュータチップを構成する素子にストレスを与えた結果、各素子の機能が正常であるか否かを、スタンバイリーク判定を行って確認することができる。

請求項４記載の半導体装置によれば、テスト用回路として、静止状態電源電流を測定するための測定回路を備えるので、マイクロコンピュータチップを構成する素子にストレスを与えた結果、各素子の機能が正常であるか否かを、静止状態電源電流量を測定して確認することができる。

（第１実施例）
以下、本発明を、車両用のＥＣＵ（Electronic Control Unit）であるベアチップ実装ＥＣＵに適用した場合の第１実施例について図１及び図２を参照して説明する。図２は、ＥＣＵの全体構成を示すものである。ＥＣＵ（半導体装置）１は、ＥＣＵの主要な演算処理を行なうマイクロコンピュータ（マイコン）チップ２と、そのマイコンチップ２に電源ＶＤＤを供給する電源ＩＣチップ（電源回路チップ）３、及び特に図示していない入出力その他の処理を行なうチップ部品や印刷部品などにより構成されている。

電源ＩＣチップ３は、外部より供給される電源ＶＣＣよりマイコンチップ２に供給するための電源ＶＤＤ（例えば、５Ｖ）を生成して出力するようになっている。また、電源ＩＣチップ３は、外部より与えられる制御信号に応じてマイコンチップ１にスタンバイ信号ＳＴＢＹを出力する。マイコンチップ１は、スタンバイ信号が与えられると回路動作を停止するように構成されている。

図１は、電源ＩＣチップ３に内蔵されている過電圧印加回路（テスト用回路）４の構成を示すものである。基準電圧発生部５は、電源ＶＣＣを受けて基準電圧を生成出力するもので、その出力端子は抵抗６及び７の直列回路を介してグランドに接続されている。また、抵抗６及び７の共通接続点は、オペアンプ８の非反転入力端子に接続されている。抵抗６には、ＰチャネルＭＯＳＦＥＴ９が並列に接続されており、そのＦＥＴ９のゲートは、制御ロジック部１０を介して制御信号の入力端子に接続されている。

ＰＮＰトランジスタ１１のエミッタは電源ＶＣＣに接続されていると共に、抵抗１２を介してベースに接続されており、コレクタは、抵抗１３及び１４並びにＮチャネルＭＯＳＦＥＴ２８の直列回路を介してグランドに接続されている。また、トランジスタ１１のベースは、ＮＰＮトランジスタ１５のコレクタに接続されている。
抵抗１３及び１４の共通接続点は、オペアンプ８の反転入力端子に接続されており、オペアンプ８の出力端子はトランジスタ１５のベースに接続されている。そして、トランジスタ１５のエミッタはグランドに接続されている。そして、トランジスタ１１のコレクタが、マイコンチップ２に対する電源ＶＤＤの出力端子VDDOUTとなっている。

次に、本実施例の作用について説明する。マイコンチップ２を通常モードで動作させる場合には、制御信号をロウレベル（インアクティブ）に設定する。この時、制御ロジック部１０はＦＥＴ９をＯＦＦにするので、オペアンプ８の非反転入力端子には、抵抗６及び７による分圧電位が与えられる。また、ＦＥＴ２８は、後述する第２実施例において使用されるものであり、本実施例において過電圧印加回路４を動作させる場合はＯＮに設定される（故に、過電圧印加回路４のみを動作させる場合はＦＥＴ２８を削除しても良い）。従って、オペアンプ８は、前記分圧電位と反転入力端子における分圧電位との差に応じた信号を出力することで、トランジスタ１５をＯＮ状態に維持している。

そして、トランジスタ１５はベース電流に応じたコレクタ電流を流すので、トランジスタ１１を介して電源ＶＣＣよりコレクタ側に供給される電流は、トランジスタ１５のコレクタ電流で規定される。以上の状態におけるトランジスタ１１のコレクタ電位が、５Ｖに定まるように調整されている。

ここで、ＥＣＵ１についてバーンインテストを行う場合には、マイコンチップ１に通常よりも高い電源電圧を印加した状態で高温槽中における高温雰囲気下（例えば、１２５℃）に晒し、例えば２０時間程度連続で動作を行なうようにする。その場合に応じて制御信号をハイレベル（アクティブ）に設定すると、制御ロジック部１０はＦＥＴ９のゲートをロウレベルにしてＦＥＴ９をＯＮにするので、抵抗６は短絡され、オペアンプ８の非反転入力端子には基準電圧発生回路５が出力する基準電圧がそのまま印加されることになる。

すると、非反転入力端子と反転入力端子との電位差が大きくなるのでオペアンプ８の出力信号レベルは上昇し、トランジスタ１１はより多くの電流を流す。その結果、トランジスタ１１のコレクタ電位は、６〜７Ｖに上昇するように設定されている。そして、マイコンチップ１に対して、６〜７Ｖの過電圧を印加した状態でバーンインテストを実施する。尚、バーンインテストの種類は、スタティック，ダイナミック，モニターの何れであっても良い。

以上のように本実施例によれば、同一の集積回路基板上に搭載されるマイコンチップ２に動作用電源を供給する電源ＩＣチップ３に、動作用電源電圧ＶＤＤを昇圧する過電圧印加回路４を備えるので、マイコンチップ２を構成する素子に過電圧ストレスを与えて試験を行うことができる。そして、従来とは異なり、マイコンのベアチップ１つずつにプロービングして試験を行う必要がなくなるので、バーンインテストをベアチップで容易に行うことができるようになる。従って、テストに要するコスト及び時間を大きく抑制することができる。

（第２実施例）
図３は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、電源ＩＣチップ３にスタンバイリーク判定回路を内蔵して構成したものである。図３は、そのスタンバイリーク判定回路の構成を示すものである。スタンバイリーク判定回路（以下、単にリーク判定回路と称す，テスト用回路）２１は、カレントミラー回路２２と、コンパレータ２３とを中心として構成されている。

カレントミラー回路２２は、ＰＮＰトランジスタ２２ａ，２２ｂによって構成され、それらのエミッタは、図示しない定電圧回路により生成された定電圧源に接続されている。そして、両者のベースは、トランジスタ２２ａ側のコレクタに共通に接続されている。また、トランジスタ２２ａのコレクタは、スイッチ２４及び電流源２５を介してグランドに接続されている。一方、トランジスタ２２ｂのコレクタは、抵抗２６及び２７並びにＮチャネルＦＥＴ２８の直列回路を介してグランドに接続されていると共に、トランジスタ１１のコレクタ及びコンパレータ２３の反転入力端子にも接続されている。
また、定電圧源とグランドとの間には、抵抗２９及び３０の直列回路が接続されており、コンパレータ２３の非反転入力端子はそれらの共通接続点に接続されている。そして、コンパレータ２３の出力端子より、スタンバイリーク電流の判定結果を示す信号が出力されるようになっている。

また、マイコンチップ２には、電源供給端子にバイパスコンデンサ３１が接続されているが、そのコンデンサ３１のグランド側端子は、ＮチャネルＦＥＴ３２を介してグランドに接続されている。尚、コンデンサ３１以外にも、グランドに電流を流す素子がマイコンチップ２に外付けされている場合は、同様にしてグランド側にＦＥＴを配置しておく。そして、リーク判定回路２１は判定制御ロジック部３３を備えている。判定制御ロジック部３３は、外部より与えられる判定制御信号に応じてスイッチ２４やＦＥＴ２８，３２のＯＮ，ＯＦＦを制御するものである。

また、通常動作時においては、スイッチ２４はＯＦＦ，ＦＥＴ２８，３２はＯＮとなるように制御されている。ここで、スイッチ２４は、電流源２５をＯＮ／ＯＦＦさせるものとして概念的に示したものであり、例えば、アナログスイッチでも良い。また、スイッチ２４と電流源２５とを合わせた具体構成例として、グランド側にＮＰＮトランジスタで構成したカレントミラー回路を設け、そのミラー対の一方側のベースを制御することでＯＮ／ＯＦＦさせても良い。

次に、第２実施例の作用について説明する。判定制御ロジック部３３は、外部より与えられる判定制御信号がアクティブになると、各部を以下のように制御する。
（１）マイコン:スタンバイ
マイコンチップ２にＳＴＢＹ信号を出力してスタンバイモードに設定する。
（２）トランジスタ１１：ＯＦＦ
マイコンチップ２に対する電源ＶＤＤの供給を停止する。尚、電源ＶＤＤの供給を停止するには、例えば、図１に示す過電圧印加回路４について以下のような構成を追加して制御を行えば良い。
（ａ）抵抗７にも並列にＦＥＴを接続してそのＦＥＴをＯＮさせる。
（ｂ）抵抗７とグランドとの間にＦＥＴを挿入してそのＦＥＴをＯＦＦさせる。
この場合、（ａ）におけるリーク電流経路も断つことができるためより望ましい。
（ｃ）オペアンプ８の出力端子とグランドとの間にＮＰＮトランジスタを配置して、
そのトランジスタをＯＮさせる。
（３）ＦＥＴ２８，３２：ＯＦＦ
抵抗（出力帰還抵抗）１３及び１４，バイパスコンデンサ３１等をグランドより切り離す。
（４）スイッチ２４：ＯＮ
カレントミラー回路２２を動作させ、トランジスタ２２ｂを介してリーク判定値に相当する定電流をマイコンチップ２に供給する。

即ち、以上のように設定を行うと、マイコンチップ２におけるリーク電流がカレントミラー回路２２によって供給される電流を上回ればVDDOUT端子の電位は低下して行く。従って、前記電位がコンパレータ２３の非反転入力端子の電位を下回ると、コンパレータ２３はハイレベルの信号を出力することで、判定結果を「ＮＧ」とする。
尚、以上のスタンバイリーク判定は、例えば、過電圧印加回路４によりマイコンチップ２に過電圧を印加してバーンインテストを行った後に実施する。また、バーンインテストの実行中に適当な間隔で実施しても良い。

以上のように第２実施例によれば、電源ＩＣチップ３にスタンバイリーク判定回路２１を備えたので、マイコンチップ２に過電圧ストレスを与えた結果、各素子の機能が正常であるか否かをスタンバイリーク電流の大小を判定して確認することができる。

（第３実施例）
図４は本発明の第３実施例である。第３実施例は、電源ＩＣチップ３にＩＤＤＱ（静止状態電源電流）測定回路を内蔵して構成したものである。図４は、そのＩＤＤＱ測定回路（テスト用回路）４１の構成を示すものである。基準電圧発生部４２は、電源ＶＣＣを受けて基準電圧を生成出力するもので、その出力端子は抵抗４３及び４４の直列回路を介してグランドに接続されている。また、抵抗４３及び４４の共通接続点は、コンパレータ４５の反転入力端子に接続されている。

コンパレータ４５の非反転入力端子は、抵抗４６を介してグランドに接続されていると共に、マイコンチップ２のグランド端子ＶＳＳに接続されている。そして、コンパレータ４５の出力端子は判定ロジック部４７の入力端子に接続されている。その判定ロジック部４７には、測定制御ロジック部４８より出力されるテスト信号が与えられている。判定ロジック部４７は、入力される信号に基づいてＩＤＤＱ測定に対する判定結果を示す信号を外部に出力するものである。

測定制御ロジック部４８は、外部より与えられる測定制御信号がアクティブになると、前記テスト信号をマイコンチップ２及び判定ロジック部４７に出力する。また、マイコンチップ２のグランド端子ＶＳＳとグランドとの間にはＮチャネルＭＯＳＦＥＴ４９が接続されており、ＦＥＴ４９のゲートには、測定制御ロジック部４８によってゲート信号が出力される。尚、ＦＥＴ４９は、マイコンチップ２の通常動作時にはＯＮとなるように制御される。

次に、第３実施例の作用について説明する。測定制御ロジック４８は、外部より与えられる測定制御信号がアクティブになると、ＦＥＴ４９をＯＦＦにする。そして、マイコンチップ２にテスト信号を出力して動作させ、その動作により消費される電流を抵抗４６により電圧に変換する。
コンパレータ４５は、抵抗４３及び４４による分圧電位と、抵抗４６の端子電圧とを比較する。そして、マイコンチップ２の内部回路に欠陥などがあることにより、消費電流が異常に大きな値を示すと抵抗４６の端子電圧は大きく上昇する。従って、その場合、コンパレータ４５の出力信号レベルはロウからハイに反転する。

また、判定ロジック部４７は、テスト信号の出力タイミングに同期してコンパレータ４５の出力信号を参照し、テスト信号レベルが変化しない期間においてコンパレータ４５の出力信号レベルがハイになっていれば、判定結果「ＮＧ」を示す信号を外部に出力する。尚、このＩＤＤＱ測定についても、第２実施例におけるスタンバイリーク判定と同様に、過電圧印加回路４によりマイコンチップ２に過電圧を印加してバーンインテストを行った後に実施しても良いし、バーンインテストの実行中に適当な間隔で実施しても良い。

以上のように第３実施例によれば、電源ＩＣチップ３に、ＩＤＤＱ測定回路４１を備えたので、マイコンチップ２に過電圧ストレスを与えた結果、各素子の機能が正常であるか否かを静止状態電源電流を測定して確認することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
テスト用回路は、例示したものに限ることなく、マイコンチップを構成する素子にストレスを付加するための回路、そのストレスを付加した結果、素子の状態を判定するための回路であればどのようなものでも良い。
従って、過電圧印加回路４に限ることなく、その他例えば、温度ストレスや静電気ストレスを印加する回路などでも良い。

また、スタンバイリーク判定回路２１やＩＤＤＱ測定回路４１などを必ずしも設ける必要はなく、モニターバーンインテストを行うことで素子の状態判定を行っても良い。
実施例の半導体装置は，Ｂｉ−ＣＭＯＳ，又はＢｉ−ＣＤＭＯＳプロセスで構成されているが、ＣＭＯＳ，バイポーラプロセスによって形成しても良い。
車両用のＥＣＵに限ることなく、マイクロコンピュータチップと同一の集積回路基板上に電源回路チップが搭載される半導体装置であれば適用が可能である。

本発明を、車両用のＥＣＵに適用した場合の第１実施例であり、ＥＣＵの全体構成を示す図 電源ＩＣチップに内蔵される過電圧印加回路の構成を示す図 本発明の第２実施例であり、電源ＩＣチップに内蔵されるスタンバイリーク判定回路の構成を示す図 本発明の第３実施例であり、電源ＩＣチップに内蔵されるＩＤＤＱ測定回路の構成を示す図

符号の説明

図面中、１はＥＣＵ（半導体装置）、２はマイクロコンピュータチップ、３は電源ＩＣチップ（電源回路チップ）、４は過電圧印加回路（テスト用回路）、２１はスタンバイリーク判定回路（テスト用回路）、４１はＩＤＤＱ測定回路（テスト用回路）を示す。

Claims (4)

1. マイクロコンピュータチップと、
   このマイクロコンピュータチップと同一の集積回路基板上に搭載され、当該マイクロコンピュータチップに供給する動作用電源を生成する電源回路チップとで構成され、
   前記電源回路チップは、前記マイクロコンピュータチップを構成する素子にストレスを付加した状態で機能テストを行うためのテスト用回路を備えてなることを特徴とする半導体装置。
2. 前記テスト用回路は、前記動作用電源電圧を昇圧して過電圧をするための過電圧印加回路であることを特徴とする請求項１記載の半導体装置。
3. 前記テスト用回路は、スタンバイリーク判定を行うための判定回路であることを特徴とする請求項１又は２記載の半導体装置。
4. 前記テスト用回路は、静止状態電源電流を測定するための測定回路であることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
   
   

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