JP2016115932A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】少ない数の電源電位で多値データの書き込みが可能な半導体装置を提供する。【解決手段】トランジスタＭ０と、第１乃至第ＮのスイッチＳ１〜ＳＮと（Ｎは３以上の自然数）、第１乃至第Ｎ−１の容量素子Ｃ１〜ＣＮ−１と、を有する半導体装置である。第１の容量素子Ｃ１の第１の端子ＦＮ１は、トランジスタＭ０のゲートに電気的に接続される。第Ｊの容量素子の第１の端子は、第Ｊ−１の容量素子の第２の端子に電気的に接続される（Ｊは２以上、Ｎ−１以下の自然数）。第１の電位は、第１のスイッチＳ１を介して、トランジスタＭ０のゲートに与えられる。第Ｋの電位は、第Ｋのスイッチを介して、第Ｋ−１の容量素子の第２の端子に与えられる（Ｋは２以上、Ｎ以下の自然数）。第１の容量素子Ｃ１の容量値は、トランジスタＭ０のゲート容量値と等しく、且つ、第Ｊの容量素子の容量値は、第Ｊ−１の容量素子の容量値と等しいことが好ましい。【選択図】図１

Description

本発明の一態様は、半導体装置及びその駆動方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。
特開２０１２−２５６４００号公報
例えば、特許文献１に記載の半導体装置では、１つのメモリセルに２ビット（４値）のデータを書き込むには、４種類の電源電位が必要である。さらに多くの多値データをメモリセルに書き込むには、データの数に応じた電源電位を用意する必要があり、回路構成を複雑にしてしまう。
本発明の一態様は、少ない数の電源電位で多値データの書き込みが可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、多値データの書き込みと読み出しが可能な半導体装置を提供することを課題の一とする。本発明の一態様は、多値データの書き込みと読み出しが可能な半導体装置の駆動方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、トランジスタと、第１及び第２のスイッチと、容量素子と、を有する半導体装置である。容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第１の電位は、第１のスイッチを介して、トランジスタのゲートに与えられる。第２の電位は、第２のスイッチを介して、容量素子の第２の端子に与えられる。容量素子の容量値は、トランジスタのゲート容量値と等しいことが好ましい。
上記態様において、第１及び第２のスイッチには、チャネル形成領域に酸化物半導体を含むトランジスタを用いることが好ましい。
上記態様において、第１のスイッチはトランジスタの上に設けられ、第２のスイッチは第１のスイッチの上に設けられることが好ましい。
本発明の一態様は、トランジスタと、第１乃至第Ｎのスイッチと（Ｎは３以上の自然数）、第１乃至第Ｎ−１の容量素子と、を有する半導体装置である。第１の容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第Ｊの容量素子の第１の端子は、第Ｊ−１の容量素子の第２の端子に電気的に接続される（Ｊは２以上、Ｎ−１以下の自然数）。第１の電位は、第１のスイッチを介して、トランジスタのゲートに与えられる。第Ｋの電位は、第Ｋのスイッチを介して、第Ｋ−１の容量素子の第２の端子に与えられる（Ｋは２以上、Ｎ以下の自然数）。第１の容量素子の容量値は、トランジスタのゲート容量値と等しく、且つ、第Ｊの容量素子の容量値は、第Ｊ−１の容量素子の容量値と等しいことが好ましい。
上記態様において、第１乃至第Ｎのスイッチには、チャネル形成領域に酸化物半導体を含むトランジスタを用いることが好ましい。
上記態様において、第１のスイッチはトランジスタの上に設けられ、第Ｋのスイッチは第Ｋ−１のスイッチの上に設けられることが好ましい。
本発明の一態様は、トランジスタと、第１及び第２のスイッチと、第１及び第２の容量素子と、を有する半導体装置である。第１の容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第２の容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第１の電位は、第１のスイッチを介して、トランジスタのゲートに与えられる。第２の電位は、第２のスイッチを介して、第１の容量素子の第２の端子に与えられる。第３の電位は、第２の容量素子の第２の端子に与えられる。第１の容量素子の容量値は、トランジスタのゲート容量値と第２の容量素子の容量値との和に等しいことが好ましい。
上記態様において、第１及び第２のスイッチには、チャネル形成領域に酸化物半導体を含むトランジスタを用いることが好ましい。
上記態様において、第１のスイッチはトランジスタの上に設けられ、第２のスイッチは第１のスイッチの上に設けられることが好ましい。
本発明の一態様は、トランジスタと、第１乃至第Ｎのスイッチと（Ｎは３以上の自然数）、第１乃至第Ｎの容量素子と、を有する半導体装置である。第１の容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第Ｎの容量素子の第１の端子は、トランジスタのゲートに電気的に接続される。第Ｊの容量素子の第１の端子は、第Ｊ−１の容量素子の第２の端子に電気的に接続される（Ｊは２以上、Ｎ−１以下の自然数）。第１の電位は、第１のスイッチを介して、トランジスタのゲートに与えられる。第Ｋの電位は、第Ｋのスイッチを介して、第Ｋ−１の容量素子の第２の端子に与えられる（Ｋは２以上、Ｎ以下の自然数）。第Ｎ＋１の電位は、第Ｎの容量素子の第２の端子に与えられる。第１の容量素子の容量値は、トランジスタのゲート容量値と第Ｎの容量素子の容量値との和に等しく、且つ、第Ｊの容量素子の容量値は、第Ｊ−１の容量素子の容量値と等しいことが好ましい。
上記態様において、第１乃至第Ｎのスイッチには、チャネル形成領域に酸化物半導体を含むトランジスタを用いることが好ましい。
上記態様において、第１のスイッチはトランジスタの上に設けられ、第Ｋのスイッチは第Ｋ−１のスイッチの上に設けられることが好ましい。
本発明の一態様は、上記態様に記載の半導体装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳを用いた表示素子、ＤＭＤ、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
本発明の一態様により、少ない数の電源電位で多値データの書き込みが可能な半導体装置を提供することが可能になる。また、本発明の一態様により、多値データの書き込みと読み出しが可能な半導体装置を提供することが可能になる。本発明の一態様により、多値データの書き込みと読み出しが可能な半導体装置の駆動方法を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
メモリセルの構成例を示す回路図。 メモリセルの動作例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリセルの動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 メモリセルの動作例を示すタイミングチャート。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 半導体装置の構成例を示す回路ブロック図。 行選択ドライバの構成例を示す回路ブロック図。 列選択ドライバの構成例を示す回路ブロック図。 Ａ／Ｄコンバータの構成例を示す回路ブロック図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 トランジスタの作製方法を示す断面図。 トランジスタの作製方法を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 ＣＰＵの構成例を示すブロック図。 電子機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 列選択ドライバの構成例を示す回路ブロック図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書中において、高電源電位をＨレベル（又は電位ＶＤＤ）、低電源電位をＬレベル（又は電位ＧＮＤ）と呼ぶ場合がある。
なお、本明細書中において、特に断りがない限り、Ｎは３以上の整数として扱う。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の構成例について、図１乃至図９、図３９及び図４０を用いて説明を行う。
〈メモリセルの基本構造〉
図１（Ａ）は、多値データの書き込みが可能なメモリセル１０ａの構成例を示す回路図である。また、図１（Ｂ）は多値データの書き込みが可能なメモリセル１０ｂの構成例を示す回路図である。
メモリセル１０ａは、トランジスタＭ０と、スイッチＳ１と、スイッチＳ２と、容量素子Ｃ１とを有する。
メモリセル１０ａにおいて、容量素子Ｃ１の第１の端子は、トランジスタＭ０のゲート及びスイッチＳ１の第１の端子に電気的に接続される。容量素子Ｃ１の第２の端子は、スイッチＳ２の第１の端子に電気的に接続される。
なお、図１（Ａ）に示すように、トランジスタＭ０のゲート、容量素子Ｃ１の第１の端子、及び、スイッチＳ１の第１の端子の結節点をノードＦＮ１と呼称し、容量素子Ｃ１の第２の端子及びスイッチＳ２の第１の端子の結節点をノードＦＮ２と呼称する。
メモリセル１０ｂは、トランジスタＭ０と、スイッチＳ１乃至ＳＮと、容量素子Ｃ１乃至ＣＮ−１と、を有する。
メモリセル１０ｂにおいて、容量素子Ｃ１の第１の端子は、トランジスタＭ０のゲート及びスイッチＳ１の第１の端子に電気的に接続される。容量素子Ｃ２の第１の端子は、容量素子Ｃ１の第２の端子及びスイッチＳ２の第１の端子に電気的に接続される。容量素子Ｃ３の第１の端子は、容量素子Ｃ２の第２の端子及びスイッチＳ３の第１の端子に電気的に接続される。以下、同様に、容量素子ＣＮ−１の第１の端子が、容量素子ＣＮ−２の第２の端子及びスイッチＳＮ−１の第１の端子に電気的に接続されるまで、上記接続関係を繰り返す。容量素子ＣＮ−１の第２の端子は、スイッチＳＮの第１の端子に電気的に接続される。
なお、図１（Ｂ）に示すように、スイッチＳ１乃至ＳＮと、容量素子Ｃ１乃至ＣＮ−１の第１又は第２の端子との結節点を、それぞれノードＦＮ１乃至ＦＮＮと呼称する。
図２（Ａ）乃至（Ｄ）は、メモリセル１０ｂの書き込み動作例を示した図である。以下、メモリセル１０ｂの書き込み動作について説明を行う。なお、メモリセル１０ａは、メモリセル１０ｂにおいてＮ＝２とした場合のメモリセルと考えることが可能である。そのため、メモリセル１０ｂの動作説明を、そのままメモリセル１０ａに適用することが可能である。
以下では、電位ＶＤ１乃至ＶＤＮが、Ｈレベル及びＬレベルの２値のデータ（１ビット）を有する場合について考える。
まず、スイッチＳ２乃至ＳＮを全てオン状態にした後に、ノードＦＮ１に、スイッチＳ１を介して、電位ＶＤ１を与える。ノードＦＮ１に電荷Ｑ１が書き込まれる（図２（Ａ））。このとき、ノードＦＮ２乃至ＦＮＮには、例えば、Ｌレベルの電位を与えればよい。次に、スイッチＳ１をオフ状態にして、ノードＦＮ１を電気的に浮遊状態にする。その後、ノードＦＮ２に、スイッチＳ２を介して、電位ＶＤ２を与える。ノードＦＮ２に電荷Ｑ２が書き込まれる（図２（Ｂ））。ノードＦＮ１の電位は、ノードＦＮ２に与えられた電位との容量結合により、電位ＶＦＮ１へと変化する。このとき、電位ＶＦＮ１は４値（２ビット、ＶＤ１（Ｈ）ＶＤ２（Ｈ）、ＶＤ１（Ｈ）ＶＤ２（Ｌ）、ＶＤ１（Ｌ）ＶＤ２（Ｈ）、ＶＤ１（Ｌ）ＶＤ２（Ｌ））のデータを有する。
次に、スイッチＳ２をオフにして、ノードＦＮ２を電気的に浮遊状態にする。その後、ノードＦＮ３に、スイッチＳ３を介して、電位ＶＤ３を与える。ノードＦＮ３に電荷Ｑ３が書き込まれる（図２（Ｃ））。このとき、電位ＶＦＮ１は８値（３ビット）のデータを有する。
以下、同様に、スイッチＳＮを介して、ノードＦＮＮに電位ＶＤＮが与えられ、電荷ＱＮが書き込まれるまで、上記動作を繰り返す（図２（Ｄ））。最終的に、電位ＶＦＮ１は２Ｎ値（Ｎビット）のデータを有する。例えば、Ｎ＝８の場合、電位ＶＦＮ１は２８＝２５６値（８ビット）のデータを有する。
上記２Ｎ値の電位は、それぞれ異なる必要がある。そのためには、容量素子Ｃ１乃至ＣＮ−１の容量値を調整する必要がある。以下では、容量素子Ｃ１乃至ＣＮ−１の容量値の決定方法について説明を行う。
まず容量素子Ｃ１について考える。容量結合による、ノードＦＮ１の電位変動量（ΔＶＦＮ１）と、ノードＦＮ２の電位変動量（ΔＶＦＮ２）と、容量素子Ｃ１の容量値との間には以下の関係式が成り立つ。なお、式（１）において、ＣＴｒは、トランジスタＭ０のゲート容量値を表す。
Ｃ１×ΔＶＦＮ２＝（Ｃ１＋ＣＴｒ）×ΔＶＦＮ１ （１）
例えば、Ｈレベルとして１Ｖ，Ｌレベルとして０Ｖの電位が与えられる場合を考える。すなわち、ＶＤ１＝（１Ｖ，０Ｖ）、ＶＤ２＝（１Ｖ，０Ｖ）の場合を考える。
電位ＶＤ２として、１Ｖの電位が与えられた場合、容量結合によって、ノードＦＮ１の電位は０．５Ｖだけ変動することが好ましい。こうすることで、電位ＶＦＮ１は、ＶＦＮ１＝（０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖ）と、４値の電位を均等にとることが可能になる。そのため、式（１）に、ΔＶＦＮ２＝１Ｖ、ΔＶＦＮ１＝０．５Ｖを代入すればよい。その結果、以下の式が得られる。
Ｃ１＝（Ｃ１＋ＣＴｒ）／２ （２）
上式を変形すると、以下の式が得られる。
Ｃ１＝ＣＴｒ （３）
次に、容量素子Ｃ２について考える。容量素子Ｃ２と、容量素子Ｃ１との間には以下の関係式が成り立つ。式（４）において、ΔＶＦＮ３はノードＦＮ３の電位変動量を表し、ΔＶＦＮ２はノードＦＮ２の電位変動量を表す。
Ｃ２×ΔＶＦＮ３＝（Ｃ２＋Ｃ１）×ΔＶＦＮ２ （４）
電位ＶＤ３として、１Ｖの電位が与えられた場合、容量結合によって、ノードＦＮ２の電位は０．５Ｖだけ変動し、ノードＦＮ１の電位は、０．２５Ｖだけ変動することが好ましい。こうすることで、ノードＦＮ１の電位は、ＶＦＮ１＝（０Ｖ、０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１．０Ｖ、１．２５Ｖ、１．５Ｖ、１．７５Ｖ）と８値の電位を均等にとることが可能になる。そのため、式（４）に、ΔＶＦＮ３＝１Ｖ，ΔＶＦＮ２＝０．５Ｖを代入すればよい。その結果、以下の式が得られる。
Ｃ２＝Ｃ１ （５）
以下同様に、容量素子ＣＮ−１まで考えた場合、容量素子Ｃ１乃至ＣＮ−１の間には以下の関係式が成り立つ。
ＣＮ−１＝ＣＮ−２＝Ｃ２＝Ｃ１ （６）
メモリセル１０ｂにおいて、式（３）及び式（６）より、容量素子Ｃ１の容量値が、トランジスタＭ０のゲート容量値と等しく、且つ、容量素子ＣＪの容量値は、容量素子ＣＪ−１の容量値と等しいことが好ましい（Ｊは２以上、Ｎ−１以下の自然数）。
メモリセル１０ａは、容量素子Ｃ１のみ考えればよいので、式（３）についてのみ考えればよい。つまり、メモリセル１０ａにおいて、容量素子Ｃ１の容量値は、トランジスタＭ０のゲート容量値と等しいことが好ましい。
なお、本明細書において、容量値が等しいとは、２つの容量値の差の絶対値が、それぞれの容量値に対して２０％以内に収まる場合をいう。
以上の説明により、メモリセル１０ａは４値（２ビット）のデータを書き込むことが可能になり、メモリセル１０ｂは２Ｎ値（Ｎビット）のデータを書き込むことが可能になる。
メモリセル１０ａに４値のデータを書き込む場合、メモリセル１０ａは４つの電源電位を供給される必要はなく、ＨレベルとＬレベルの２つの電源電位のみ供給されればよい。そのため、メモリセル１０ａは回路構成を単純にすることが可能になる。
同様に、メモリセル１０ｂに２Ｎ値のデータを書き込む場合、メモリセル１０ｂは２Ｎの数の電源電位を供給される必要はなく、ＨレベルとＬレベルの２つの電源電位のみ供給されればよい。そのため、メモリセル１０ｂは回路構成を単純にすることが可能になる。
以上、電位ＶＤ１乃至ＶＤＮとして、それぞれ２値の電位が与えられる場合の説明を行ったが、本発明の一態様はこれに限定されない。例えば、電位ＶＤ１乃至ＶＤＮとして、３値、４値あるいはそれ以上の電位を与えても良い。
例えば、メモリセル１０ａにおいて、電位ＶＤ１、ＶＤ２に、それぞれＭビット（２Ｍ値）の電位を与えた場合（Ｍは２以上の自然数）、電位ＶＦＮ１はＭ×２ビット（２Ｍ×２値）の電位をとり得る。すなわち、メモリセル１０ａは、Ｍ×２ビットのデータの書き込みが可能になる。この場合、メモリセル１０ａは、２Ｍ×２ではなく２Ｍの数だけ電源電位が供給されれば良いので、回路構成が単純になる。
例えば、メモリセル１０ｂにおいて、電位ＶＤ１乃至ＶＤＮに、それぞれＭビット（２Ｍ値）の電位を与えた場合、電位ＶＦＮ１は、Ｍ×Ｎビット（２Ｍ×Ｎ値）の電位をとり得る。すなわち、メモリセル１０ｂは、Ｍ×Ｎビットのデータの書き込みが可能になる。この場合、メモリセル１０ｂは、２Ｍ×Ｎではなく２Ｍの数だけ電源電位が供給されれば良いので、回路構成が単純になる。
メモリセル１０ａ、１０ｂにおいて、スイッチＳ１乃至ＳＮは、例えばトランジスタで構成すればよい。特に、チャネル形成領域に酸化物半導体を用いたＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が小さい。ＯＳトランジスタをスイッチＳ１乃至ＳＮに用いることで、スイッチをオフ状態にしたときの漏れ電流が小さく、ノードＦＮ１乃至ＦＮＮに書き込まれた電荷を長期間保持することが可能になる。なお、オフ電流が小さいとは、室温において、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。
なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
例えば、ノードＦＮ１に１ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋ＣＴｒ）を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は、３３×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１として用いられるＯＳトランジスタのチャネル幅が３５０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を９３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１０ａを上記構成にすることで、メモリセル１０ａは、８５℃において、１０年間データを保持することが可能になる。
例えば、ノードＦＮ１に４ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋ＣＴｒ）を０．１ｆＦ、保持電位の分布幅を３０ｍＶ未満、保持電位の許容変動量を８０ｍＶ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は０．０２５×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１に用いられるＯＳトランジスタのチャネル幅が６０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を０．４２３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１０ａを上記構成にすることで、メモリセル１０ａは、８５℃において、１０年間データを保持することが可能になる。
例えば、ノードＦＮ１に８ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋ＣＴｒ）を０．１ｆＦ、保持電位の分布幅を２ｍＶ未満、保持電位の許容変動量を５ｍＶ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は０．００１６×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１に用いられるＯＳトランジスタのチャネル幅が６０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を０．０２６×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１０ａを上記構成にすることで、メモリセル１０ａは、８５℃において、１０年間データを保持することが可能になる。
また、ＯＳトランジスタは、既に他のトランジスタが形成されている基板の上に形成することが可能である。例えば、シリコンウェハにトランジスタＭ０を形成し、その上にスイッチＳ１として機能するＯＳトランジスタを形成し、さらにその上に、スイッチＳ２として機能するＯＳトランジスタを形成することで、メモリセル１０ａを形成することが可能である。
同様に、上記工程をスイッチＳＮとして機能するＯＳトランジスタが形成されるまで繰り返すことで、メモリセル１０ｂを形成することも可能である。
（メモリセルの構成例）
図３（Ａ）は、多値データの書き込みと読み出しが可能なメモリセル１００ａの構成例を示す回路図である。また、図３（Ｂ）は、多値データの書き込みと読み出しが可能なメモリセル１００ｂの構成例を示す回路図である。
メモリセル１００ａは、図１（Ａ）のメモリセル１０ａに、配線とトランジスタを追加して、読み出し可能とした場合の構成例である。同様に、メモリセル１００ｂは、図１（Ｂ）のメモリセル１０ｂに、配線とトランジスタを追加して、読み出し可能とした場合の構成例である。
メモリセル１００ａは、トランジスタＯＳ１、ＯＳ２と、トランジスタＭ０、Ｍ１と、容量素子Ｃ１と、配線ＷＷＬ１、ＷＷＬ２と、配線ＢＬ１、ＢＬ２と、配線ＲＢＬと、配線ＳＥＬと、配線ＳＬと、を有する。
メモリセル１００ａにおいて、容量素子Ｃ１の第１の端子はトランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの一方は、トランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの他方は、配線ＢＬ１に電気的に接続される。トランジスタＯＳ１のゲートは、配線ＷＷＬ１に電気的に接続される。トランジスタＯＳ２のソース及びドレインの一方は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの他方は、配線ＢＬ２に電気的に接続される。トランジスタＯＳ２のゲートは、配線ＷＷＬ２に電気的に接続される。トランジスタＭ１のゲートは、配線ＳＥＬに電気的に接続される。トランジスタＭ１のソース及びドレインの一方は、配線ＲＢＬに電気的に接続される。トランジスタＭ１のソース及びドレインの他方は、トランジスタＭ０のソース及びドレインの一方に電気的に接続される。トランジスタＭ０のソース及びドレインの他方は、配線ＳＬに電気的に接続される。
メモリセル１００ｂは、トランジスタＯＳ１乃至ＯＳＮと、トランジスタＭ０、Ｍ１と、容量素子Ｃ１乃至ＣＮ−１と、配線ＷＷＬ１乃至ＷＷＬＮと、配線ＢＬ１乃至ＢＬＮと、配線ＲＢＬと、配線ＳＥＬと、配線ＳＬと、を有する。
メモリセル１００ｂにおいて、容量素子Ｃ１の第１の端子はトランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの一方は、トランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの他方は、配線ＢＬ１に電気的に接続される。トランジスタＯＳ１のゲートは、配線ＷＷＬ１に電気的に接続される。容量素子Ｃ２の第１の端子は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの一方は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの他方は、配線ＢＬ２に電気的に接続される。トランジスタＯＳ２のゲートは、配線ＷＷＬ２に電気的に接続される。以下同様に、上記接続関係を容量素子ＣＮ−１まで繰り返すと、容量素子ＣＮ−１の第１の端子は、容量素子ＣＮ−２の第２の端子に電気的に接続される。トランジスタＯＳＮ−１のソース及びドレインの一方は、容量素子ＣＮ−２の第２の端子に電気的に接続される。トランジスタＯＳＮ−１のソース及びドレインの他方は、配線ＢＬＮ−１に電気的に接続される。トランジスタＯＳＮ−１のゲートは、配線ＷＷＬＮ−１に電気的に接続される。また、トランジスタＯＳＮのソース及びドレインの一方は、容量素子ＣＮ−１の第２の端子に電気的に接続される。トランジスタＯＳＮのソース及びドレインの他方は、配線ＢＬＮに電気的に接続される。トランジスタＯＳＮのゲートは、配線ＷＷＬＮに電気的に接続される。また、トランジスタＭ１のゲートは、配線ＳＥＬに電気的に接続される。トランジスタＭ１のソース及びドレインの一方は、配線ＲＢＬに電気的に接続される。トランジスタＭ１のソース及びドレインの他方は、トランジスタＭ０のソース及びドレインの一方に電気的に接続される。トランジスタＭ０のソース及びドレインの他方は、配線ＳＬに電気的に接続される。
以下では、トランジスタＯＳ１乃至ＯＳＮ及びトランジスタＭ０、Ｍ１を、ｎチャネル型トランジスタとして説明を行う。
〈メモリセルの動作例（書き込み動作）〉
次に、メモリセル１００ａの書き込み動作の一例について、図４を用いて説明を行う。なお、以下の説明は、メモリセル１００ｂについても、適用することが可能である。
図４は、メモリセル１００ａの書き込み動作のタイミングチャートを示している。上から順に、配線ＷＷＬ１、配線ＷＷＬ２、配線ＢＬ１、配線ＢＬ２、ノードＦＮ１、ノードＦＮ２の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｐ０乃至Ｐ４に分割している。
図示されていないが、期間Ｐ０乃至Ｐ４において、配線ＲＢＬ、配線ＳＬ及び配線ＳＥＬにはＬレベルの電位が与えられている。
まず、期間Ｐ０は準備期間であり、配線ＷＷＬ１、ＷＷＬ２及び配線ＢＬ１、ＢＬ２は全てＬレベルになっている。
次に、期間Ｐ１において、配線ＷＷＬ１、ＷＷＬ２はＨレベルの電位が与えられ、トランジスタＯＳ１、ＯＳ２はオン状態になる。
次に、期間Ｐ２において、配線ＢＬ１に電位ＶＤ１が与えられ、ノードＦＮ１に電位ＶＤ１が書き込まれる。
次に、期間Ｐ３において、配線ＷＷＬ１にＬレベルの電位が与えられ、トランジスタＯＳ１はオフ状態になる。その結果、ノードＦＮ１は電気的に浮遊状態になる。また、配線ＢＬ２に、電位ＶＤ２が与えられ、ノードＦＮ２に電位ＶＤ２が書き込まれる。その結果、容量結合により、ノードＦＮ１の電位は変化する。ノードＦＮ１の電位は、電位ＶＤ１、ＶＤ２の値に応じて、電位ＶＦ１乃至ＶＦ４の４通りの電位（４値）をとり得る。
次に、期間Ｐ４において、配線ＷＷＬ２にＬレベルの電位が与えられ、トランジスタＯＳ２はオフ状態になる。その結果、ノードＦＮ１、ＦＮ２に書き込まれた電荷は保持される。
以上の動作によって、メモリセル１００ａに、多値（この場合４値）のデータが書き込まれる。
〈メモリセルの動作例（読み出し動作）〉
次に、メモリセル１００ａの読み出し動作の一例について、図５を用いて説明を行う。なお、以下の説明は、メモリセル１００ｂについても、適用することが可能である。
図５は、メモリセル１００ａの読み出し動作のタイミングチャートを示している。上から順に、配線ＳＥＬ、配線ＲＢＬ、配線ＳＬ、ノードＦＮ１、ノードＦＮ２の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｐ４乃至Ｐ７に分割している。
図５の期間Ｐ４は、図４の期間Ｐ４の状態を、そのまま受け継いでいる。
図示されていないが、期間Ｐ４乃至Ｐ７において、配線ＷＷＬ１、ＷＷＬ２にはＬレベルの電位が与えられている。すなわち、トランジスタＯＳ１、ＯＳ２はオフ状態を維持し、ノードＦＮ１、ＦＮ２に書き込まれた電荷は保持され続けている。
次に、期間Ｐ５において、配線ＳＬにＨレベルの電位が与えられ、配線ＲＢＬと配線ＳＬとの間に電位差が生じる。トランジスタＭ１はオフ状態を維持しているので、配線ＲＢＬと配線ＳＬとの間に電流は流れない。
次に、期間Ｐ６において、配線ＳＥＬにＨレベルの電位が与えられる。その結果、トランジスタＭ１がオン状態になる。また同時に、配線ＲＢＬは、電源から遮断され、電気的に浮遊状態にされる。トランジスタＭ０のＶＧＳ（ゲートとソース間の電位差）が、ＶＴＨ（トランジスタＭ０の閾値電圧）を上回る場合、トランジスタＭ０は、ノードＦＮ１の電位に応じて電流を流す。
トランジスタＭ０、Ｍ１がオン状態になると、配線ＲＢＬと配線ＳＬとの間に電流が流れる。配線ＲＢＬは、電気的に浮遊状態にあるため、配線ＲＢＬの電位は徐々に増大する。最終的には、トランジスタＭ０のＶＧＳが、ＶＴＨを下回った時点で、電流の流れは止まり、配線ＲＢＬの電位増大は停止する。
この時の配線ＲＢＬの電位をデジタルデータに変換することで、ノードＦＮ１、ＦＮ２に書き込まれたデータを読みとることが可能になる。
次に、期間Ｐ７において、配線ＲＢＬにＬレベルの電位を与え、配線ＳＥＬにＬレベルの電位を与えることで、メモリセル１００ａを、期間Ｐ４の状態に戻す。
以上の動作によって、メモリセル１００ａに書き込まれた多値データを読み出すことが可能になる。
なお、図４及び図５において、電位ＶＤ１，ＶＤ２に１ビット（２値）の電位が与えられ、メモリセル１００ａに２ビット（４値）の電位が書き込まれた例を示したが、本発明の一態様はこれに限定されない。例えば、電位ＶＤ１、ＶＤ２にそれぞれＭビット（２Ｍ値）の電位を与え（Ｍは２以上の自然数）、メモリセル１００ａにＭ×２ビット（２Ｍ×２値）の電位を書き込んでも良い。
以下、メモリセル１００ａ、１００ｂの変形例について説明を行う。
〈変形例１〉
メモリセル１００ａ、１００ｂは、配線ＲＢＬ及び配線ＢＬ１を１つの配線に共通化してもよい。その場合の回路図を図６（Ａ）、（Ｂ）に示す。図６（Ａ）、（Ｂ）に示すメモリセル１０１ａ、１０１ｂは、配線ＢＬ１が配線ＲＢＬも兼ねている。上記構成にすることで、例えば、メモリセル１０１ａ、１０１ｂに書き込まれたデータを配線ＢＬ１で読み出し、外部に設けた補正回路でデータを補正し、配線ＢＬ１を介して、補正したデータをノードＦＮ１に書き込むことが可能になる。
〈変形例２〉
メモリセル１００ａ、１００ｂは、トランジスタＭ０、Ｍ１をｐチャネル型トランジスタにしてもよい。その場合の回路図を図７（Ａ）、（Ｂ）に示す。図７（Ａ）、（Ｂ）に示すメモリセル１０２ａ、１０２ｂは、トランジスタＭ０、Ｍ１がｐチャネル型トランジスタとして動作する。
〈変形例３〉
メモリセル１００ａ、１００ｂは、トランジスタＯＳ１乃至ＯＳＮに、第２のゲートを設けても良い。その場合の回路図を図８（Ａ）、（Ｂ）に示す。図８（Ａ）、（Ｂ）に示すメモリセル１０３ａ、１０３ｂは、トランジスタＯＳ１乃至ＯＳＮに第２のゲートが設けられ、これら第２のゲートには、電位ＶＢＧが与えられている。トランジスタＯＳ１乃至ＯＳＮは、第２のゲートを設けることで、トランジスタの閾値を制御し、ノーマリ・オフを実現することが可能になる。なお、トランジスタＯＳ１乃至ＯＳＮにおいて、第２のゲートは、半導体層を間に介して、第１のゲートと重なるように設ければよい。
〈変形例４〉
メモリセル１００ａ、１００ｂは、トランジスタＯＳ１乃至ＯＳＮに、第２のゲートを設けて、第１のゲートに接続しても良い。その場合の回路図を図９（Ａ）、（Ｂ）に示す。図９（Ａ）、（Ｂ）に示すメモリセル１０４ａ、１０４ｂは、トランジスタＯＳ１乃至ＯＳＮに第２のゲートが設けられ、これら第２のゲートは、第１のゲートに接続されている。第１のゲートと第２のゲートを接続することで、トランジスタＯＳ１乃至ＯＳＮは、オン電流を向上させることが可能になる。なお、トランジスタＯＳ１乃至ＯＳＮにおいて、第２のゲートは、半導体層を間に介して、第１のゲートと重なるように設ければよい。
〈変形例５〉
メモリセル１００ａは、ノードＦＮ２に容量素子Ｃ２を設けても良い。その場合の回路図を図３９（Ａ）に示す。図３９（Ａ）に示すメモリセル１０５ａにおいて、容量素子Ｃ２の第１の端子は、ノードＦＮ２に電気的に接続され、容量素子Ｃ２の第２の端子は、配線ＳＥＬ２に電気的に接続されている。配線ＳＥＬ、ＳＥＬ２の電位を制御することで、メモリセル１０５ａのデータ読み出しが可能になる。
同様に、メモリセル１００ｂは、ノードＦＮＮに容量素子ＣＮを設けても良い。その場合の回路図を図３９（Ｂ）に示す。図３９（Ｂ）に示すメモリセル１０５ｂにおいて、容量素子ＣＮの第１の端子は、ノードＦＮＮに電気的に接続され、容量素子ＣＮの第２の端子は、配線ＳＥＬ２に電気的に接続されている。配線ＳＥＬ、ＳＥＬ２の電位を制御することで、メモリセル１０５ｂのデータ読み出しが可能になる。
〈変形例６〉
メモリセル１００ａは、トランジスタＭ１を省略し、ノードＦＮ２に容量素子Ｃ２を設けても良い。その場合の回路図を図４０（Ａ）に示す。図４０（Ａ）に示すメモリセル１０６ａにおいて、容量素子Ｃ２の第１の端子は、ノードＦＮ２に電気的に接続され、容量素子Ｃ２の第２の端子は、配線ＳＥＬに電気的に接続されている。配線ＳＥＬの電位を制御することで、メモリセル１０６ａのデータ読み出しが可能になる。
同様に、メモリセル１００ｂは、トランジスタＭ１を省略し、ノードＦＮＮに容量素子ＣＮを設けても良い。その場合の回路図を図４０（Ｂ）に示す。図４０（Ｂ）に示すメモリセル１０６ｂにおいて、容量素子ＣＮの第１の端子は、ノードＦＮＮに電気的に接続され、容量素子ＣＮの第２の端子は、配線ＳＥＬに電気的に接続されている。配線ＳＥＬの電位を制御することで、メモリセル１０６ｂのデータ読み出しが可能になる。
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の構成例について、図１０乃至図１８および図４１を用いて説明を行う。
〈メモリセルの基本構造〉
図１０（Ａ）は、多値データの書き込みが可能なメモリセル２０ａの構成例を示す回路図である。また、図１０（Ｂ）は、多値データの書き込みが可能なメモリセル２０ｂの構成例を示す回路図である。
メモリセル２０ａは、トランジスタＭ０と、スイッチＳ１と、スイッチＳ２と、容量素子Ｃ１と、容量素子Ｃ２と、を有する。
メモリセル２０ａにおいて、容量素子Ｃ１の第１の端子は、トランジスタＭ０のゲート、容量素子Ｃ２の第１の端子及びスイッチＳ１の第１の端子に電気的に接続される。容量素子Ｃ１の第２の端子は、スイッチＳ２の第１の端子に電気的に接続される。
なお、図１０（Ａ）に示すように、トランジスタＭ０のゲート、容量素子Ｃ１の第１の端子、容量素子Ｃ２の第１の端子、及び、スイッチＳ１の第１の端子の結節点をノードＦＮ１と呼称し、容量素子Ｃ１の第２の端子及びスイッチＳ２の第１の端子の結節点をノードＦＮ２と呼称する。
メモリセル２０ｂは、トランジスタＭ０と、スイッチＳ１乃至ＳＮと、容量素子Ｃ１乃至ＣＮと、を有する。
メモリセル２０ｂにおいて、容量素子Ｃ１の第１の端子は、トランジスタＭ０のゲート、容量素子ＣＮの第１の端子及びスイッチＳ１の第１の端子に電気的に接続される。容量素子Ｃ２の第１の端子は、容量素子Ｃ１の第２の端子及びスイッチＳ２の第１の端子に電気的に接続される。容量素子Ｃ３の第１の端子は、容量素子Ｃ２の第２の端子及びスイッチＳ３の第１の端子に電気的に接続される。以下、同様に、容量素子ＣＮ−１の第１の端子が、容量素子ＣＮ−２の第２の端子及びスイッチＳＮ−１の第１の端子に電気的に接続されるまで、上記接続関係を繰り返す。容量素子ＣＮ−１の第２の端子は、スイッチＳＮの第１の端子に電気的に接続される。
なお、図１０（Ｂ）に示すように、スイッチＳ１乃至ＳＮと、容量素子Ｃ１乃至ＣＮの第１又は第２の端子との結節点を、それぞれノードＦＮ１乃至ＦＮＮと呼称する。
メモリセル２０ａは、メモリセル１０ａに、容量素子Ｃ２を追加したものである。同様に、メモリセル２０ｂは、メモリセル１０ｂに、容量素子ＣＮを追加したものである。
図１１（Ａ）乃至（Ｄ）は、メモリセル２０ｂの書き込み動作例を示した図である。メモリセル２０ｂの書き込み動作は、図２のメモリセル１０ｂの書き込み動作と同様に説明することが可能である。なお、メモリセル２０ａは、メモリセル２０ｂにおいてＮ＝２とした場合のメモリセルと考えることが可能である。そのため、メモリセル２０ｂの動作説明は、そのままメモリセル２０ａに適用することが可能である。
メモリセル１０ｂの動作説明と同様に、電位ＶＤ１乃至ＶＤＮが、Ｈレベル及びＬレベルの２値のデータ（１ビット）を有する場合について考える。
まず、スイッチＳ２乃至ＳＮを全てオン状態にした後に、ノードＦＮ１に、スイッチＳ１を介して、電位ＶＤ１を与える（図１１（Ａ））。このとき、ノードＦＮ２乃至ＦＮＮには、例えば、Ｌレベルの電位を与えればよい。次に、スイッチＳ１をオフ状態にして、ノードＦＮ１を電気的に浮遊状態にする。その後、ノードＦＮ２に、スイッチＳ２を介して、電位ＶＤ２を与える（図１１（Ｂ））。ノードＦＮ１の電位は、ノードＦＮ２に与えられた電位との容量結合により、電位ＶＦＮ１へと変化する。このとき、電位ＶＦＮ１は４値（２ビット）のデータを有する。
次に、スイッチＳ２をオフにして、ノードＦＮ２を電気的に浮遊状態にする。その後、ノードＦＮ３に、スイッチＳ３を介して、電位ＶＤ３を与える（図１１（Ｃ））。このとき、電位ＶＦＮ１は８値（３ビット）のデータを有する。
以下、同様に、スイッチＳＮを介して、容量素子ＣＮ−１の第２の端子に電位ＶＤＮが与えられるまで、上記動作を繰り返す（図１１（Ｄ））。最終的に、電位ＶＦＮ１は２Ｎ値（Ｎビット）のデータを有する。
メモリセル２０ｂにおいても、メモリセル１０ｂと同様に、容量素子Ｃ１乃至ＣＮ−１の容量値を調整する必要がある。容量素子Ｃ１乃至ＣＮ−１の容量値は、式（１）乃至式（６）の導出方法と同様に、決定することが可能である。
まず、容量素子Ｃ１について以下の式が得られる。なお、式（７）において、ＣＴｒは、トランジスタＭ０のゲート容量値を表す。
Ｃ１＝ＣＮ＋ＣＴｒ （７）
次に、容量素子Ｃ１乃至ＣＮ−１の間には以下の関係式が成り立つ。
ＣＮ−１＝ＣＮ−２＝Ｃ２＝Ｃ１ （８）
式（７）及び式（８）より、メモリセル２０ｂにおいて、容量素子Ｃ１の容量値が、容量素子ＣＮの容量値とトランジスタＭ０のゲート容量値との和に等しく、且つ、容量素子ＣＪの容量値は、容量素子ＣＪ−１の容量値と等しいことが好ましい（Ｊは２以上、Ｎ−１以下の自然数）。
また、メモリセル２０ａについて考えた場合、式（７）より以下の式が得られる。
Ｃ１＝Ｃ２＋ＣＴｒ （９）
つまり、メモリセル２０ａにおいて、容量素子Ｃ１の容量値は、容量素子Ｃ２の容量値とトランジスタＭ０のゲート容量値との和に等しいことが好ましい。
以上の説明により、メモリセル２０ａは４値のデータを書き込むことが可能になり、メモリセル２０ｂは２Ｎ値のデータを書き込むことが可能になる。
メモリセル２０ａに４値のデータを書き込む場合、メモリセル２０ａは４つの電源電位を供給される必要はなく、ＨレベルとＬレベルの２つの電源電位のみを供給されればよい。そのため、メモリセル２０ａは回路構成を単純にすることが可能になる。
同様に、メモリセル２０ｂに２Ｎ値のデータを書き込む場合、メモリセル２０ｂは２Ｎの数の電源電位を供給される必要はなく、ＨレベルとＬレベルの２つの電源電位のみ供給されればよい。そのため、メモリセル２０ｂは回路構成を単純にすることが可能になる。
以上、電位ＶＤ１乃至ＶＤＮとして、それぞれ２値（１ビット）の電位が与えられる場合の説明を行ったが、本発明の一態様はこれに限定されない。例えば、電位ＶＤ１乃至ＶＤＮとして、３値、４値あるいはそれ以上の電位を与えても良い。
例えば、メモリセル２０ａにおいて、電位ＶＤ１、ＶＤ２に、それぞれＭビット（２Ｍ値）の電位を与えた場合（Ｍは２以上の自然数）、電位ＶＦＮ１はＭ×２ビット（２Ｍ×２値）の電位をとり得る。すなわち、メモリセル２０ａは、Ｍ×２ビットのデータの書き込みが可能になる。この場合、メモリセル２０ａは、２Ｍ×２ではなく２Ｍの数だけ電源電位が供給されれば良いので、回路構成が単純になる。
例えば、メモリセル２０ｂにおいて、電位ＶＤ１乃至ＶＤＮに、それぞれＭビット（２Ｍ値）の電位を与えた場合、電位ＶＦＮ１は、Ｍ×Ｎビット（２Ｍ×Ｎ値）の電位をとり得る。すなわち、メモリセル２０ｂは、Ｍ×Ｎビットのデータの書き込みが可能になる。この場合、メモリセル２０ｂは、２Ｍ×Ｎではなく２Ｍの数だけ電源電位が供給されれば良いので、回路構成が単純になる。
メモリセル２０ａ、２０ｂにおいて、スイッチＳ１乃至ＳＮは、例えばトランジスタで構成すればよい。特に、チャネル形成領域に酸化物半導体を用いたＯＳトランジスタを用いることが好ましい。
例えば、ノードＦＮ１に１ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋Ｃ２＋ＣＴｒ）を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は、３３×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１として用いられるＯＳトランジスタのチャネル幅が３５０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を９３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０ａを上記構成にすることで、メモリセル２０ａは、８５℃において、１０年間データを保持することが可能になる。
例えば、ノードＦＮ１に４ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋Ｃ２＋ＣＴｒ）を０．１ｆＦ、保持電位の分布幅を３０ｍＶ未満、保持電位の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は０．０２５×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１に用いられるＯＳトランジスタのチャネル幅が６０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を０．４２３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０ａを上記構成にすることで、メモリセル２０ａは、８５℃において、１０年間データを保持することが可能になる。
例えば、ノードＦＮ１に８ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量（Ｃ１＋Ｃ２＋ＣＴｒ）を０．１ｆＦ、保持電位の分布幅を２ｍＶ未満、保持電位の許容変動量を５ｍＶ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮ１からのリーク電流は０．００１６×１０−２４Ａ未満であることが必要となる。他の素子からのリークがさらに小さく、リーク箇所がほぼスイッチＳ１に限られる場合、スイッチＳ１に用いられるＯＳトランジスタのチャネル幅が６０ｎｍのとき、該トランジスタの単位面積あたりのリーク電流を０．０２６×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０ａを上記構成にすることで、メモリセル２０ａは、８５℃において、１０年間データを保持することが可能になる。
また、ＯＳトランジスタは、既に他のトランジスタが形成されている基板の上に形成することが可能である。例えば、シリコンウェハにトランジスタＭ０を形成し、その上にスイッチＳ１として機能するＯＳトランジスタを形成し、さらにその上に、スイッチＳ２として機能するＯＳトランジスタを形成することで、メモリセル２０ａを形成することが可能である。
同様に、上記工程をスイッチＳＮとして機能するＯＳトランジスタが形成されるまで繰り返すことで、メモリセル２０ｂを形成することも可能である。
（メモリセルの構成例）
図１２（Ａ）は、多値データの書き込みと読み出しが可能なメモリセル２００ａの構成例を示す回路図である。また、図１２（Ｂ）は、多値データの書き込みと読み出しが可能なメモリセル２００ｂの構成例を示す回路図である。
メモリセル２００ａは、図１０（Ａ）のメモリセル２０ａに、配線とトランジスタを追加して、読み出し可能とした場合の構成例である。同様に、メモリセル２００ｂは、図１０（Ｂ）のメモリセル２０ｂに、配線とトランジスタを追加して、読み出し可能とした場合の構成例である。
メモリセル２００ａは、トランジスタＯＳ１、ＯＳ２と、トランジスタＭ０と、容量素子Ｃ１、Ｃ２と、配線ＷＷＬ１、ＷＷＬ２と、配線ＢＬ１、ＢＬ２と、配線ＲＢＬと、配線ＳＥＬと、配線ＳＬと、を有する。トランジスタＯＳ１、ＯＳ２は、メモリセル２０ａのスイッチＳ１、Ｓ２に相当する。
メモリセル２００ａにおいて、容量素子Ｃ１の第１の端子はトランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの一方は、トランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの他方は、配線ＢＬ１に電気的に接続される。トランジスタＯＳ１のゲートは、配線ＷＷＬ１に電気的に接続される。トランジスタＯＳ２のソース及びドレインの一方は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの他方は、配線ＢＬ２に電気的に接続される。トランジスタＯＳ２のゲートは、配線ＷＷＬ２に電気的に接続される。トランジスタＭ０のソース及びドレインの一方は、配線ＲＢＬに電気的に接続される。トランジスタＭ０のソース及びドレインの他方は、配線ＳＬに電気的に接続される。容量素子Ｃ２の第１の端子は、トランジスタＭ０のゲートに電気的に接続される。容量素子Ｃ２の第２の端子は、配線ＳＥＬに電気的に接続される。
メモリセル２００ｂは、トランジスタＯＳ１乃至ＯＳＮと、トランジスタＭ０と、容量素子Ｃ１乃至ＣＮと、配線ＷＷＬ１乃至ＷＷＬＮと、配線ＢＬ１乃至ＢＬＮと、配線ＲＢＬと、配線ＳＥＬと、配線ＳＬと、を有する。トランジスタＯＳ１乃至ＯＳＮは、メモリセル２０ｂのスイッチＳ１乃至ＳＮに相当する。
メモリセル２００ｂにおいて、容量素子Ｃ１の第１の端子はトランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの一方は、トランジスタＭ０のゲートに電気的に接続される。トランジスタＯＳ１のソース及びドレインの他方は、配線ＢＬ１に電気的に接続される。トランジスタＯＳ１のゲートは、配線ＷＷＬ１に電気的に接続される。容量素子Ｃ２の第１の端子は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの一方は、容量素子Ｃ１の第２の端子に電気的に接続される。トランジスタＯＳ２のソース及びドレインの他方は、配線ＢＬ２に電気的に接続される。トランジスタＯＳ２のゲートは、配線ＷＷＬ２に電気的に接続される。以下同様に、上記接続関係を容量素子ＣＮ−１まで繰り返すと、容量素子ＣＮ−１の第１の端子は、容量素子ＣＮ−２の第２の端子に電気的に接続される。トランジスタＯＳＮ−１のソース及びドレインの一方は、容量素子ＣＮ−２の第２の端子に電気的に接続される。トランジスタＯＳＮ−１のソース及びドレインの他方は、配線ＢＬＮ−１に電気的に接続される。トランジスタＯＳＮ−１のゲートは、配線ＷＷＬＮ−１に電気的に接続される。また、トランジスタＯＳＮのソース及びドレインの一方は、容量素子ＣＮ−１の第２の端子に電気的に接続される。トランジスタＯＳＮのソース及びドレインの他方は、配線ＢＬＮに電気的に接続される。トランジスタＯＳＮのゲートは、配線ＷＷＬＮに電気的に接続される。また、トランジスタＭ０のソース及びドレインの一方は、配線ＲＢＬに電気的に接続される。トランジスタＭ０のソース及びドレインの他方は、配線ＳＬに電気的に接続される。容量素子ＣＮの第１の端子は、トランジスタＭ０のゲートに電気的に接続される。容量素子ＣＮの第２の端子は、配線ＳＥＬに電気的に接続される。
以下では、トランジスタＯＳ１乃至ＯＳＮを、ｎチャネル型トランジスタとして説明を行う。また、トランジスタＭ０をｐチャネル型トランジスタとして説明を行う。
〈メモリセルの動作例（書き込み動作）〉
次に、メモリセル２００ａの書き込み動作の一例について、図１３を用いて説明を行う。なお、以下の説明は、メモリセル２００ｂについても、適用することが可能である。
図１３は、メモリセル２００ａの書き込み動作のタイミングチャートを示している。上から順に、配線ＷＷＬ１、配線ＷＷＬ２、配線ＢＬ１、配線ＢＬ２、ノードＦＮ１、ノードＦＮ２の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｐ０乃至Ｐ４に分割している。
図示されていないが、期間Ｐ０乃至Ｐ４において、配線ＲＢＬ及び配線ＳＬにはＬレベルの電位が与えられ、配線ＳＥＬにはＨレベルの電位が与えられている。
まず、期間Ｐ０は準備期間であり、配線ＷＷＬ１、ＷＷＬ２及び配線ＢＬ１、ＢＬ２は全てＬレベルになっている。
次に、期間Ｐ１において、配線ＷＷＬ１、ＷＷＬ２はＨレベルの電位が与えられ、トランジスタＯＳ１、ＯＳ２はオン状態になる。
次に、期間Ｐ２において、配線ＢＬ１に電位ＶＤ１が与えられ、ノードＦＮ１に電位ＶＤ１が書き込まれる。
次に、期間Ｐ３において、配線ＷＷＬ１にＬレベルの電位が与えられ、トランジスタＯＳ１はオフ状態になる。その結果、ノードＦＮ１は電気的に浮遊状態になる。また、配線ＢＬ２に、電位ＶＤ２が与えられ、ノードＦＮ２に電位ＶＤ２が書き込まれる。その結果、容量結合により、ノードＦＮ１の電位は変化する。ノードＦＮ１の電位は、電位ＶＤ１、ＶＤ２の値に応じて、電位ＶＦ１乃至ＶＦ４の４通りの電位（４値）をとり得る。
次に、期間Ｐ４において、配線ＷＷＬ２にＬレベルの電位が与えられ、トランジスタＯＳ２はオフ状態になる。その結果、ノードＦＮ１、ＦＮ２に書き込まれた電荷は保持される。
以上の動作によって、メモリセル２００ａに、多値（この場合４値）のデータが書き込まれる。
〈メモリセルの動作例（読み出し動作）〉
次に、メモリセル２００ａの読み出し動作の一例について、図１４を用いて説明を行う。なお、以下の説明は、メモリセル２００ｂについても、適用することが可能である。
図１４は、メモリセル２００ａの読み出し動作のタイミングチャートを示している。上から順に、配線ＳＥＬ、配線ＲＢＬ、配線ＳＬ、ノードＦＮ１、ノードＦＮ２の電位をそれぞれ表している。また、図中には、動作のタイミングを示すために、タイミングチャートを、期間Ｐ４乃至Ｐ７に分割している。
図１４の期間Ｐ４は、図１３の期間Ｐ４の状態を、そのまま受け継いでいる。
図示されていないが、期間Ｐ４乃至Ｐ７において、配線ＷＷＬ１、ＷＷＬ２にはＬレベルの電位が与えられている。すなわち、トランジスタＯＳ１、ＯＳ２はオフ状態を維持し、ノードＦＮ１、ＦＮ２に書き込まれた電荷は保持され続けている。
次に、期間Ｐ５において、配線ＲＢＬにＨレベルの電位が与えられ、配線ＲＢＬと配線ＳＬとの間に電位差が生じる。トランジスタＭ０はオフ状態を維持しているので、配線ＲＢＬと配線ＳＬとの間に電流は流れない。
次に、期間Ｐ６において、配線ＳＥＬにＬレベルの電位が与えられる。その結果、ノードＦＮ１の電位が低下し、トランジスタＭ０のＶＧＳ（ゲートとソース間の電位差）がＶＴＨ（トランジスタＭ０の閾値電圧）を下まわり、トランジスタＭ０がオン状態になる。また同時に、配線ＲＢＬは、電源から遮断され、電気的に浮遊状態にされる。
期間Ｐ６では、配線ＲＢＬと配線ＳＬとの間に電流が流れる。配線ＲＢＬは、電気的に浮遊状態にあるため、配線ＲＢＬの電位は徐々に低下する。最終的には、トランジスタＭ０のＶＧＳが、ＶＴＨを上回った時点で、電流の流れは止まり、配線ＲＢＬの電位低下は停止する。
この時の配線ＲＢＬの電位をデジタルデータに変換することで、ノードＦＮ１、ＦＮ２に書き込まれたデータを読みとることが可能になる。
次に、期間Ｐ７において、配線ＲＢＬにＬレベルの電位を与え、配線ＳＥＬにＨレベルの電位を与えることで、メモリセル２００ａを、期間Ｐ４の状態に戻す。
以上の動作によって、メモリセル２００ａに書き込まれた多値データを読み出すことが可能になる。
なお、図１３及び図１４において、電位ＶＤ１，ＶＤ２に１ビット（２値）の電位が与えられ、メモリセル２００ａに２ビット（４値）の電位が書き込まれた例を示したが、本発明の一態様はこれに限定されない。例えば、電位ＶＤ１、ＶＤ２にそれぞれＭビット（２Ｍ値）の電位を与え（Ｍは２以上の自然数）、メモリセル２００ａにＭ×２ビット（２Ｍ×２値）の電位を書き込んでも良い。
以下、メモリセル２００ａ、２００ｂの変形例について説明を行う。
〈変形例１〉
メモリセル２００ａ、２００ｂは、配線ＲＢＬ及び配線ＢＬ１を１つの配線に共通化してもよい。その場合の回路図を図１５（Ａ）、（Ｂ）に示す。図１５（Ａ）、（Ｂ）に示すメモリセル２０１ａ、２０１ｂは、配線ＢＬ１が配線ＲＢＬも兼ねている。上記構成にすることで、例えば、メモリセル２０１ａ、２０１ｂに書き込まれたデータを配線ＢＬ１で読み出し、外部に設けた補正回路でデータを補正し、配線ＢＬ１を介して、補正したデータをノードＦＮ１に書き込むことが可能になる。
〈変形例２〉
メモリセル２００ａ、２００ｂは、トランジスタＭ０をｎチャネル型トランジスタにしてもよい。その場合の回路図を図１６（Ａ）、（Ｂ）に示す。図１６（Ａ）、（Ｂ）に示すメモリセル２０２ａ、２０２ｂは、トランジスタＭ０がｎチャネル型トランジスタとして動作する。
〈変形例３〉
メモリセル２００ａ、２００ｂは、トランジスタＯＳ１乃至ＯＳＮに、第２のゲートを設けても良い。その場合の回路図を図１７（Ａ）、（Ｂ）に示す。図１７（Ａ）、（Ｂ）に示すメモリセル２０３ａ、２０３ｂは、トランジスタＯＳ１乃至ＯＳＮに第２のゲートが設けられ、これら第２のゲートには、電位ＶＢＧが与えられている。トランジスタＯＳ１乃至ＯＳＮは、第２のゲートを設けることで、トランジスタの閾値を制御し、ノーマリ・オフを実現することが可能になる。なお、トランジスタＯＳ１乃至ＯＳＮにおいて、第２のゲートは、半導体層を間に介して、第１のゲートと重なるように設ければよい。
〈変形例４〉
メモリセル２００ａ、２００ｂは、トランジスタＯＳ１乃至ＯＳＮに、第２のゲートを設けて、第１のゲートに接続しても良い。その場合の回路図を図１８（Ａ）、（Ｂ）に示す。図１８（Ａ）、（Ｂ）に示すメモリセル２０４ａ、２０４ｂは、トランジスタＯＳ１乃至ＯＳＮに第２のゲートが設けられ、これら第２のゲートは、第１のゲートに接続されている。第１のゲートと第２のゲートを接続することで、トランジスタＯＳ１乃至ＯＳＮは、オン電流を向上させることが可能になる。なお、トランジスタＯＳ１乃至ＯＳＮにおいて、第２のゲートは、半導体層を間に介して、第１のゲートと重なるように設ければよい。
〈変形例５〉
メモリセル２００ａは、ノードＦＮ２に容量素子Ｃ３を設けても良い。その場合の回路図を図４１（Ａ）に示す。図４１（Ａ）に示すメモリセル２０５ａにおいて、容量素子Ｃ３の第１の端子は、ノードＦＮ２に電気的に接続され、容量素子Ｃ３の第２の端子は、配線ＳＥＬ２に電気的に接続されている。配線ＳＥＬ、ＳＥＬ２の電位を制御することで、メモリセル２０５ａのデータ読み出しが可能になる。
同様に、メモリセル２００ｂは、ノードＦＮＮに容量素子ＣＮ＋１を設けても良い。その場合の回路図を図４１（Ｂ）に示す。図４１（Ｂ）に示すメモリセル２０５ｂにおいて、容量素子ＣＮ＋１の第１の端子は、ノードＦＮＮに電気的に接続され、容量素子ＣＮ＋１の第２の端子は、配線ＳＥＬ２に電気的に接続されている。配線ＳＥＬ、ＳＥＬ２の電位を制御することで、メモリセル２０５ｂのデータ読み出しが可能になる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したメモリセルを用いることが可能な、半導体装置の一例について図１９乃至図２２を用いて説明する。
〈半導体装置の構成例〉
図１９は、メモリセル５１０を有する、半導体装置の構成例を示すブロック図である。
図１９に示す半導体装置５００は、メモリセル５１０が複数設けられたメモリセルアレイ５０１、行選択ドライバ５０２、列選択ドライバ５０３、およびＡ／Ｄコンバータ５０４を有する。なお半導体装置５００は、ｍ行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモリセル５１０を有する。また、図１９では、（ｍ−１）行目のメモリセル５１０に接続された配線ＷＷＬ１［ｍ−１］乃至ＷＷＬＮ［ｍ−１］、及び、配線ＳＥＬ［ｍ−１］を示し、ｍ行目のメモリセル５１０に接続された配線ＷＷＬ１［ｍ］乃至ＷＷＬＮ［ｍ］、及び、配線ＳＥＬ［ｍ］を示し、（ｎ−１）列目のメモリセル５１０に接続された配線ＢＬ１［ｎ−１］乃至ＢＬＮ［ｎ−１］、及び、配線ＲＢＬ［ｎ−１］を示し、ｎ列目のメモリセル５１０に接続された配線ＢＬ１［ｎ］乃至ＢＬＮ［ｎ］、及び、配線ＲＢＬ［ｎ］を示し、（ｎ−１）列目のメモリセル５１０およびｎ列目のメモリセル５１０に接続された配線ＳＬを示している。
メモリセル５１０には、実施の形態１または実施の形態２に示したメモリセルを適用することが可能である。
図１９に示すメモリセルアレイ５０１は、メモリセル５１０が、マトリクス状に設けられている。
なお図１９に示すメモリセルアレイ５０１では、隣り合うメモリセルで、電源線ＳＬを共有化した構成としている。この構成を採用することにより、電源線ＳＬが占めていた分の面積の縮小が図られる。そのため、この構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ５０２は、配線ＷＷＬ１乃至ＷＷＬＮに接続されたトランジスタのオン・オフ状態を制御する機能、及び、配線ＳＥＬの電位を制御する機能、を備えた回路である。行選択ドライバ５０２を備えることで、半導体装置５００は、メモリセル５１０へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ５０３は、メモリセル５１０の各列における配線ＢＬ１乃至ＢＬＮにデータを与える機能、配線ＲＢＬの電位を初期化する機能、配線ＲＢＬを電気的に浮遊状態とする機能、及び、配線ＳＬに電位を与える機能を備えた回路である。列選択ドライバ５０３を備えることで、半導体装置５００は、メモリセル５１０へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
Ａ／Ｄコンバータ５０４は、アナログ値である配線ＲＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ５０４を備えることで、半導体装置５００は、メモリセル５１０より読み出されたデータに対応する配線ＲＢＬの電位を外部に出力することができる。
なおＡ／Ｄコンバータ５０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
〈行選択ドライバの構成例〉
図２０は、図１９で説明した行選択ドライバ５０２の構成例を示すブロック図である。
図２０に示す行選択ドライバ５０２は、デコーダ５１７、および読み出し書き込み制御回路５１８を有する。読み出し書き込み制御回路５１８は配線ＷＷＬ１乃至ＷＷＬＮ、及び、配線ＳＥＬに接続され、各行毎に設けられる。
デコーダ５１７は、いずれかの行を選択するための信号を出力する回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従って、いずれかの行の読み出し書き込み制御回路５１８を選択する回路である。デコーダ５１７を備えることで、行選択ドライバ５０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
読み出し書き込み制御回路５１８は、デコーダ５１７で選択された行の、書き込み信号を出力する機能および読み出し信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路５１８は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ又は読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って書き込み信号又は読み出し信号を選択的に出力する回路である。読み出し書き込み制御回路５１８を備えることで、行選択ドライバ５０２は、デコーダ５１７で選択された行での、書き込み信号又は読み出し信号を選択して出力することができる。
〈列選択ドライバの構成例〉
図２１は、図１９で説明した列選択ドライバ５０３の構成例を示すブロック図である。
図２１に示す列選択ドライバ５０３は、デコーダ５２１、ラッチ回路５２２、スイッチ回路５２４、およびトランジスタ５２６を有する。前述の各回路およびトランジスタは、列毎に設けられる。各列のラッチ回路５２２は、配線ＢＬ１乃至ＢＬＮに設けられる。また各列のスイッチ回路５２４およびトランジスタ５２６は、配線ＲＢＬに接続される。
デコーダ５２１は、列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号ＡｄｄｒｅｓｓおよびデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路５２２にデータＤａｔａを出力する回路である。デコーダ５２１を備えることで、列選択ドライバ５０３は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ５２１に入力されるデータＤａｔａは、Ｎビットのデジタルデータである。Ｎビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。デコーダ５２１は、ＮビットのデジタルデータＤａｔａを１ビットごとに分割し、配線ＢＬ１乃至ＢＬＮに供給する機能を有する。
ラッチ回路５２２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ回路５２２は、ラッチ信号Ｗ＿ＬＡＴ１乃至Ｗ＿ＬＡＴＮが入力され、該ラッチ信号Ｗ＿ＬＡＴ１乃至Ｗ＿ＬＡＴＮに従って記憶したデータＤａｔａをメモリセル５１０に出力するフリップフロップ回路である。ラッチ回路５２２を備えることで、列選択ドライバ５０３は、任意のタイミングでデータの書き込みを行うことができる。
スイッチ回路５２４は、配線ＲＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによりアナログスイッチをオフにすることで、配線ＲＢＬを電気的に浮遊状態とする回路である。
トランジスタ５２６は、初期化するための電位ＧＮＤを配線ＲＢＬに与える機能、および配線ＲＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で電位ＧＮＤを配線ＲＢＬに与え、その後配線ＲＢＬを電気的に浮遊状態とするスイッチである。トランジスタ５２６を備えることで、列選択ドライバ５０３は、電位ＧＮＤを配線ＲＢＬに与えた後、配線ＲＢＬを電気的に浮遊状態に保持することができる。
なお、図２１は、デコーダ５２１がＮビットのデータを、１ビットごとに分割し、配線ＢＬ１乃至ＢＬＮに供給する場合を示しているが、本発明の一態様はこれに限定されない。例えば、デコーダ５２１は、Ｎビットのデータを、２ビット以上ごとに分割し、配線ＢＬ１乃至ＢＬＮに供給しても良い。そのときの列選択ドライバの構成例を図３８に示す。図３８に示す列選択ドライバ５０５は、配線ＢＬ１乃至ＢＬＮに、Ｄ／Ａコンバータ５２３を設けている点で、図２１の列選択ドライバ５０３と異なる。
Ｄ／Ａコンバータ５２３は、入力されるデジタル値のデータを、アナログ値のデータに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ５２３は、入力されるデータのビット数が２ビットであれば、複数の電位Ｖ０乃至Ｖ３の４段階の電位のいずれかに変換して出力することができる。
〈Ａ／Ｄコンバータの構成例〉
図２２は、図１９で説明したＡ／Ｄコンバータ５０４の構成例を示すブロック図である。
図２２に示すＡ／Ｄコンバータ５０４は、コンパレータ５３１、エンコーダ５３２、ラッチ回路５３３、およびバッファ５３４を有する。また各列のバッファ５３４は、データＤｏｕｔを出力する。
コンパレータ５３１は、配線ＲＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、配線ＲＢＬの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ５３１を備え、それぞれのコンパレータ５３１に配線ＲＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、配線ＲＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５３１を備えることで、Ａ／Ｄコンバータ５０４は、配線ＲＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
なお、一例として図２２で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。
エンコーダ５３２は、コンパレータ５３１から出力される配線ＲＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５３１より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５３２を備えることで、Ａ／Ｄコンバータ５０４は、メモリセル５１０から読み出されたデータをデジタル値のデータとすることができる。
ラッチ回路５３３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ回路５３３は、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５３４に出力するフリップフロップ回路である。ラッチ回路５３３を備えることで、Ａ／Ｄコンバータ５０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５３３は、省略することができる。
バッファ５３４は、ラッチ回路５３３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５３４を備えることで、Ａ／Ｄコンバータ５０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５３４は、省略することができる。
（実施の形態４）
本実施の形態では、実施の形態１で示したスイッチＳ１乃至ＳＮ、又は、トランジスタＯＳ１乃至ＯＳＮに適用可能な、ＯＳトランジスタの構成例について説明を行う。
〈トランジスタの構成例１〉
図２３（Ａ）乃至図２３（Ｄ）は、トランジスタ６００の上面図および断面図である。図２３（Ａ）は上面図であり、図２３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２３（Ｂ）に相当し、図２３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２３（Ｃ）に相当し、図２３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図２３（Ｄ）に相当する。なお、図２３（Ａ）乃至図２３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５１と、絶縁膜６５１上に形成された導電膜６７４と、絶縁膜６５１及び導電膜６７４上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、第１の半導体６６１、第２の半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する第３の半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の半導体６６１、第２の半導体６６２および第３の半導体６６３をまとめて、半導体６６０と呼称する。
導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。
導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。
絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。
導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。
絶縁膜６５６及び絶縁膜６５２は、トランジスタ６００の第２のゲート絶縁膜としての機能を有する。
導電膜６７３と導電膜６７４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜６７４は、場合によっては省略することもできる。
図２３（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。
トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図２４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２４（Ａ）は、図２３（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図２４（Ｂ）は、図２４（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図２４（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。
図２４（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
〈トランジスタの作製方法〉
以下では、図２３で示したトランジスタ６００の作製方法について、図２５及び図２６で説明を行う。なお、図２５及び図２６の左側には、トランジスタのチャネル長方向の断面図（図２３（Ａ）における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示し、図２５及び図２６の右側には、トランジスタのチャネル幅方向の断面図（図２３（Ａ）における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示している。
まず、基板６４０上に、絶縁膜６５１ａを成膜し、導電膜６７４を形成した後、絶縁膜６５１ｂを成膜する（図２５（Ａ））。
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
絶縁膜６５１ａ及び絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、絶縁膜６５１ａ及び絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
絶縁膜６５１ａ及び絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図２５（Ｂ）参照）。
また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
なお、以降では、絶縁膜６５１ａ及び絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。
次に、絶縁膜６５６、絶縁膜６５２、半導体６６１ｉ、６６２ｉを成膜する（図２５（Ｃ）参照）。
絶縁膜６５６及び絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
半導体６６１ｉ、６６２ｉは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１ｉ、６６２ｉは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
半導体６６１ｉ、６６２ｉに用いることができる材料は、図２３及び図２４の半導体６６１及び半導体６６２の記載を参照すればよい。
なお、半導体６６１ｉ、６６２ｉとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
ここで、半導体６６１ｉを形成した後に、半導体６６１ｉに酸素を導入してもよい。例えば、成膜後の半導体６６１ｉに酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体６６１ｉ、６６２ｉを成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１、６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
その後、ハードマスク６７８を用いて半導体６６１ｉ、６６２ｉを加工し、島状の半導体６６１、６６２を形成する（図２５（Ｄ）参照）。なお、半導体６６１ｉ、６６２ｉのエッチングの際に、絶縁膜６５２の一部がエッチングされ薄膜化することがある。したがって、当該エッチングにより絶縁膜６５２が消失しないよう、予め厚く形成しておくことが好ましい。
ハードマスク６７８として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、ハードマスク６７８には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
ハードマスク６７８の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、レジストマスクを形成し、エッチングにより、ハードマスク６７８を、導電膜６７１、６７２に加工する（図２６（Ａ）参照）。ここで、ハードマスク６７８のエッチングの際に、半導体６６２や絶縁膜６５２の上部の一部がエッチングされ、導電膜６７１、６７２と重ならない部分が薄膜化することがある。したがって、半導体６６２の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
次に、半導体６６３及び絶縁膜６５３を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図２６（Ｂ）参照）。
次に導電膜６７３を成膜し、レジストマスクを形成し、エッチングにより該導電膜６７３を加工し、その後レジストマスクを除去してゲート電極を形成する（図２６（Ｃ）参照）。
半導体６６３、絶縁膜６５３及び導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
半導体６６３及び絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３及び半導体６６３をエッチングしてもよい。
また半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体６６３に用いることができる材料は、図２３及び図２４の半導体６６３の記載を参照すればよい。
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜６５３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
次に、絶縁膜６５４を形成する。絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。またこのとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６及び絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。
続いて、絶縁膜６５５を形成する（図２６（Ｄ）参照）。絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
〈トランジスタの構成例２〉
図２３で示したトランジスタ６００は、導電膜６７４を省略してもよい。
一例を図２７に示す。図２７（Ａ）乃至図２７（Ｄ）は、トランジスタ６００ａの上面図および断面図である。図２７（Ａ）は上面図であり、図２７（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２７（Ｂ）に相当し、図２７（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２７（Ｃ）に相当し、図２７（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図２７（Ｄ）に相当する。なお、図２７（Ａ）乃至図２７（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
〈トランジスタの構成例３〉
図２３で示したトランジスタ６００は、導電膜６７３と導電膜６７４を接続しても良い。一例を図２８に示す。
図２８（Ａ）乃至図２８（Ｄ）は、トランジスタ６００ｂの上面図および断面図である。図２８（Ａ）は上面図であり、図２８（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２８（Ｂ）に相当し、図２８（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２８（Ｃ）に相当し、図２８（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図２８（Ｄ）に相当する。なお、図２８（Ａ）乃至図２８（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ６００ｂは、絶縁膜６５３、半導体６６３、絶縁膜６５２及び絶縁膜６５６に開口部６７５を有し、開口部６７５を介して、導電膜６７３と導電膜６７４とが、互いに接続されている。
〈トランジスタの構成例４〉
図２３で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図２９に示す。
図２９に示すトランジスタ６００ｃは、図２３（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
〈トランジスタの構成例５〉
図２３で示したトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図３０に示す。
図３０に示すトランジスタ６００ｄは、図２３（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
〈トランジスタの構成例６〉
図２３で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図３１に示す。
図３１に示すトランジスタ６００ｅは、図２３（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
〈トランジスタの構成例７〉
図３２（Ａ）及び図３２（Ｂ）は、トランジスタ６８０の上面図および断面図である。図３２（Ａ）は上面図であり、図３２（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図３２（Ｂ）に相当する。なお、図３２（Ａ）及び図３２（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図３２（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。
導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。
導電膜６８９及び導電膜６８８の詳細は、図２３に示す導電膜６７３及び導電膜６７４の記載を参照すればよい。
導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。
半導体６８２の詳細は、図２３に示す半導体６６２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜６８３及び導電膜６８４の詳細は、図２３に示す導電膜６７１及び導電膜６７２の記載を参照すればよい。
絶縁膜６８１の詳細は、図２３に示す絶縁膜６５３の記載を参照すればよい。
なお、図３２（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図３２（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。
例えば、絶縁膜６８６及び絶縁膜６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
〈チップのデバイス構造例１〉
図３３に示す断面図は、メモリセル１００ａが１つのチップに形成された例を示している。
図３３に示すメモリセル１００ａは、下から層７０１、７０２、７０３、７０４、７０５、７０６、７０７、７０８、７０９を有している。
層７０１は、基板７１０と、基板７１０に形成されたトランジスタＭ０、Ｍ１と、素子分離層７１２と、プラグ７３１などの複数のプラグと、を有している。
層７０２は、配線ＳＥＬなどの複数の配線を有している。
層７０３は、プラグ７３２などの複数のプラグを有している。
層７０４は、配線ＳＬ、ＲＢＬなどの複数の配線を有している。
層７０５は、トランジスタＯＳ１と、絶縁膜７９１、７９２、７９３と、プラグ７３３、７３４などの複数のプラグと、を有している。また、トランジスタＯＳ１のゲートは配線ＷＷＬ１としての機能を有する。
層７０６は、配線ＢＬ１などの複数の配線を有する。
層７０７は、容量素子Ｃ１を有する。容量素子Ｃ１は、第１の電極７２１と、絶縁膜７２２と、第２の電極７２３と、を有する。
層７０８は、トランジスタＯＳ２と、絶縁膜７９４、７９５、７９６と、プラグ７３５、７３６などの複数のプラグと、を有している。また、トランジスタＯＳ２のゲートは配線ＷＷＬ２としての機能を有する。
層７０９は、配線ＢＬ２を有する。
図３３は、メモリセル１００ａの構成例の１つであり、メモリセル１００ａは、これに限定されない。例えば、容量素子Ｃ１をトランジスタＯＳ２の上層に形成しても良い。また、容量素子Ｃ１を、トランジスタＯＳ１とトランジスタＭ０、Ｍ１の間の層に設けても良い。
また、トランジスタＯＳ１乃至ＯＳＮを有するメモリセル１００ｂを形成する場合、図３３に示すトランジスタＯＳ２の上に、トランジスタＯＳ３乃至ＯＳＮを順に形成すればよい。
基板７１０としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板７１０として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
図３３では、一例として、基板７１０に単結晶シリコンウェハを用いた例を示している。
トランジスタＭ０、Ｍ１は、ウェル７７１に設けられたチャネル形成領域７７２と、チャネル形成領域７７２を挟むように設けられた低濃度不純物領域７７３及び高濃度不純物領域７７４（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域７７５と、チャネル形成領域７７２上に設けられたゲート絶縁膜７７６と、ゲート絶縁膜７７６上に設けられたゲート電極７７７と、を有する。ゲート電極７７７の側面には、サイドウォール絶縁膜７７８、７７９が設けられている。なお、導電性領域７７５には、金属シリサイド等を用いることができる。
トランジスタＯＳ１、ＯＳ２は、先に述べたトランジスタ６００、トランジスタ６００ａ乃至６００ｅ、及び、トランジスタ６８０を適用することが可能である。図３３は、図２９のトランジスタ６００ｃを適用した場合の断面図である。
絶縁膜７９１乃至７９６は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ０の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
〈チップのデバイス構造例２〉
図３４に示す断面図は、メモリセル２００ａが１つのチップに形成された例を示している。
図３４に示すメモリセル２００ａは、下から層７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８を有している。
層７４１は、基板７１０と、基板７１０に形成されたトランジスタＭ０と、素子分離層７１２と、プラグ７５１などの複数のプラグと、を有している。
層７４２は、配線ＳＬなどの複数の配線を有している。
層７４３は、トランジスタＯＳ１と、絶縁膜７９１、７９２、７９３と、プラグ７５２、７５３などの複数のプラグと、を有している。また、トランジスタＯＳ１のゲートは配線ＷＷＬ１としての機能を有する。
層７４４は、配線ＢＬ１などの複数の配線を有する。
層７４５は、容量素子Ｃ１、Ｃ２と、プラグ７５４などの複数のプラグを有する。容量素子Ｃ１は、第１の電極７２１と、絶縁膜７２２と、第２の電極７２３と、を有する。容量素子Ｃ２は、第１の電極７２４と、絶縁膜７２５と、第２の電極７２６と、を有する。
層７４６は、配線ＳＥＬなどの複数の配線を有する。
層７４７は、トランジスタＯＳ２と、絶縁膜７９４、７９５、７９６と、プラグ７５５、７５６などの複数のプラグと、を有している。また、トランジスタＯＳ２のゲートは配線ＷＷＬ２としての機能を有する。
層７４８は、配線ＢＬ２を有する。
図３４は、メモリセル２００ａの構成例の１つであり、メモリセル２００ａは、これに限定されない。例えば、容量素子Ｃ１、Ｃ２をトランジスタＯＳ２の上層に形成しても良い。また、容量素子Ｃ１、Ｃ２を、トランジスタＯＳ１とトランジスタＭ０の間の層に設けても良い。
また、トランジスタＯＳ１乃至ＯＳＮを有するメモリセル２００ｂを形成する場合、図３４に示すトランジスタＯＳ２の上に、トランジスタＯＳ３乃至ＯＳＮを順に形成すればよい。
基板７１０、トランジスタＭ０、トランジスタＯＳ１、ＯＳ２、及び絶縁膜７９１乃至７９６の詳細については、図３３での記載を参照すればよい。
なお、図３３及び図３４に示す配線及びプラグには、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、図３３及び図３４の符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
（実施の形態５）
本実施の形態では、実施の形態１又は２に示したメモリセルを用いることが可能なＣＰＵについて説明する。
図３５は、ＣＰＵの一例の構成を示すブロック図である。
図３５に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３５に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３５に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１又は２に示したメモリセルを用いることができる。
図３５に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。
図３６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３６（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図３６（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図３７を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３７（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３７（Ｃ）参照）、乗り物類（自転車等、図３７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３７（Ｅ）、図３７（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
（実施の形態８）
本実施の形態では、実施の形態３で示したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
１０ａ メモリセル
１０ｂ メモリセル
２０ａ メモリセル
２０ｂ メモリセル
１００ａ メモリセル
１００ｂ メモリセル
１０１ａ メモリセル
１０１ｂ メモリセル
１０２ａ メモリセル
１０２ｂ メモリセル
１０３ａ メモリセル
１０３ｂ メモリセル
１０４ａ メモリセル
１０４ｂ メモリセル
１０５ａ メモリセル
１０５ｂ メモリセル
１０６ａ メモリセル
１０６ｂ メモリセル
２００ａ メモリセル
２００ｂ メモリセル
２０１ａ メモリセル
２０１ｂ メモリセル
２０２ａ メモリセル
２０２ｂ メモリセル
２０３ａ メモリセル
２０３ｂ メモリセル
２０４ａ メモリセル
２０４ｂ メモリセル
２０５ａ メモリセル
２０５ｂ メモリセル
５００ 半導体装置
５０１ メモリセルアレイ
５０２ 行選択ドライバ
５０３ 列選択ドライバ
５０４ Ａ／Ｄコンバータ
５０５ 列選択ドライバ
５１０ メモリセル
５１７ デコーダ
５１８ 制御回路
５２１ デコーダ
５２２ ラッチ回路
５２３ Ｄ／Ａコンバータ
５２４ スイッチ回路
５２６ トランジスタ
５３１ コンパレータ
５３２ エンコーダ
５３３ ラッチ回路
５３４ バッファ
６００ トランジスタ
６００ａ トランジスタ
６００ｂ トランジスタ
６００ｃ トランジスタ
６００ｄ トランジスタ
６００ｅ トランジスタ
６４０ 基板
６５１ 絶縁膜
６５１ａ 絶縁膜
６５１ｂ 絶縁膜
６５２ 絶縁膜
６５３ 絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６５６ 絶縁膜
６６０ 半導体
６６１ 半導体
６６１ｉ 半導体
６６２ 半導体
６６２ｉ 半導体
６６３ 半導体
６７１ 導電膜
６７１ａ 導電膜
６７１ｂ 導電膜
６７２ 導電膜
６７２ａ 導電膜
６７２ｂ 導電膜
６７３ 導電膜
６７４ 導電膜
６７５ 開口部
６７８ ハードマスク
６８０ トランジスタ
６８１ 絶縁膜
６８２ 半導体
６８３ 導電膜
６８４ 導電膜
６８５ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６８８ 導電膜
６８９ 導電膜
７０１ 層
７０２ 層
７０３ 層
７０４ 層
７０５ 層
７０６ 層
７０７ 層
７０８ 層
７０９ 層
７１０ 基板
７１２ 素子分離層
７２１ 電極
７２２ 絶縁膜
７２３ 電極
７２４ 電極
７２５ 絶縁膜
７２６ 電極
７３１ プラグ
７３２ プラグ
７３３ プラグ
７３４ プラグ
７３５ プラグ
７３６ プラグ
７４１ 層
７４２ 層
７４３ 層
７４４ 層
７４５ 層
７４６ 層
７４７ 層
７４８ 層
７５１ プラグ
７５２ プラグ
７５３ プラグ
７５４ プラグ
７５５ プラグ
７５６ プラグ
７７１ ウェル
７７２ チャネル形成領域
７７３ 低濃度不純物領域
７７４ 高濃度不純物領域
７７５ 導電性領域
７７６ ゲート絶縁膜
７７７ ゲート電極
７７８ サイドウォール絶縁膜
７７９ サイドウォール絶縁膜
７９１ 絶縁膜
７９２ 絶縁膜
７９３ 絶縁膜
７９４ 絶縁膜
７９５ 絶縁膜
７９６ 絶縁膜
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ

Claims (13)

  1. トランジスタと、
    第１及び第２のスイッチと、
    容量素子と、を有し、
    前記容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    第１の電位は、前記第１のスイッチを介して、前記トランジスタのゲートに与えられ、
    第２の電位は、前記第２のスイッチを介して、前記容量素子の第２の端子に与えられ、
    前記容量素子の容量値が、前記トランジスタのゲート容量値と等しいことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１及び第２のスイッチはチャネル形成領域に酸化物半導体を含むトランジスタであることを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１のスイッチは前記トランジスタの上に設けられ、
    前記第２のスイッチは、前記第１のスイッチの上に設けられることを特徴とする半導体装置。
  4. トランジスタと、
    第１乃至第Ｎのスイッチと（Ｎは３以上の自然数）、
    第１乃至第Ｎ−１の容量素子と、を有し、
    前記第１の容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    前記第Ｊの容量素子の第１の端子は、前記第Ｊ−１の容量素子の第２の端子に電気的に接続され（Ｊは２以上、Ｎ−１以下の自然数）、
    第１の電位は、前記第１のスイッチを介して、前記トランジスタのゲートに与えられ、
    第Ｋの電位は、前記第Ｋのスイッチを介して、前記第Ｋ−１の容量素子の第２の端子に与えられ（Ｋは２以上、Ｎ以下の自然数）、
    前記第１の容量素子の容量値が、前記トランジスタのゲート容量値と等しく、
    前記第Ｊの容量素子の容量値が、前記第Ｊ−１の容量素子の容量値と等しい、ことを特徴とする半導体装置。
  5. 請求項４において、
    前記第１乃至第Ｎのスイッチはチャネル形成領域に酸化物半導体を含むトランジスタであることを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記第１のスイッチは前記トランジスタの上に設けられ、
    前記第Ｋのスイッチは、前記第Ｋ−１のスイッチの上に設けられることを特徴とする半導体装置。
  7. トランジスタと、
    第１及び第２のスイッチと、
    第１及び第２の容量素子と、を有し、
    前記第１の容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    前記第２の容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    第１の電位は、前記第１のスイッチを介して、前記トランジスタのゲートに与えられ、
    第２の電位は、前記第２のスイッチを介して、前記第１の容量素子の第２の端子に与えられ、
    第３の電位は、前記第２の容量素子の第２の端子に与えられ、
    前記第１の容量素子の容量値が、前記トランジスタのゲート容量値と前記第２の容量素子の容量値との和に等しい、ことを特徴とする半導体装置。
  8. 請求項７において、
    前記第１及び第２のスイッチはチャネル形成領域に酸化物半導体を含むトランジスタであることを特徴とする半導体装置。
  9. 請求項７または請求項８において、
    前記第１のスイッチは前記トランジスタの上に設けられ、
    前記第２のスイッチは、前記第１のスイッチの上に設けられることを特徴とする半導体装置。
  10. トランジスタと、
    第１乃至第Ｎのスイッチと（Ｎは３以上の自然数）、
    第１乃至第Ｎの容量素子と、を有し、
    前記第１の容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    前記第Ｎの容量素子の第１の端子は、前記トランジスタのゲートに電気的に接続され、
    前記第Ｊの容量素子の第１の端子は、前記第Ｊ−１の容量素子の第２の端子に電気的に接続され（Ｊは２以上、Ｎ−１以下の自然数）、
    第１の電位は、前記第１のスイッチを介して、前記トランジスタのゲートに与えられ、
    第Ｋの電位は、前記第Ｋのスイッチを介して、前記第Ｋ−１の容量素子の第２の端子に与えられ（Ｋは２以上、Ｎ以下の自然数）、
    第Ｎ＋１の電位は、前記第Ｎの容量素子の第２の端子に与えられ、
    前記第１の容量素子の容量値が、前記トランジスタのゲート容量値と前記第Ｎの容量素子の容量値との和に等しく、
    前記第Ｊの容量素子の容量値が、前記第Ｊ−１の容量素子の容量値と等しい、ことを特徴とする半導体装置。
  11. 請求項１０において、
    前記第１乃至第Ｎのスイッチはチャネル形成領域に酸化物半導体を含むトランジスタであることを特徴とする半導体装置。
  12. 請求項１０または請求項１１において、
    前記第１のスイッチは前記トランジスタの上に設けられ、
    前記第Ｋのスイッチは、前記第Ｋ−１のスイッチの上に設けられることを特徴とする半導体装置。
  13. 請求項１乃至請求項１２のいずれか一項に記載の半導体装置と、
    マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182280A (ja) * 2017-04-19 2018-11-15 日本特殊陶業株式会社 セラミックス部材
US10600875B2 (en) 2016-07-01 2020-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2020254914A1 (ja) * 2019-06-21 2020-12-24 株式会社半導体エネルギー研究所 酸化物半導体を用いる記憶回路

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP6833315B2 (ja) 2014-12-10 2021-02-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI720097B (zh) 2016-07-11 2021-03-01 日商半導體能源硏究所股份有限公司 濺射靶材及濺射靶材的製造方法
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
WO2019175698A1 (ja) 2018-03-12 2019-09-19 株式会社半導体エネルギー研究所 金属酸化物、及び金属酸化物を有するトランジスタ
JP7221668B2 (ja) * 2018-12-04 2023-02-14 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250044A (ja) * 2006-03-14 2007-09-27 Sony Corp 半導体メモリデバイスおよびその動作方法
JP2012256398A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP2012256400A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014209402A (ja) * 2013-03-22 2014-11-06 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4609986A (en) 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4642487A (en) 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
JPH0612799B2 (ja) 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
WO2002101928A1 (fr) 2001-06-06 2002-12-19 Matsushita Electric Industrial Co., Ltd. Selecteur non volatil et dispositif de circuit integre
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6888373B2 (en) 2003-02-11 2005-05-03 Altera Corporation Fracturable incomplete look up table for area efficient logic elements
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
WO2005098955A1 (en) 2004-04-09 2005-10-20 Semiconductor Energy Laboratory Co., Ltd. Limiter and semiconductor device using the same
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
AU2006233503A1 (en) 2005-04-14 2006-10-19 Tallinn University Of Technology Method of preparing zinc oxide nanorods on a substrate by chemical spray pyrolysis
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007053321A (ja) 2005-08-19 2007-03-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101996773B1 (ko) 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220153647A (ko) 2009-10-29 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102451852B1 (ko) 2009-11-20 2022-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104332177B (zh) 2009-11-20 2018-05-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路，以及使用其的半导体器件
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102804360B (zh) 2009-12-25 2014-12-17 株式会社半导体能源研究所 半导体装置
WO2011080998A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
CN102656691B (zh) 2009-12-28 2015-07-29 株式会社半导体能源研究所 存储器装置和半导体装置
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011086847A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011086846A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011086812A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101791279B1 (ko) 2010-01-15 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101787734B1 (ko) 2010-01-20 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR102395345B1 (ko) 2010-01-20 2022-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
EP2526622B1 (en) 2010-01-20 2015-09-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN102714209B (zh) 2010-01-22 2015-09-16 株式会社半导体能源研究所 半导体存储器件及其驱动方法
KR101800850B1 (ko) 2010-01-29 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
CN106847816A (zh) 2010-02-05 2017-06-13 株式会社半导体能源研究所 半导体装置
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8686415B2 (en) 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2012157532A1 (en) 2011-05-16 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US9673823B2 (en) 2011-05-18 2017-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP5820336B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI595502B (zh) 2012-05-18 2017-08-11 半導體能源研究所股份有限公司 記憶體裝置和用於驅動記憶體裝置的方法
US9437273B2 (en) 2012-12-26 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9286953B2 (en) 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20150128820A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
KR20150128823A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
TWI633650B (zh) 2013-06-21 2018-08-21 半導體能源研究所股份有限公司 半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250044A (ja) * 2006-03-14 2007-09-27 Sony Corp 半導体メモリデバイスおよびその動作方法
JP2012256398A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP2012256400A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014209402A (ja) * 2013-03-22 2014-11-06 株式会社半導体エネルギー研究所 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600875B2 (en) 2016-07-01 2020-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10964787B2 (en) 2016-07-01 2021-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2018182280A (ja) * 2017-04-19 2018-11-15 日本特殊陶業株式会社 セラミックス部材
WO2020254914A1 (ja) * 2019-06-21 2020-12-24 株式会社半導体エネルギー研究所 酸化物半導体を用いる記憶回路

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