KR102567663B1

KR102567663B1 - 저-누설 트랜지스터들이 있는 플립-플롭 회로

Info

Publication number: KR102567663B1
Application number: KR1020197014833A
Authority: KR
Inventors: 찰스 오거스틴; 라파엘 리오스; 솜나스 폴; 무하마드 엠. 켈라
Original assignee: 인텔 코포레이션
Priority date: 2016-12-28
Filing date: 2017-11-28
Publication date: 2023-08-17
Also published as: EP3563480B1; WO2018125463A1; US20180181175A1; EP3563480A1; CN110024289A; EP3563480A4; KR20190092393A; CN110024289B; US10423203B2

Abstract

실시예들은 저-누설 트랜지스터들이 있는 플립-플롭 회로에 대한 장치들, 방법들, 및 시스템들을 포함한다. 로직 회로가 슬립 상태에 있을 때 플립-플롭 회로는 로직 회로에 대한 데이터를 저장하기 위해 집적 회로의 로직 회로에 연결될 수 있다. 플립-플롭 회로는 신호 경로를 따라 로직 회로에 대한 데이터 신호를 전달할 수 있다. 로직 회로가 슬립 상태에 있을 때 커패시터는 데이터 신호의 값을 저장하기 위해 신호 경로와 접지 사이에 연결될 수 있다. IGZO 트랜지스터와 같은, 저-누설 트랜지스터는 커패시터와 신호 경로 사이에 연결될 수 있고, 로직 회로가 액티브 상태로부터 슬립 상태로 전이할 때 선택적으로 턴 온되어, 데이터 신호의 값을 커패시터에 저장할 수 있다. 다른 실시예들이 설명되고 청구될 수 있다.

Description

저-누설 트랜지스터들이 있는 플립-플롭 회로

<관련 출원들>

본 출원은 2016년 12월 28일자로 출원된 "FLIP-FLOP CIRCUIT WITH LOW-LEAKAGE TRANSISTORS"라는 명칭의 미국 출원 제15/392,559호에 대한 우선권을 주장한다.

<기술 분야>

본 발명의 실시예들은 일반적으로 전자 회로들의 기술 분야에 관한 것으로, 더욱 특히 저-누설 트랜지스터들이 있는 플립-플롭 회로들에 관한 것이다.

본 명세서에 제공되는 배경 설명은 개시 내용의 정황을 일반적으로 제시하는 목적을 위한 것이다. 본 배경 기술 섹션에서 설명되는 범위까지, 현재 거명된 발명자들의 작업뿐만 아니라, 출원 시점에 종래 기술로서 달리 여겨질 수 없는 설명의 양태들은, 명시적으로든 묵시적으로든 본 개시 내용에 대한 종래 기술로서 인정되지 않는다. 본 명세서에서 달리 표시되지 않는 한, 본 섹션에서 설명되는 접근 방법들은 본 개시 내용에서의 청구항들에 대한 종래 기술이 아니고, 본 섹션에 포함되어 있다는 것에 의해 종래 기술인 것으로 인정되는 것은 아니다.

프로세서들과 같은, 많은 전자 회로들은 사용하지 않는 회로 블록들을 턴 오프하기 위해 전력 게이팅을 사용하고, 그렇게 함으로써 전력을 절약한다. 통상적으로, 일부 데이터는 회로 블록을 턴 오프하기 위해 유지되어야 한다. 그 데이터는 메모리 어레이들, 플립-플롭들, 및/또는 래치들에 저장될 수 있다. 데이터를 저장하는데 사용되는 회로 엘리먼트들은 다른 회로 블록들이 전력 게이팅될 때 전력 게이팅되지 않는 올웨이즈-온 전원에 접속되어야 한다.

실시예들은 첨부 도면들과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 엘리먼트들을 지정한다. 실시예들은 첨부 도면들의 도면들에서 제한으로써가 아니라 예로써 도시된다.
도 1a는, 다양한 실시예들에 따른, 전원에 연결되는 집적 회로를 도시하며, 이러한 집적 회로는 로직 및 플립-플롭을 갖는 회로 블록을 포함한다.
도 1b는, 다양한 실시예들에 따른, 도 1a의 회로 블록의 대안적인 배열을 도시한다.
도 2는, 다양한 실시예들에 따른, 도 1의 플립-플롭 어레이에 포함될 수 있는 플립-플롭 회로를 도시한다.
도 3은, 다양한 실시예들에 따른, 도 2의 플립-플롭 회로 및/또는 도 1의 회로 블록에 제공될 수 있는 신호들의 전압-시간 플롯들을 도시한다.
도 4는, 다양한 실시예들에 따른, 도 1의 플립-플롭 어레이에 포함될 수 있는 다른 플립-플롭 회로를 도시한다.
도 5는, 다양한 실시예들에 따른 도 4의 플립-플롭 회로 및/또는 도 1의 회로 블록에 제공될 수 있는 신호들의 전압-시간 플롯들을 도시한다.
도 6은, 다양한 실시예들에 따른, 본 명세서에 설명되는 장치들 및 방법들을 이용하도록 구성되는 예시적인 시스템을 도시한다.

실시예들은 저-누설 트랜지스터들이 있는 플립-플롭 회로에 대한 장치들, 방법들, 및 시스템들을 포함한다. 회로 블록이 슬립 상태에 있을 때 플립-플롭 회로는 회로 블록에 대한 데이터를 저장하기 위해 집적 회로의 회로 블록에 연결될 수 있다. 플립-플롭 회로는(예를 들어, 클록 신호에 응답하여) 신호 경로를 따라 회로 블록에 대한 데이터 신호를 전달할 수 있다. 회로 블록이 슬립 상태에 있을 때 데이터 신호의 값을 저장하기 위해 신호 경로와 접지 사이에 커패시터가 연결될 수 있다. TFT(thin-film transistor, 예를 들어, IGZO(indium-gallium zinc oxide) 트랜지스터)와 같은, 저-누설 트랜지스터가(예를 들어, 플립-플롭의 슬레이브 스테이지에서) 커패시터와 신호 경로 사이에 연결될 수 있다. 저-누설 트랜지스터는 커패시터를 신호 경로에 도전성으로 연결하기 위해 회로 블록이 액티브 상태로부터 슬립 상태로 전이할 때 선택적으로 턴 온될 수 있고, 그에 의해 데이터 신호의 값을 커패시터에 저장한다. 회로 블록이 슬립 상태로부터 다시 액티브 상태로 전이할 때, 플립-플롭 회로는 데이터 신호의 값을 다시 신호 경로에 복원할 수 있다. 데이터 신호의 값은 플립-플롭 슬레이브 스테이지 값이라고 또한 지칭될 수 있다.

다양한 실시예들에서, 플립-플롭 회로는 제1 노드와 제2 노드 사이의 신호 경로 상에서 연결되는 한 쌍의 교차-연결형 인버터들을 포함할 수 있다. 제1 노드 및 제2 노드는 플립-플롭 회로의 슬레이브 스테이지에 포함될 수 있다. 일부 실시예들에서, 플립-플롭 회로는 2개의 커패시터들을 포함할 수 있다. 회로 블록이 슬립 상태에 있을 때 제1 커패시터는 데이터 신호의 값을 저장할 수 있고, 회로 블록이 슬립 상태에 있을 때 제2 커패시터는 데이터 신호의 반전 값을 저장할 수 있다. 제1 IGZO 트랜지스터가 제1 커패시터와 제1 노드 사이에 연결될 수 있고, 회로 블록이 액티브 상태에서 슬립 상태로 전이할 때 제1 IGZO 트랜지스터는 유지 신호에 응답하여 턴 온된다. 플립-플롭 회로는 IGZO 트랜지스터와 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제1 트랜지스터, 및 제1 트랜지스터와 제2 노드 사이에 연결되는 제2 트랜지스터를 추가로 포함할 수 있고, 회로 블록이 슬립 상태로부터 액티브 상태로 전이할 때 제2 트랜지스터는 복원 신호에 응답하여 턴 온된다.

플립-플롭 회로는 제2 커패시터와 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터를 추가로 포함할 수 있고, 제2 IGZO 트랜지스터는 유지 신호에 응답하여 턴 온된다. 추가적으로, 플립-플롭 회로는 제2 IGZO 트랜지스터와 제2 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제3 트랜지스터, 및 제3 트랜지스터와 제1 노드 사이에 연결되는 제4 트랜지스터를 포함할 수 있고, 회로 블록이 슬립 상태로부터 액티브 상태로 전이할 때 제4 트랜지스터는 복원 신호에 응답하여 턴 온된다. 일부 실시예들에서, 제1, 제2, 제3, 및 제4 트랜지스터들은 CMOS(complementary metal-oxide-semiconductor)(예를 들어, NMOS) 트랜지스터들일 수 있다.

대안적으로, 플립-플롭 회로는 회로 블록이 슬립 상태에 있을 때 데이터 신호의 값을 저장하기 위한 단일 커패시터를 포함할 수 있다. 예를 들어, 커패시터는 제1 노드와 제2 노드 사이에 연결되어, 제1 노드와 제2 노드 사이의 전압 차이에 대응하는 전압을 저장할 수 있다. 플립-플롭 회로는 커패시터의 제1 단자와 제1 노드 사이에 연결되는 제1 트랜지스터, 및 커패시터의 제2 단자와 제2 노드 사이에 연결되는 제2 트랜지스터를 포함할 수 있다. 제1 및 제2 트랜지스터들은 유지 신호에 응답하여(예를 들어, 그들의 게이트 단자들에서 유지 신호를 수신하여), 회로 블록이 액티브 상태로부터 슬립 상태로 전이할 때 턴 온되어 커패시터를 충전하고, 회로 블록이 슬립 상태로부터 액티브 상태로 전이할 때 다시 턴 온되어 제1 노드와 제2 노드 사이의 전압 차이를 복원할 수 있다(그리고 그렇게 함으로써 데이터 신호의 상태를 복원할 수 있음).

일부 실시예들에서, 플립-플롭 회로는 커패시터의 제1 단자와 접지 전위 사이에 연결되고, 커패시터의 제2 단자에 연결되는 게이트 단자를 갖는 제3 트랜지스터, 및 커패시터의 제2 단자와 접지 전위 사이에 연결되고, 커패시터의 제1 단자에 연결되는 게이트 단자를 갖는 제4 트랜지스터를 추가로 포함할 수 있다. 일부 실시예들에서, 제1, 제2, 제3, 및/또는 제4 트랜지스터들은, IGZO 트랜지스터들과 같은, TFT들일 수 있다.

다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 유사한 번호들은 전반적으로 유사한 부분들을 지정하고, 실시될 수 있는 실시예들이 도시에 의해 도시된다. 본 개시 내용의 범위로부터 벗어나지 않고도 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 취해져서는 안되며, 실시예들의 범위는 첨부되는 청구항들 및 그들의 등가물들에 의해 정의된다.

다양한 동작들은, 청구된 주제를 이해하는데 가장 유용한 방식으로, 다수의 개별 액션들 또는 동작들로서 차례로 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서 의존적(order dependent)이라는 점을 암시하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작들은 제시의 순서로 수행되지 않을 수 있다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 추가적인 실시예들에서, 다양한 추가적인 동작들이 수행될 수 있고 및/또는 설명된 동작들이 생략될 수 있다.

본 개시 내용의 목적들을 위해, "A 및/또는 B(A and/or B)" 및 "A 또는 B(A or B)"라는 구문들은 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시 내용의 목적들을 위해, "A, B 및/또는 C(A, B, and/or C)"라는 구문은 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.

본 설명은, 동일한 또는 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있는 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 구문들을 사용할 수 있다. 더욱이, 본 개시 내용의 실시예들에 관하여 사용되는 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어이다.

본 명세서에서 사용되는 바와 같이, "회로(circuitry)"라는 용어는, ASIC(Application Specific Integrated Circuit), 전자 회로, 프로세서(공유형, 전용, 또는 그룹), 조합 로직 회로, 및/또는 설명되는 기능성을 제공하는 다른 적합한 하드웨어 컴포넌트들을 지칭하거나, 이들의 부분이거나, 또는 이들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "컴퓨터 구현 방법(computer-implemented method)"은 하나 이상의 프로세서, 하나 이상의 프로세서를 갖는 컴퓨터 시스템, (하나 이상의 프로세서를 포함할 수 있는) 스마트폰과 같은 모바일 디바이스, 태블릿, 랩톱 컴퓨터, 셋-톱 박스, 게임 콘솔 등에 의해 실행되는 임의의 방법을 지칭할 수 있다.

도 1a는 다양한 실시예들에 따른 집적 회로(100)를 도시한다. 집적 회로(100)는 로직(104) 및 서로 연결되는 플립-플롭 회로(106)를 포함하는 회로 블록(102)을 포함할 수 있다. 로직(104)은, 조합 로직 및/또는 순차 로직과 같은, 임의의 적합한 로직일 수 있다. 집적 회로(100)는 회로 블록(102) 및/또는 플립-플롭 회로(106)에 연결되는 전력 관리 회로(108) 및/또는 메모리(110)를 추가로 포함할 수 있다. 다양한 실시예들에서, 집적 회로(100)의 컴포넌트들(예를 들어, 회로 블록(102), 전력 관리 회로(108), 및/또는 메모리(110))은 동일한 다이 상에 배치될 수 있다. 전력 관리 회로(108)는 전원(112)에 추가로 연결될 수 있다. 일부 실시예들에서, 전원(112)은 집적 회로(112) 외부에 있을 수 있다. 예를 들어, 일부 실시예들에서 전원(112)은 배터리 또는 하드와이어드 전력 접속(예를 들어, 벽 소켓)일 수 있다.

일부 실시예들에서, 집적 회로(100)는 복수의 회로 블록들(102)을 포함할 수 있다. 회로 블록들(102)은 상이한 기능들을 가질 수 있고/있거나 집적 회로(100)의 상이한 영역들에 배치될 수 있다. 추가적으로, 또는 대안적으로, 회로 블록(102)은 복수의 로직(104) 및/또는 플립-플롭 회로들(106)을 포함할 수 있다. 예를 들어, 도 1b는 파이프라인 구성으로 로직의 상이한 블록들(104a-b)과 교대하는 플립-플롭 회로들(106a-c)을 포함하여 로직의 블록들(104a-b) 사이에 데이터 신호를 전달하고/하거나 회로 블록(102)이 슬립 상태에 있을 때 데이터 신호의 상태를 유지하는 회로 블록(102)의 실시예를 도시한다.

다양한 실시예들에서, 전력 관리 회로(108)는 회로 블록(102)을 선택적으로 전력 게이팅할 수 있다(예를 들어, 회로 블록(102)에게 슬립 상태에 진입하도록 명령함). 회로 블록(102)(예를 들어, 로직(104) 및 플립-플롭 회로(106))에 제공되는 전원은 회로 블록(102)이 전력 게이팅되는 동안 감소 및/또는 턴 오프될 수 있다. 일부 실시예들에서, 전원은 전력 관리 회로(108)에 의해 회로 블록(102)에 제공될 수 있다.

다양한 실시예들에서, 플립-플롭 회로(106)는 회로 블록(102) 및/또는 로직(104)이 전력 게이팅되는 동안 회로 블록(102)(예를 들어, 로직(104))에 대한 데이터(예를 들어, 상태 정보)를 저장/유지할 수 있다. 플립-플롭 회로들(106)은 로직(104)이 전력 게이팅되는 동안 감소되거나 턴 오프되는 전원을 또한 수신할 수 있다. 예를 들어, 일부 실시예들에서, 플립-플롭 회로들(106)은 로직(104)과 동일한 전원을 수신할 수 있다.

다양한 실시예들에서, 플립-플롭 회로들(106)은, IGZO 트랜지스터들 또는 다른 타입의 TFT들과 같은, 하나 이상의 저-누설 트랜지스터들을 포함할 수 있다. 일부 실시예들에서, TFT들은 지지 기판 상에 액티브 반도체 층의 박막(예를 들어, IGZO 트랜지스터에 대한 IGZO)을 포함할 수 있다. 지지 기판은 일부 실시예들에서 비-도전성(예를 들어, 유리) 또는 반도전성(예를 들어, 실리콘)일 수 있다. TFT들은 액티브 반도체 층 상에, 그 아래에, 또는 그 내에 하나 이상의 유전체 층, 도전성(예를 들어, 금속) 소스, 드레인, 및 게이트 콘택트들, 및/또는 하나 이상의 다른 층들을 추가로 포함할 수 있다.

다양한 실시예들에서, 저-누설 트랜지스터들은 플립-플롭 회로들(106)로 하여금 이전 플립-플롭 회로들보다 전력을 수신하지 않고 더 긴 기간 동안 회로 블록(102)에 대한 데이터를 유지할 수 있게 할 수 있다. 따라서, 플립-플롭 회로(106)는 로직(104)이 전력 게이팅될 때에도 동일한 전압 레벨에서 파워 온된 상태로 머무르는 올웨이즈-온 전원을 요구하지 않을 수 있다.

도 2는 다양한 실시예들에 따른 플립-플롭 회로(200)를 도시한다. 플립-플롭 회로(200)는 일부 실시예들에서 집적 회로(100)의 플립-플롭 회로들(106)에 대응할 수 있다. 플립-플롭 회로(200)는 (예를 들어, 슬립 상태에서) 회로 블록이 전력 게이팅되는 동안 회로 블록(예를 들어, 회로 블록(102)의 로직(104)과 같은, 집적 회로(100)의 회로 블록(102))에 대한 데이터를 저장/유지하는데 사용될 수 있다. 플립-플롭 회로(200)는 다양한 실시예들에 따른 IGZO 트랜지스터들((202)(IGZO1) 및 204(IGZO2))를 포함할 수 있다. 본 명세서에서 추가로 논의되는 바와 같이, IGZO 트랜지스터들(202 및 204)은 다른 트랜지스터들(예를 들어, CMOS 트랜지스터들)보다 더 낮은 누설을 가질 수 있다. 따라서, 플립-플롭 회로(200)에 연결되는 전원은 회로 블록이 전력 게이팅되는 동안 또한 턴 오프 또는 감소될 수 있다. 예를 들어, 동일한 전원은 플립-플롭 회로(200) 및 연관된 회로 블록에 대한 전력을 제공할 수 있다. 트랜지스터들(202 및 204)이 IGZO 트랜지스터들인 것으로서 설명되더라도, 일부 실시예들에서는, 다른 저-누설 트랜지스터들, 예를 들어 다른 타입의 TFT 또는 TFET(tunneling FET)이 트랜지스터들(202 및 204)에 사용될 수 있다.

다양한 실시예들에서, 플립-플롭 회로(200)는 입력 단자(206)에서 입력 데이터 신호 D를 수신하고, 신호 경로(210)를 따라 데이터 신호를 (예를 들어, 출력 데이터 신호 Q로서) 출력 단자(208)에 전달할 수 있다. 플립-플롭 회로(200)는 제1 노드(216)와 제2 노드(218) 사이에 연결되는 한 쌍의 교차-연결형 인버터들(212 및 214)을 추가로 포함할 수 있다. 제1 노드(216) 및 제2 노드(218)는 신호 경로(210) 상에서 연결될 수 있다. 제1 노드(216), 제2 노드(218), 및 교차-연결형 인버터들(212 및 214)은 플립-플롭 회로(200)의 슬레이브 스테이지에 포함될 수 있다.

일부 실시예들에서, 플립-플롭 회로(200)는 도시되는 바와 같이 신호 경로(210) 상에서 연결되는 인버터(220), 송신 게이트(222), 교차-연결형 인버터들(224 및 226), 및/또는 송신 게이트(228)를 추가로 포함할 수 있다. 플립-플롭 회로(200)는 제2 노드(218)와 출력 단자(208) 사이에 연결되는 인버터(230)를 추가로 포함할 수 있다. 일부 실시예들에서, 인버터(212), 인버터(214), 인버터(220), 송신 게이트(222), 인버터(224), 인버터(226), 송신 게이트(228), 및/또는 인버터(230)는 CMOS 트랜지스터들을 포함할 수 있다.

다양한 실시예들에서, 플립-플롭 회로(200)는 제1 커패시터(232)(CAP1) 및 제2 커패시터(234)(CAP2)를 추가로 포함할 수 있다. IGZO 트랜지스터(202)는 제1 커패시터(232)와 제1 노드(216) 사이에 연결될 수 있고, IGZO 트랜지스터(204)는 제2 커패시터(234)와 제2 노드(218) 사이에 연결될 수 있다. 제1 커패시터(232) 및 제2 커패시터(234)는 접지에(예를 들어, 접지와 각각의 IGZO 트랜지스터(202 또는 204) 사이에) 추가로 연결될 수 있다.

플립-플롭 회로(200)는 제2 노드(218)와 접지 사이에 연결되는 트랜지스터들(236 및 238), 및 제1 노드(216)와 접지 사이에 연결되는 트랜지스터들(240 및 242)을 추가로 포함할 수 있다. 일부 실시예들에서, 트랜지스터들(236, 238, 240, 및/또는 242)은, NMOS 트랜지스터들과 같은, CMOS 트랜지스터들일 수 있다. 트랜지스터(236)의 게이트 단자는 IGZO 트랜지스터(202)와 제1 커패시터(232) 사이의 노드에(예를 들어, IGZO 트랜지스터(202)의 드레인 단자에) 연결될 수 있다. 트랜지스터(238)는 트랜지스터(236)와 제2 노드(218) 사이에 연결될 수 있고, 트랜지스터(238)의 게이트 단자에서 복원 신호 RCR을 수신할 수 있다. 트랜지스터(240)의 게이트 단자는 IGZO 트랜지스터(204)와 제2 커패시터(234) 사이의 노드에(예를 들어, IGZO 트랜지스터(204)의 드레인 단자에) 연결될 수 있다. 트랜지스터(242)는 트랜지스터(240)와 제1 노드(216) 사이에 연결될 수 있고, 트랜지스터(242)의 게이트 단자에서 복원 신호 RCR을 수신할 수 있다.

다양한 실시예들에서, 클록 회로(244)는 플립-플롭 회로(200)의 컴포넌트들에 클록 신호들을 제공하기 위해 플립-플롭 회로(200)에 연결될 수 있다. 클록 회로(244)는, 예를 들어, 직렬로 연결되는 인버터들(246 및 248)을 포함할 수 있다. 인버터(246)는 인버터(246)의 입력에서 클록 신호 Ck를 수신할 수 있고, 클록 바 신호 Ckb를 인버터(246)의 출력에 전달할 수 있다. 클록 바 신호 Ckb는 클록 신호 Ck의 역일 수 있다. 인버터(248)는 자신의 입력에서 클록 바 신호 Ckb를 수신할 수 있고, 인버터(248)의 출력에서 지연된 클록 신호 Ck#를 전달할 수 있다. 지연된 클록 신호 Ck#는 클록 신호 Ck의 지연된 버전(예를 들어, 하나의 클록 사이클만큼 지연됨)일 수 있다. 클록 신호 Ck, 클록 바 신호 Ckb, 및 지연된 클록 신호 Ck#는 도시되는 바와 같이 플립-플롭 회로(200)의 다양한 컴포넌트들에 제공될 수 있다. 예를 들어, 신호 경로(210) 상의 송신 게이트(222)의 선택적 송신을 제어하기 위해, 송신 게이트(222)의 PMOS 트랜지스터는 자신의 게이트 단자에서 지연된 클록 신호 Ck#를 수신할 수 있고, 송신 게이트(222)의 NMOS 트랜지스터는 자신의 게이트 단자에서 클록 바 신호 Ckb를 수신할 수 있다. 신호 경로(210) 상의 송신 게이트(228)의 선택적 송신을 제어하기 위해, 송신 게이트(228)의 PMOS 트랜지스터는 자신의 게이트 단자에서 클록 바 신호 Ckb를 수신할 수 있고, NMOS 트랜지스터는 클록 신호 Ck를 수신할 수 있다. 교차-연결형 인버터(226 및 214)는 클록킹된 인버터들일 수 있다. 예를 들어, 인버터(226)는 클록 바 신호 Ckb가 로직 0일 때 입력 신호의 반전 값을 전달할 수 있고, 클록 바 신호 Ckb가 로직 1일 때 출력 값을 유지할 수 있다. 인버터(214)는 클록 신호 Ck가 로직 0일 때 자신의 입력 신호의 반전 값을 전달할 수 있고, 클록 신호 Ck가 로직 1일 때 출력 값을 유지할 수 있다. 인버터들(220, 224, 212 및/또는 230)은 클록킹되지 않은 인버터들일 수 있다.

다양한 실시예들에서, 수신된 클록 신호가 로직 로우(예를 들어, 로직 0)일 때 송신 게이트들(222 및 228)은 투명할 수 있고(예를 들어, 데이터 신호를 입력으로부터 출력으로 전달할 수 있고), 수신된 클록 신호가 로직 하이(예를 들어, 로직 1)일 때 출력을 유지할 수 있다(예를 들어, 데이터 신호가 입력으로부터 출력으로 전달되는 것을 방지하고 출력에서의 신호의 전류 값을 유지함). 따라서, 클록 신호 Ck가 로직 로우일 때, 입력 데이터 신호 D는 (반전되는 경우) 인버터(220) 및 송신 게이트(222)를 통해 입력 단자(206)로부터 전달될 수 있고, 이것은 송신 게이트(222)의 출력(예를 들어, 인버터(224)의 입력)에 유지될 수 있다.

클록 신호 Ck가 로직 로우로부터 로직 하이로 스위칭될 때, 인버터들(224 및 226)은 인버터(224)의 입력으로부터 인버터(224)의 출력으로 데이터 신호를 전달할 수 있고(그리고 이것을 다시 반전시킴), 송신 게이트(228)는 이러한 신호를 송신 게이트(228)의 출력(예를 들어, 제1 노드(216))에 전달하기 위해 투명할 수 있다. 클록 신호 Ck가 로직 하이로부터 로직 로우로 다시 스위칭될 때, 인버터들(212 및 214)은 제1 노드(216)로부터 제2 노드(218)로 데이터 신호를 전달할 수 있다(그리고 이것을 반전시킴). 인버터(230)는 데이터 신호를 제2 노드(218)로부터 출력 단자(208)에 전달할 수 있다(그리고 이것을 다시 반전시킴). 따라서, 입력 데이터 신호 D는 신호 경로(210) 상에서 플립-플롭 회로(200)를 통해 샘플링되고, 출력 데이터 신호 Q로서 출력될 수 있다.

도 3은 다양한 실시예들에 따른 플립-플롭 회로(200) 및/또는 회로 블록(106)에 의해 수신될 수 있는 신호들(300)을 도시한다. 예를 들어, 신호(300)는 클록 신호 Ck, 슬립 신호, 유지 신호 RET, 복원 신호 RCR, 및 전원 신호를 포함할 수 있다. 다양한 실시예들에서, 신호들(300) 중 하나 이상은 전력 관리 회로(108)에 의해 플립-플롭 회로(200) 및/또는 회로 블록(102)에 제공될 수 있다.

앞서 논의된 바와 같이, 회로 블록(102) 및/또는 플립-플롭 회로(200)는 액티브 상태와 슬립 상태 사이에서 스위칭 가능할 수 있다. 액티브 상태 동안, 슬립 신호는 로직 로우(예를 들어, 로직 0)일 수 있고, 전력 신호는 온(예를 들어, 전압 Vcc에 있음)일 수 있다. 추가적으로, 클록 신호 Ck는 액티브일 수 있다(예를 들어, 로직 로우와 로직 하이(예를 들어, 로직 1) 사이에서 교대할 수 있음). IGZO 트랜지스터들(202 및 204)은 오프일 수 있고, 신호 경로(210) 상에서 연결되지 않을 수 있다. 따라서, 플립-플롭 회로(200)는 그렇지 않으면 신호 경로 상에서 연결되는 IGZO 트랜지스터들과 함께 발생할 수 있는 성능 저하를 겪지 않을 수 있다.

다양한 실시예들에서, 회로 블록 및/또는 플립-플롭 회로(200)가 액티브 상태로부터 슬립 상태로 스위칭할 때(예를 들어, 도 3에 도시되는 시간 t1에서), 슬립 신호는 로직 하이로 전이할 수 있다. 일부 실시예들에서, 슬립 신호는 슬립 상태가 착수되었다는 점을 회로 블록에 통보하기 위해 슬립 상태로 진입할 회로 블록에 제공될 수 있다. 추가적으로, 일부 실시예들에서, 클록 신호 Ck는 슬립 상태가 착수될 때 비활성화될 수 있다(예를 들어, 로직 로우와 같은, 하나의 로직 레벨로 유지될 수 있음). 더욱이, 유지 신호 RET가 활성화될 수 있다. 예를 들어, 유지 신호 RET는 시간 t1으로부터 시간 t2까지 로직 하이의 펄스를 가질 수 있다. 일부 실시예들에서, 유지 신호 RET는 하나의 클록 사이클 동안 로직 하이일 수 있다. 다른 실시예들에서, 유지 신호 RET는 하나의 클록 사이클보다 더 오랫동안 로직 하이일 수 있다. 일부 실시예들에서, 전력 관리 회로는 슬립 신호를 생성하고 슬립 신호를 회로 블록에 전달할 수 있다. 회로 블록은 플립-플롭 회로에 전달되는 유지 신호 RET를 생성할 수 있다.

유지 신호 RET가 로직 하이일 때 IGZO 트랜지스터들(202 및 204)은 턴 온될 수 있다. 따라서, IGZO 트랜지스터(202)는 제1 커패시터(232)를 제1 노드(216)에 도전성으로 연결할 수 있고, 그렇게 함으로써 제1 커패시터(232)를 제1 노드(216)의 전압 레벨에 대응하는 제1 전압 레벨로 충전할 수 있다. 예를 들어, 제1 노드(216)가 로직 하이(예를 들어, Vcc)의 전압 레벨을 가지면, 제1 커패시터(232)는 로직 하이(예를 들어, Vcc)의 전압 레벨을 저장할 것이다. 다른 한편, 제1 노드(216)가 로직 로우(예를 들어, 접지)의 전압 레벨을 가지면, 제1 커패시터(232)는 어떠한 전압도 저장하지 않을 것이다. 유사한 방식으로, IGZO 트랜지스터(204)는 제2 커패시터(234)를 제2 노드(218)에 도전성으로 연결할 수 있고, 그렇게 함으로써 제2 커패시터(234)를 제2 노드(218)의 전압 레벨에 대응하는 제2 전압 레벨로 충전할 수 있다. 제2 커패시터(234)에 의해 저장되는 제2 전압 레벨은 (예를 들어, 교차-연결형 인버터들(212 및 214) 때문에) 제1 커패시터(232)에 의해 저장되는 제1 전압 레벨의 논리적 역일 수 있다. 따라서, 커패시터들(232 및 234)에 의해 저장되는 전압들은 슬립 상태가 착수되는 시간 t1에서 신호 경로(210) 상의 데이터 신호의 상태에 대응할 수 있다.

다양한 실시예들에서, 전원 신호의 전압 레벨은 시간 t1 이후에 있는 시간 t3에서 감소될 수 있다. 일부 실시예들에서, 시간 t3은 시간 t2 이후일 수 있다. 예를 들어, 시간 t3은 시간 t1 이후의 3개의 클록 사이클들 및/또는 시간 t2 이후의 2개의 클록 사이클들일 수 있다. 다른 실시예들에서, 시간들 t1, t2, 및/또는 t3 사이에 상이한 시간 간격들이 존재할 수 있다. 전원은 Vcc 미만인 전압 레벨로 감소될 수 있다. 예를 들어, 일부 실시예들에서, 전원은 턴 오프될 수 있다(예를 들어, 접지(0 볼트)로 감소됨).

다양한 실시예들에서, 복원 신호 RCR은 슬립이 착수되는 동안 로직 로우일 수 있다. 따라서, 트랜지스터들(238 및 242)은 오프일 수 있다. 다양한 실시예들에서, 시간 t4에서, 슬립 신호는 회로 블록 및/또는 플립-플롭 회로(200)를 다시 액티브 상태로 전이시키기 위해 로직 로우로 다시 전이될 수 있다. 복원 신호 RCR은 시간 t4에서 시작하는 로직 하이의 펄스를 가질 수 있다. 복원 신호 RCR의 펄스는 트랜지스터들(238 및 242)을 턴 온시킬 수 있다. 유지 신호 RET는 로직 로우에서 유지될 수 있어서, IGZO 트랜지스터들(202 및 204)은 오프일 수 있다.

로직 하이 전압 레벨을 저장하는 커패시터(232 또는 234)는 각각의 트랜지스터(236 또는 240)로 하여금 그것이 턴 온되도록 연결되게 할 수 있다. 다른 트랜지스터(236 또는 240)(예를 들어, 로직 로우 전압 레벨을 저장하는 커패시터(232 또는 234)에 연결되는 트랜지스터(236 또는 240))는 오프일 수 있다. 예를 들어, 제1 커패시터(232)가 로직 하이 전압 레벨을 저장하고 제2 커패시터(234)가 로직 로우 전압 레벨을 저장하면, 트랜지스터(236)는 온일 수 있고 트랜지스터(240)는 오프일 수 있다. 트랜지스터(238)는 복원 신호 RCR에 응답하여 또한 온일 수 있으므로, 제2 노드(218)는 접지(로직 로우)로 풀링될 수 있다. 인버터들(212 및 214)은 제1 노드(216)를 로직 하이로 강제할 수 있다. 따라서, 제1 노드(216) 및 제2 노드(218) 상의 데이터 신호의 상태가 복원될 수 있다.

다양한 실시예들에서, 전원은 시간 t5에서 Vcc로 다시 증가될 수 있다. 일부 실시예들에서, 시간 t5는 (예를 들어, 클록 사이클의 절반만큼) 시간 t4 이후에 있을 수 있다. 클록 신호 Ck는 시간 t4에서 활성화될 수 있다.

다양한 실시예들에서, IGZO 트랜지스터들(202 및 204)은 상대적으로 낮은 누설(예를 들어, CMOS 트랜지스터들보다 상당히 더 낮은 누설)을 가질 수 있다. 따라서, 커패시터들(232 및 234)은, 트랜지스터들(202 및 204)이 CMOS 트랜지스터들이면 가능할 것보다 인가된 전원 없이 상당히 더 긴 기간 동안 데이터 신호의 상태를 저장할 수 있다. 추가적으로, IGZO 트랜지스터들(202 및 204)은 신호 경로(210) 상에서 연결되지 않으므로, 액티브 상태 동안 플립-플롭 회로(200)의 성능은 저하되지 않을 수 있다.

플립-플롭 회로(200)가 데이터 신호의 상태를 저장할 수 있는 시간(예를 들어, 유지 시간)의 길이는 커패시터들(232 및 234)의 커패시턴스 값 및 전원의 전압 레벨(예를 들어, Vcc)에 의존할 수 있다. 유지 시간은 더 높은 커패시턴스 값들 및 더 높은 Vcc 전압 레벨에 대해 일반적으로 더 높을 수 있다. 커패시터들(232 및 234)을 충전하는데 요구되는 충전 시간은 증가된 커패시턴스 값들과 함께 또한 증가할 수 있다.

도 4는, 다양한 실시예들에 따른, 다른 플립-플롭 회로(400)를 도시한다. 플립-플롭 회로(400)는 일부 실시예들에서 집적 회로(100)의 플립-플롭 회로들(106)에 대응할 수 있다. 플립-플롭 회로(400)는 회로 블록이 (예를 들어, 슬립 상태에서) 전력 게이팅되는 동안 회로 블록(예를 들어, 집적 회로(100)의 회로 블록(102))에 대한 데이터를 저장/유지하는데 사용될 수 있다. 도 5는, 다양한 실시예들에 따른, 플립-플롭 회로(400) 및/또는 회로 블록의 다양한 컴포넌트들에 제공될 수 있는 신호들(500)을 도시한다. 예를 들어, 신호들(500)은 클록 신호 Ck, 슬립 신호, 유지 신호 RET, 및 전원 Vcc를 포함할 수 있다.

다양한 실시예들에서, 플립-플롭 회로(400)는, 위에 설명된 플립-플롭 회로(200)의 대응하는 컴포넌트들과 유사할 수 있는, 입력 단자(406)와 출력 단자(408) 사이의 신호 경로(410) 상에서 연결되는 인버터(420), 송신 게이트(422), 교차-연결형 인버터들(424 및 426), 송신 게이트(428), 교차-연결형 인버터들(412 및 414), 및 인버터(430)를 포함할 수 있다. 클록 회로(444)는 플립-플롭 회로(400)의 컴포넌트들에 클록 신호들(예를 들어, 클록 신호 Ck, 클록 바 신호 Ckb, 및 지연된 클록 신호 Ck#)을 제공하기 위해 플립-플롭 회로(400)에 연결될 수 있다. 클록 회로(444)는 도 2에 도시되는 클록 회로(242)와 유사할 수 있다. 예를 들어, 클록 회로(444)는 인버터들(446 및 448)을 포함할 수 있다.

다양한 실시예들에서, 플립-플롭 회로(400)는 커패시터(450) 및 IGZO 트랜지스터들(452, 454, 456, 458)을 포함할 수 있다. IGZO 트랜지스터(452)는 커패시터(450)의 제1 단자와 제1 노드(416) 사이에 연결될 수 있고, IGZO 트랜지스터(454)는 커패시터(450)의 제2 단자와 제2 노드(418) 사이에 연결될 수 있다. IGZO 트랜지스터(456)는 커패시터(450)의 제1 단자에 연결되는 소스 단자, 접지(460)에 연결되는 드레인 단자, 및 커패시터(450)의 제2 단자에 연결되는 게이트 단자를 가질 수 있다. 트랜지스터(458)는 커패시터(450)의 제2 단자에 연결되는 소스 단자, 접지(460)에 연결되는 드레인 단자, 및 커패시터(450)의 제1 단자에 연결되는 게이트 단자를 가질 수 있다.

다양한 실시예들에서, IGZO 트랜지스터들(452 및 454)의 게이트 단자들은 유지 신호 RET를 수신할 수 있다. 도 5에 도시되는 바와 같이, 유지 신호는 슬립 상태가 착수될 때 시간 t1에서, 그리고 회로 블록이 슬립 상태로부터 액티브 상태로 전이될 때 시간 t4에서 다시 시작하는 로직 하이 펄스를 가질 수 있다. 유지 신호는 시간 t2(슬립 상태를 착수하기 위한 펄스의 끝)와 시간 t4(액티브 상태를 착수하기 위한 펄스의 시작) 사이의 로직 로우일 수 있다. IGZO 트랜지스터들(452 및 454)은 유지 신호 RET에서의 펄스들에 응답하여 턴 온될 수 있다. 시간 t1에서 슬립 상태가 착수될 때, IGZO 트랜지스터들(452 및 454)은 턴 온될 수 있고, 그렇게 함으로써 제1 노드(416)와 제2 노드(418) 사이에 커패시터(450)를 도전성으로 연결할 수 있다. 따라서, 커패시터는 제1 노드(416)와 제2 노드(418) 사이의 전압 차이에 대응하는 전압을 저장할 수 있다. 시간 t4에서, 회로 블록이 슬립 상태로부터 액티브 상태로 다시 전이될 때, IGZO 트랜지스터들(452 및 454)은 유지 신호 RET에서의 제2 펄스에 응답하여 다시 턴 온될 수 있다. 따라서, 충전된 커패시터(450)는 제1 노드(416)와 제2 노드(418) 사이에 도전성으로 연결될 수 있고, 커패시터(450)는 제1 노드(416)와 제2 노드(418) 사이의 전압 차이를 복원할 수 있다.

IGZO 트랜지스터들(456 및 458)은 제1 노드(416)와 제2 노드(418) 사이의 전압 차이를 복원하는 것(그리고 그렇게 함으로써 데이터 신호의 값을 복원하는 것)을 보조할 수 있다. 예를 들어, 플립-플롭 회로(400)가 슬립 상태에 진입하는 시간에, 제1 노드(416)가 로직 1이고 제2 노드(418)가 로직 0이면, 커패시터(450)는 대응하는 전압 차이를 저장할 것이다. IGZO 트랜지스터들(456 및 458)의 게이트 단자들은 커패시터(450)의 제2 단자 및 제1 단자에, 각각, 연결되므로, 커패시터(450)에 의해 저장되는 전압은 IGZO 트랜지스터(458)로 하여금 온되게 하고 IGZO 트랜지스터(456)로 하여금 오프되게 할 수 있다. 따라서, 플립-플롭 회로(400)를 다시 액티브 상태로 전이하기 위해 IGZO 트랜지스터(454)가 턴 온될 때, IGZO 트랜지스터(458)는 제1 노드(416)와 제2 노드(418) 사이의 전압 차이를 복원하는 것을 보조하기 위해 제2 노드(418)를 접지로 풀링할 수 있다.

반대로, 플립-플롭 회로(400)가 슬립 상태로 진입하는 시간에, 제1 노드(416)가 로직 0이고 제2 노드(418)가 로직 1이면, 커패시터(450)에 의해 저장되는 전압은 IGZO 트랜지스터(456)로 하여금 온되게 하고 IGZO 트랜지스터(458)로 하여금 오프되게 할 수 있다. 따라서, 플립-플롭 회로(400)를 다시 액티브 상태로 전이하기 위해 IGZO 트랜지스터(452)가 턴 온될 때, IGZO 트랜지스터(456)는 제1 노드(416)와 제2 노드(418) 사이의 전압 차이를 복원하는 것을 보조하기 위해 제1 노드(416)를 접지로 풀링할 수 있다.

도 2 및 도 4에 도시되는 바와 같이, 도 4의 플립-플롭 회로(400)는 데이터를 유지 및 복원하기 위해 하나의 커패시터 및 4개의 IGZO 트랜지스터들을 사용할 수 있고, 한편 도 2의 플립-플롭 회로(200)는 데이터를 유지 및 복원하기 위해 2개의 커패시터들 및 6개의 트랜지스터들(이들 중 2 개는 IGZO 트랜지스터일 수 있고, 이들 중 4개는 CMOS 트랜지스터일 수 있음)을 사용할 수 있다. 따라서, 도 4의 플립-플롭 회로(400)는 도 2의 플립-플롭 회로(200)보다 적은 회로 영역을 사용할 수 있다. 추가적으로, 플립-플롭 회로(400)는 하나의 제어 신호(예를 들어, 유지 신호 RET)를 요구할 수 있고, 한편 플립-플롭 회로(200)는 2개의 제어 신호들(예를 들어, 유지 신호 RET 및 복원 신호 RCR)을 요구할 수 있다.

도 6은, 다양한 실시예들에 따른, 본 명세서에 설명되는 장치들 및/또는 방법들(예를 들어, 집적 회로(100), 플립-플롭 회로(200), 및/또는 플립-플롭 회로(400))을 이용할 수 있는 예시적인 컴퓨팅 디바이스(600)를 도시한다. 도시되는 바와 같이, 컴퓨팅 디바이스(600)는, 하나 이상의 프로세서(들)(604)(하나가 도시됨) 및 적어도 하나의 통신 칩(606)과 같은, 다수의 컴포넌트들을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 프로세서(들)(604) 각각은 하나 이상의 프로세서 코어를 포함할 수 있다. 다양한 실시예들에서, 적어도 하나의 통신 칩(606)은 하나 이상의 프로세서(들)(604)에 물리적으로 그리고 전기적으로 연결될 수 있다. 추가의 구현예들에서, 통신 칩(606)은 하나 이상의 프로세서(들)(604)의 부분일 수 있다. 다양한 실시예들에서, 컴퓨팅 디바이스(600)는 PCB(printed circuit board)(602)를 포함할 수 있다. 이러한 실시예들에서, 하나 이상의 프로세서(들)(604) 및 통신 칩(606)이 그 상에 배치될 수 있다. 대안적인 실시예들에서, 다양한 컴포넌트들은 PCB(602)의 이용 없이 연결될 수 있다.

자신의 적용들에 의존하여, 컴퓨팅 디바이스(600)는 PCB(602)에 물리적으로 그리고 전기적으로 연결될 수 있거나 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 메모리 제어기(605), 휘발성 메모리(예를 들어, DRAM(dynamic random access memory) 608), ROM(read only memory)(610)과 같은 비-휘발성 메모리, 플래시 메모리(612), 저장 디바이스(611)(예를 들어, HDD(hard-disk drive)), I/O 제어기(614), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 그래픽 프로세서(616), 하나 이상 안테나(618), 디스플레이(도시되지 않음), 터치 스크린 디스플레이(620), 터치 스크린 제어기(622), 배터리(624), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), GPS(global positioning system) 디바이스(628), 나침반(630), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(632), 카메라(634), 및 (하드 디스크 드라이브, 솔리드 스테이트 드라이브, CD(compact disk), DVD(digital versatile disk)와 같은) 대용량 저장 디바이스(도시되지 않음) 등을 포함한다. 다양한 실시예들에서, 프로세서(604)는 SoC(System on Chip)을 형성하기 위해 다른 컴포넌트들과 동일한 다이 상에 집적될 수 있다.

일부 실시예들에서, 하나 이상의 프로세서(들)(604), 플래시 메모리(612), 및/또는 저장 디바이스(611)는, 컴퓨팅 디바이스(600)로 하여금, 하나 이상의 프로세서(들)(604)에 의한 프로그래밍 명령어들의 실행에 응답하여, 본 명세서에서 설명되는 방법들의 모든 또는 선택된 양태들을 실시할 수 있게 하도록 구성되는 프로그래밍 명령어들을 저장하는 연관된 펌웨어(도시되지 않음)를 포함할 수 있다. 다양한 실시예들에서, 이러한 양태들은 하나 이상의 프로세서(들)(604), 플래시 메모리(612), 또는 저장 디바이스(611)와 별개인 하드웨어를 사용하여 추가적으로 또는 대안적으로 구현될 수 있다.

다양한 실시예들에서, 컴퓨팅 디바이스(600)의 하나 이상의 컴포넌트는 본 명세서에 설명되는 집적 회로(100), 플립-플롭 회로(200), 및/또는 플립-플롭 회로(400)를 포함할 수 있다. 예를 들어, 집적 회로(100), 플립-플롭 회로(200), 및/또는 플립-플롭 회로(400)는 프로세서(604), 통신 칩(606), I/O 제어기(614), 메모리 제어기(605), 및/또는 컴퓨팅 디바이스(600)의 다른 컴포넌트에 포함될 수 있다. 집적 회로(100), 플립-플롭 회로(200), 및/또는 플립-플롭 회로(400)는, 본 명세서에 설명되는 바와 같이, 집적 회로의 하나 이상의 회로 블록을 슬립 상태에 두는데 그리고 회로 블록이 슬립 상태에 있는 동안 회로 블록에 대한 데이터를 저장하는데 사용될 수 있다.

통신 칩들(606)은 컴퓨팅 디바이스(600)에 그리고 이로부터의 데이터의 이송을 위한 유선 및/또는 무선 통신을 가능하게 할 수 있다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 연관된 디바이스들이, 일부 실시예들에서는 그렇지 않을 수 있더라도, 어떠한 배선들도 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩(606)은, 이에 제한되는 것은 아니지만 IEEE 702.20, LTE(Long Term Evolution), LTE-A(LTE Advanced), GPRS(General Packet Radio Service), Ev-DO(Evolution Data Optimized), HSPA+(Evolved High Speed Packet Access), HSDPA+(Evolved High Speed Downlink Packet Access), HSUPA+(Evolved High Speed Uplink Packet Access), GSM(Global System for Mobile Communications), EDGE(Enhanced Data rates for GSM Evolution), CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), WiMAX(Worldwide Interoperability for Microwave Access), Bluetooth, 이들의 파생어들 뿐만 아니라 3G, 4G, 5G, 및 그 너머로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩들(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용일 수 있다.

다양한 구현들에서, 컴퓨팅 디바이스(600)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 컴퓨팅 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛(예를 들어, 게임 콘솔 또는 자동차 엔터테인먼트 유닛), 디지털 카메라, 기기, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.

다양한 실시예들의 일부 비-제한적 예들이 아래에 제공된다.

예 1은 플립-플롭 회로이고, 이는, 제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 제1 노드 및 제2 노드는 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -; 플립-플롭이 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 및 커패시터와 제1 노드 사이에 연결되는 IGZO(indium-gallium zinc oxide) 트랜지스터- IGZO 트랜지스터는 플립-플롭이 슬립 상태에 진입할 때 턴 온되어 데이터 신호의 값을 커패시터에 저장하고, 다음으로 턴 오프되어 저장된 값을 커패시터에 유지함 -를 포함한다.

예 2는 예 1의 플립-플롭 회로이고, 커패시터는 IGZO 트랜지스터의 드레인 단자와 접지 전위 사이에 연결되고, 플립-플롭 회로는, IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 접지 전위에 연결되는 드레인 단자를 갖는 제1 트랜지스터; 및 제1 트랜지스터와 제2 노드 사이에 연결되는 제2 트랜지스터- 제2 트랜지스터는 복원 신호에 응답하여 턴 온되어 플립-플롭 회로를 슬립 상태로부터 액티브 상태로 전이시킴 -를 추가로 포함한다.

예 3은 예 2의 플립-플롭 회로이고, 제1 및 제2 트랜지스터들은 NMOS(n-type metal-oxide-semiconductor) 트랜지스터들이다.

예 4는 예 1의 플립-플롭 회로이고, 커패시터는 제1 커패시터이고 IGZO 트랜지스터는 제1 IGZO 트랜지스터이고, 플립-플롭 회로는, 플립-플롭이 슬립 상태에 있을 때 데이터 신호의 반전 값을 저장하는 제2 커패시터; 및 제2 커패시터와 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터- 제2 IGZO 트랜지스터는 플립-플롭이 슬립 상태에 진입할 때 턴 온되어 데이터 신호의 반전 값을 제2 커패시터에 저장하고, 다음으로 턴 오프되어 저장된 반전 값을 제2 커패시터에 유지함-를 추가로 포함한다.

예 5는 예 4의 플립-플롭 회로이고, 제1 커패시터는 제1 IGZO 트랜지스터의 드레인 단자와 접지 전위 사이에 연결되고, 제2 커패시터는 제2 IGZO 트랜지스터의 드레인 단자와 접지 전위 사이에 연결되고, 플립-플롭 회로는, 제1 IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 접지 전위에 연결되는 드레인 단자를 갖는 제1 CMOS 트랜지스터; 제1 CMOS 트랜지스터와 제2 노드 사이에 연결되는 제2 CMOS 트랜지스터- 제2 CMOS 트랜지스터는 복원 신호에 응답하여 턴 온하여 플립-플롭 회로를 슬립 상태로부터 액티브 상태로 전환시킴 -; 제2 IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 접지 전위에 연결되는 드레인 단자를 갖는 제3 CMOS 트랜지스터; 및 제3 CMOS 트랜지스터와 제1 노드 사이에 연결되는 제4 CMOS 트랜지스터- 제4 CMOS 트랜지스터는 복원 신호에 응답하여 턴 온되어 플립-플롭 회로를 슬립 상태로부터 액티브 상태로 전환시킴 -를 추가로 포함한다.

예 6은 예 1의 플립-플롭 회로이고, IGZO 트랜지스터는 플립-플롭이 슬립 상태를 벗어날 때 추가로 턴 온되어 저장된 값을 제1 노드에 전송한다.

예 7은 예 1의 플립-플롭 회로이고, IGZO 트랜지스터는 커패시터의 제1 단자에 연결되는 제1 IGZO 트랜지스터이고, 플립-플롭 회로는 커패시터의 제2 단자와 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터를 추가로 포함하고, 제2 IGZO 트랜지스터는, 플립-플롭이 슬립 상태에 진입할 때 턴 온되어 데이터 신호의 값을 커패시터에 저장하고, 다음으로 턴 오프되어 저장된 값을 커패시터에 유지하고; 및 플립-플롭이 슬립 상태를 벗어날 때 턴 온되어 저장된 값을 제1 노드에 전송한다.

예 8은 예 7의 플립-플롭 회로이고, 제1 IGZO 트랜지스터와 접지 전위 사이에 연결되는 제3 IGZO 트랜지스터- 제3 IGZO 트랜지스터의 게이트는 커패시터의 제2 단자에 연결됨 -; 및 제2 IGZO 트랜지스터와 접지 전위 사이에 연결되는 제4 IGZO 트랜지스터- 제4 IGZO 트랜지스터의 게이트는 커패시터의 제1 단자에 연결됨 -를 추가로 포함한다.

예 9는 집적 회로이고, 액티브 상태와 슬립 상태 사이에서 전이하는 로직 회로; 및 로직 회로에 연결되어, 로직 회로가 슬립 상태에 있는 동안 로직 회로에 대한 데이터를 저장하고 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 데이터를 복원하는 플립-플롭 회로를 포함하고, 플립-플롭 회로는, 제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 제1 노드 및 제2 노드는 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -; 회로 블록이 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 커패시터의 제1 단자와 제1 노드 사이에 연결되는 제1 트랜지스터; 및 커패시터의 제2 단자와 제2 노드 사이에 연결되는 제2 트랜지스터- 제1 및 제2 트랜지스터들은 유지 신호를 수신함 -를 포함한다.

예 10은 예 9의 집적 회로이고, 제1 및 제2 트랜지스터들은 로직 회로가 액티브 상태로부터 슬립 상태로 전이할 때 및 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 유지 신호에 응답하여 턴 온된다.

예 11은 예 9의 집적 회로이고, 제1 및 제2 트랜지스터들은 IGZO 트랜지스터들이다.

예 12는 예 9의 집적 회로이고, 플립-플롭 회로는, 커패시터의 제1 단자와 접지 전위 사이에 연결되고 커패시터의 제2 단자에 연결되는 게이트 단자를 갖는 제3 트랜지스터; 및 커패시터의 제2 단자와 접지 전위 사이에 연결되고 커패시터의 제1 단자에 연결되는 게이트 단자를 갖는 제4 트랜지스터를 추가로 포함한다.

예 13은 예 12의 집적 회로이고, 제1, 제2, 제3, 및 제4 트랜지스터들은 IGZO 트랜지스터들이다.

예 14는 예 9의 집적 회로이고, 로직 회로에 연결되어, 액티브 상태와 슬립 상태 사이의 로직 회로의 전이를 제어하는 전력 관리 회로를 추가로 포함한다.

예 15는 예 14의 집적 회로이고, 전력 관리 회로는 슬립 상태에 대해 로직 회로 및 플립-플롭 회로에 제공되는 전원을 턴 오프한다.

예 16은 집적 회로이고, 액티브 상태와 슬립 상태 사이에서 전이하는 로직 회로; 및 로직 회로에 연결되어, 로직 회로가 슬립 상태에 있는 동안 로직 회로에 대한 데이터를 저장하고 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 데이터를 복원하는 플립-플롭 회로를 포함한다. 이러한 플립-플롭 회로는, 제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 제1 노드 및 제2 노드는 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -; 로직 회로가 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 커패시터와 제1 노드 사이에 연결되는 IGZO 트랜지스터- IGZO 트랜지스터는 회로 블록이 액티브 상태로부터 슬립 상태로 전이할 때 유지 신호에 응답하여 턴 온됨 -; IGZO 트랜지스터와 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제1 트랜지스터; 및 제1 트랜지스터와 제2 노드 사이에 연결되는 제2 트랜지스터- 제2 트랜지스터는 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨 -를 포함한다.

예 17은 예 16의 집적 회로이고, 커패시터는 제1 커패시터이고 IGZO 트랜지스터는 제1 IGZO 트랜지스터이고, 플립-플롭 회로는, 로직 회로가 슬립 상태에 있을 때 데이터 신호의 반전 값을 저장하는 제2 커패시터; 제2 커패시터와 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터- 제2 IGZO 트랜지스터는 유지 신호에 응답하여 턴 온됨 -; 제2 IGZO 트랜지스터와 제2 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제3 트랜지스터; 및 제3 트랜지스터와 제1 노드 사이에 연결되는 제4 트랜지스터- 제4 트랜지스터는 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨-를 추가로 포함한다.

예 18은 예 17의 집적 회로이고, 제1, 제2, 제3, 및 제4 트랜지스터들은 n-형 금속-산화물-반도체 트랜지스터들이다.

예 19는 예 16의 집적 회로이고, 로직 회로에 연결되어, 액티브 상태와 슬립 상태 사이의 로직 회로의 전이를 제어하는 전력 관리 회로를 추가로 포함한다.

예 20은 예 19의 집적 회로이고, 전력 관리 회로는 슬립 상태에 대해 로직 회로 및 플립-플롭 회로에 제공되는 전원을 턴 오프한다.

예 21은 컴퓨터 시스템이고, 배터리; 하나 이상의 안테나; 및 배터리 및 하나 이상의 안테나에 연결되는 프로세서를 포함한다. 이러한 프로세서는, 로직 회로; 로직 회로를 액티브 상태와 슬립 상태 사이에 스위칭하는 전력 관리 회로; 로직 회로에 연결되어, 로직 회로가 슬립 상태에 있는 동안 로직 회로에 대한 데이터를 저장하고 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 데이터를 복원하는 플립-플롭 회로를 포함하고, 플립-플롭 회로는, 플립-플롭 회로의 신호 경로 상의 하나 이상의 CMOS(complementary metal-oxide-semiconductor) 트랜지스터; 로직 회로가 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 및 커패시터와 신호 경로 사이에 연결되는 TFT(thin-film transistor)- TFT는 로직 회로가 슬립 상태로 전이할 때 유지 신호에 응답하여 턴 온되어 커패시터에 값을 저장하고, 다음으로 로직 회로가 슬립 상태에 있는 동안 턴 오프되어 커패시터에 값을 유지함 -를 포함한다.

예 22는 예 21의 컴퓨터 시스템이고, TFT의 소스 단자는 신호 경로의 제1 노드에 연결되고, 커패시터는 TFT의 드레인 단자와 접지 전위 사이에 연결되고, 하나 이상의 트랜지스터는 제1 노드와 신호 경로의 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터를 형성하고, 플립-플롭 회로는, IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 접지 전위에 연결되는 드레인 단자를 갖는 제1 NMOS 트랜지스터; 및 제1 트랜지스터와 제2 노드 사이에 연결되는 제2 NMOS 트랜지스터- 제2 NMOS 트랜지스터는 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨 -를 추가로 포함한다.

예 23은 예 22의 컴퓨터 시스템이고, 커패시터는 제1 커패시터이고 TFT는 제1 TFT이고, 플립-플롭 회로는, 로직 회로가 슬립 상태에 있을 때 데이터 신호의 반전 값을 저장하는 제2 커패시터; 제2 커패시터와 제2 노드 사이에 연결되는 제2 TFT- 제2 TFT는 플립-플롭이 슬립 상태에 진입할 때 턴 온되어 데이터 신호의 반전 값을 제2 커패시터에 저장하고, 다음으로 턴 오프되어 저장된 반전 값을 제2 커패시터에 유지함-; 제2 TFT의 드레인 단자에 연결되는 게이트 단자 및 접지 전위에 연결되는 드레인 단자를 갖는 제3 NMOS 트랜지스터; 및 제3 NMOS 트랜지스터와 제1 노드 사이에 연결되는 제4 NMOS 트랜지스터- 제4 NMOS 트랜지스터는 로직 회로가 슬립 상태로부터 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨 -를 추가로 포함한다.

예 24는 예 21의 컴퓨터 시스템이고, TFT는 커패시터의 제1 단자와 신호 경로의 제1 노드 사이에 연결되는 제1 TFT이고, 하나 이상의 트랜지스터는 제1 노드와 신호 경로의 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터를 형성하고, 플립-플롭 회로는 커패시터의 제2 단자와 제2 노드 사이에 연결되는 제2 TFT를 추가로 포함하고, 제2 TFT는, 플립-플롭이 슬립 상태에 진입할 때 턴 온되어 데이터 신호의 값을 커패시터에 저장하고, 다음으로 턴 오프되어 저장된 값을 커패시터에 유지하고; 및 플립-플롭이 슬립 상태를 벗어날 때 턴 온되어 저장된 값을 제1 노드에 전송한다.

예 25는 예 24의 컴퓨터 시스템이고, 플립-플롭 회로는, 제1 TFT와 접지 전위 사이에 연결되는 제3 TFT- 제3 TFT의 게이트는 커패시터의 제2 단자에 연결됨 -; 및 제2 TFT와 접지 전위 사이에 연결되는 제4 TFT- 제4 TFT의 게이트는 커패시터의 제1 단자에 연결됨 -를 추가로 포함한다.

예 26은 예 21의 컴퓨터 시스템이고, TFT는 IGZO(indium-gallium zinc oxide) 트랜지스터이다.

특정 실시예들이 설명의 목적들을 위해 본 명세서에 도시되고 설명되었지만, 본 출원은 본 명세서에 논의되는 실시예들의 임의의 적응들 또는 변형들을 커버하도록 의도된다. 따라서, 본 명세서에 설명되는 실시예들은 청구항들에 의해서만 제한되는 것으로 명백히 의도된다.

본 개시 내용이 "엘리먼트(an element)" 또는 "제1 엘리먼트(a first element)" 또는 이들의 등가물을 나열하는 경우, 이러한 개시 내용은 하나 이상의 이러한 엘리먼트를 포함하며, 2개 이상의 이러한 엘리먼트들을 요구하지도 배제하지도 않는다. 추가로, 식별되는 엘리먼트들에 대한 서수 표시자들(예를 들어, 제1, 제2 또는 제3)은 이러한 엘리먼트들을 구별하는데 사용되며, 요구되는 또는 제한된 수의 이러한 엘리먼트들을 표시하거나 암시하는 것은 아니고, 이들은 달리 구체적으로 표명되지 않는 한 이러한 엘리먼트들의 특정 위치 또는 순서를 표시하는 것도 아니다.

Claims

플립-플롭 회로로서,
제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 상기 제1 노드 및 상기 제2 노드는 상기 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -;
상기 플립-플롭이 슬립 상태에 있을 때 상기 데이터 신호의 값을 저장하는 커패시터; 및
상기 커패시터와 상기 제1 노드 사이에 연결되는 IGZO(indium-gallium zinc oxide) 트랜지스터- 상기 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 값을 상기 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 값을 상기 커패시터에 유지함 -를 포함하고,
상기 커패시터는 상기 IGZO 트랜지스터의 드레인 단자와 접지 전위 사이에 연결되고, 상기 플립-플롭 회로는,
상기 IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 상기 접지 전위에 연결되는 드레인 단자를 갖는 제1 트랜지스터; 및
상기 제1 트랜지스터와 상기 제2 노드 사이에 연결되는 제2 트랜지스터- 상기 제2 트랜지스터는 복원 신호에 응답하여 턴 온되어 상기 플립-플롭 회로를 상기 슬립 상태로부터 액티브 상태로 전이시킴 -를 추가로 포함하는 플립-플롭 회로.
삭제
제1항에 있어서,
상기 제1 및 제2 트랜지스터들은 NMOS(n-type metal-oxide-semiconductor) 트랜지스터들인 플립-플롭 회로.
제1항에 있어서,
상기 커패시터는 제1 커패시터이고 상기 IGZO 트랜지스터는 제1 IGZO 트랜지스터이고, 상기 플립-플롭 회로는,
상기 플립-플롭이 상기 슬립 상태에 있을 때 상기 데이터 신호의 반전 값을 저장하는 제2 커패시터; 및
상기 제2 커패시터와 상기 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터- 상기 제2 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 반전 값을 상기 제2 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 반전 값을 상기 제2 커패시터에 유지함-를 추가로 포함하는 플립-플롭 회로.
플립-플롭 회로로서,
제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 상기 제1 노드 및 상기 제2 노드는 상기 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -;
상기 플립-플롭이 슬립 상태에 있을 때 상기 데이터 신호의 값을 저장하는 커패시터; 및
상기 커패시터와 상기 제1 노드 사이에 연결되는 IGZO(indium-gallium zinc oxide) 트랜지스터- 상기 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 값을 상기 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 값을 상기 커패시터에 유지함 -를 포함하고, 상기 커패시터는 제1 커패시터이고 상기 IGZO 트랜지스터는 제1 IGZO 트랜지스터이고, 상기 플립-플롭 회로는,
상기 플립-플롭이 상기 슬립 상태에 있을 때 상기 데이터 신호의 반전 값을 저장하는 제2 커패시터; 및
상기 제2 커패시터와 상기 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터- 상기 제2 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 반전 값을 상기 제2 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 반전 값을 상기 제2 커패시터에 유지함-를 추가로 포함하고,
상기 제1 커패시터는 상기 제1 IGZO 트랜지스터의 드레인 단자와 접지 전위 사이에 연결되고, 상기 제2 커패시터는 상기 제2 IGZO 트랜지스터의 드레인 단자와 상기 접지 전위 사이에 연결되고, 상기 플립-플롭 회로는,
상기 제1 IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 상기 접지 전위에 연결되는 드레인 단자를 갖는 제1 CMOS 트랜지스터;
상기 제1 CMOS 트랜지스터와 상기 제2 노드 사이에 연결되는 제2 CMOS 트랜지스터- 상기 제2 CMOS 트랜지스터는 복원 신호에 응답하여 턴 온하여 상기 플립-플롭 회로를 상기 슬립 상태로부터 액티브 상태로 전환시킴 -;
상기 제2 IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 상기 접지 전위에 연결되는 드레인 단자를 갖는 제3 CMOS 트랜지스터; 및
상기 제3 CMOS 트랜지스터와 상기 제1 노드 사이에 연결되는 제4 CMOS 트랜지스터- 상기 제4 CMOS 트랜지스터는 상기 복원 신호에 응답하여 턴 온되어 상기 플립-플롭 회로를 상기 슬립 상태로부터 상기 액티브 상태로 전환시킴 -를 추가로 포함하는 플립-플롭 회로.
제1항에 있어서,
상기 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태를 벗어날 때 추가로 턴 온되어 상기 저장된 값을 상기 제1 노드에 전송하는 플립-플롭 회로.
플립-플롭 회로로서,
제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 상기 제1 노드 및 상기 제2 노드는 상기 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -;
상기 플립-플롭이 슬립 상태에 있을 때 상기 데이터 신호의 값을 저장하는 커패시터; 및
상기 커패시터와 상기 제1 노드 사이에 연결되는 IGZO(indium-gallium zinc oxide) 트랜지스터- 상기 IGZO 트랜지스터는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 값을 상기 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 값을 상기 커패시터에 유지함 -를 포함하고,
상기 IGZO 트랜지스터는 상기 커패시터의 제1 단자에 연결되는 제1 IGZO 트랜지스터이고, 상기 플립-플롭 회로는 상기 커패시터의 제2 단자와 상기 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터를 추가로 포함하고, 상기 제2 IGZO 트랜지스터는,
상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 값을 상기 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 값을 상기 커패시터에 유지하고;
상기 플립-플롭이 상기 슬립 상태를 벗어날 때 턴 온되어 상기 저장된 값을 상기 제1 노드에 전송하는 플립-플롭 회로.
제7항에 있어서,
상기 제1 IGZO 트랜지스터와 접지 전위 사이에 연결되는 제3 IGZO 트랜지스터- 상기 제3 IGZO 트랜지스터의 게이트는 상기 커패시터의 제2 단자에 연결됨 -; 및
상기 제2 IGZO 트랜지스터와 상기 접지 전위 사이에 연결되는 제4 IGZO 트랜지스터- 상기 제4 IGZO 트랜지스터의 게이트는 상기 커패시터의 제1 단자에 연결됨 -를 추가로 포함하는 플립-플롭 회로.
집적 회로로서,
액티브 상태와 슬립 상태 사이에서 전이하는 로직 회로; 및
상기 로직 회로에 연결되어, 상기 로직 회로가 슬립 상태에 있는 동안 상기 로직 회로에 대한 데이터를 저장하고 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 데이터를 복원하는 플립-플롭 회로를 포함하고, 상기 플립-플롭 회로는,
제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 상기 제1 노드 및 상기 제2 노드는 상기 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -;
상기 로직 회로가 상기 슬립 상태에 있을 때 상기 데이터 신호의 값을 저장하는 커패시터;
상기 커패시터의 제1 단자와 상기 제1 노드 사이에 연결되는 제1 트랜지스터; 및
상기 커패시터의 제2 단자와 상기 제2 노드 사이에 연결되는 제2 트랜지스터- 상기 제1 및 제2 트랜지스터들은 유지 신호를 수신함 -를 포함하는 집적 회로.
제9항에 있어서,
상기 제1 및 제2 트랜지스터들은 상기 로직 회로가 상기 액티브 상태로부터 상기 슬립 상태로 전이할 때 및 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 유지 신호에 응답하여 턴 온되는 집적 회로.
제9항에 있어서,
상기 제1 및 제2 트랜지스터는 IGZO 트랜지스터들인 집적 회로.
제9항에 있어서,
상기 플립-플롭 회로는,
상기 커패시터의 제1 단자와 접지 전위 사이에 연결되고 상기 커패시터의 제2 단자에 연결되는 게이트 단자를 갖는 제3 트랜지스터; 및
상기 커패시터의 제2 단자와 상기 접지 전위 사이에 연결되고 상기 커패시터의 제1 단자에 연결되는 게이트 단자를 갖는 제4 트랜지스터를 추가로 포함하는 집적 회로.
제12항에 있어서,
상기 제1, 제2, 제3, 및 제4 트랜지스터들은 IGZO 트랜지스터들인 집적 회로.
제9항에 있어서,
상기 로직 회로에 연결되어, 상기 액티브 상태와 상기 슬립 상태 사이의 상기 로직 회로의 전이를 제어하는 전력 관리 회로를 추가로 포함하는 집적 회로.
제14항에 있어서,
상기 전력 관리 회로는 상기 슬립 상태에 대해 상기 로직 회로 및 상기 플립-플롭 회로에 제공되는 전원을 턴 오프하는 집적 회로.
집적 회로로서,
액티브 상태와 슬립 상태 사이에서 전이하는 로직 회로; 및
상기 로직 회로에 연결되어, 상기 로직 회로가 슬립 상태에 있는 동안 상기 로직 회로에 대한 데이터를 저장하고 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 데이터를 복원하는 플립-플롭 회로를 포함하고, 상기 플립-플롭 회로는,
제1 노드와 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터- 상기 제1 노드 및 상기 제2 노드는 상기 플립-플롭 회로의 신호 경로 상에서 연결되어 입력 단자와 출력 단자 사이에 데이터 신호를 전달함 -;
상기 로직 회로가 상기 슬립 상태에 있을 때 상기 데이터 신호의 값을 저장하는 커패시터;
상기 커패시터와 상기 제1 노드 사이에 연결되는 IGZO 트랜지스터- 상기 IGZO 트랜지스터는 상기 로직 회로가 상기 액티브 상태로부터 상기 슬립 상태로 전이할 때 유지 신호에 응답하여 턴 온됨 -;
상기 IGZO 트랜지스터와 상기 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제1 트랜지스터; 및
상기 제1 트랜지스터와 상기 제2 노드 사이에 연결되는 제2 트랜지스터- 상기 제2 트랜지스터는 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨 -를 포함하는 집적 회로.
제16항에 있어서,
상기 커패시터는 제1 커패시터이고 상기 IGZO 트랜지스터는 제1 IGZO 트랜지스터이고, 상기 플립-플롭 회로는,
상기 로직 회로가 상기 슬립 상태에 있을 때 상기 데이터 신호의 반전 값을 저장하는 제2 커패시터;
상기 제2 커패시터와 상기 제2 노드 사이에 연결되는 제2 IGZO 트랜지스터- 상기 제2 IGZO 트랜지스터는 상기 유지 신호에 응답하여 턴 온됨 -;
상기 제2 IGZO 트랜지스터와 상기 제2 커패시터 사이의 노드에 연결되는 게이트 단자를 갖는 제3 트랜지스터; 및
상기 제3 트랜지스터와 상기 제1 노드 사이에 연결되는 제4 트랜지스터- 상기 제4 트랜지스터는 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 복원 신호에 응답하여 턴 온됨-를 추가로 포함하는 집적 회로.
제17항에 있어서,
상기 제1, 제2, 제3, 및 제4 트랜지스터들은 n-형 금속-산화물-반도체 트랜지스터들인 집적 회로.
제16항에 있어서,
상기 로직 회로에 연결되어, 상기 액티브 상태와 상기 슬립 상태 사이의 상기 로직 회로의 전이를 제어하는 전력 관리 회로를 추가로 포함하는 집적 회로.
제19항에 있어서,
상기 전력 관리 회로는 상기 슬립 상태에 대해 상기 로직 회로 및 상기 플립-플롭 회로에 제공되는 전원을 턴 오프하는 집적 회로.
컴퓨터 시스템으로서,
배터리;
하나 이상의 안테나; 및
상기 배터리 및 상기 하나 이상의 안테나에 연결되는 프로세서를 포함하고, 상기 프로세서는,
로직 회로;
상기 로직 회로를 액티브 상태와 슬립 상태 사이에 스위칭하는 전력 관리 회로;
상기 로직 회로에 연결되어, 상기 로직 회로가 슬립 상태에 있는 동안 상기 로직 회로에 대한 데이터를 저장하고 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 데이터를 복원하는 플립-플롭 회로를 포함하고, 상기 플립-플롭 회로는,
상기 플립-플롭 회로의 신호 경로 상의 하나 이상의 CMOS(complementary metal-oxide-semiconductor) 트랜지스터;
상기 로직 회로가 상기 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 및
상기 커패시터와 상기 신호 경로 사이에 연결되는 TFT(thin-film transistor)- 상기 TFT는 상기 로직 회로가 상기 슬립 상태로 전이할 때 유지 신호에 응답하여 턴 온되어 상기 커패시터에 상기 값을 저장하고, 다음으로 상기 로직 회로가 상기 슬립 상태에 있는 동안 턴 오프되어 상기 커패시터에 상기 값을 유지함 -를 포함하고,
상기 TFT의 소스 단자는 상기 신호 경로의 제1 노드에 연결되고, 상기 커패시터는 상기 TFT의 드레인 단자와 접지 전위 사이에 연결되고, 상기 하나 이상의 트랜지스터는 상기 제1 노드와 상기 신호 경로의 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터를 형성하고, 상기 플립-플롭 회로는,
IGZO 트랜지스터의 드레인 단자에 연결되는 게이트 단자 및 상기 접지 전위에 연결되는 드레인 단자를 갖는 제1 NMOS 트랜지스터; 및
상기 제1 NMOS 트랜지스터와 상기 제2 노드 사이에 연결되는 제2 NMOS 트랜지스터- 상기 제2 NMOS 트랜지스터는 상기 로직 회로가 상기 슬립 상태로부터 액티브 상태로 전이할 때 복원 신호에 응답하여 턴 온됨 -를 추가로 포함하는 컴퓨터 시스템.
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제21항에 있어서,
상기 커패시터는 제1 커패시터이고 상기 TFT는 제1 TFT이고, 상기 플립-플롭 회로는,
상기 로직 회로가 상기 슬립 상태에 있을 때 상기 데이터 신호의 반전 값을 저장하는 제2 커패시터;
상기 제2 커패시터와 상기 제2 노드 사이에 연결되는 제2 TFT- 상기 제2 TFT는 상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 반전 값을 상기 제2 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 반전 값을 상기 제2 커패시터에 유지함-;
상기 제2 TFT의 드레인 단자에 연결되는 게이트 단자 및 상기 접지 전위에 연결되는 드레인 단자를 갖는 제3 NMOS 트랜지스터; 및
상기 제3 NMOS 트랜지스터와 상기 제1 노드 사이에 연결되는 제4 NMOS 트랜지스터- 상기 제4 NMOS 트랜지스터는 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 복원 신호에 응답하여 턴 온됨 -를 추가로 포함하는 컴퓨터 시스템.
컴퓨터 시스템으로서,
배터리;
하나 이상의 안테나; 및
상기 배터리 및 상기 하나 이상의 안테나에 연결되는 프로세서를 포함하고, 상기 프로세서는,
로직 회로;
상기 로직 회로를 액티브 상태와 슬립 상태 사이에 스위칭하는 전력 관리 회로;
상기 로직 회로에 연결되어, 상기 로직 회로가 슬립 상태에 있는 동안 상기 로직 회로에 대한 데이터를 저장하고 상기 로직 회로가 상기 슬립 상태로부터 상기 액티브 상태로 전이할 때 상기 데이터를 복원하는 플립-플롭 회로를 포함하고, 상기 플립-플롭 회로는,
상기 플립-플롭 회로의 신호 경로 상의 하나 이상의 CMOS(complementary metal-oxide-semiconductor) 트랜지스터;
상기 로직 회로가 상기 슬립 상태에 있을 때 데이터 신호의 값을 저장하는 커패시터; 및
상기 커패시터와 상기 신호 경로 사이에 연결되는 TFT(thin-film transistor)- 상기 TFT는 상기 로직 회로가 상기 슬립 상태로 전이할 때 유지 신호에 응답하여 턴 온되어 상기 커패시터에 상기 값을 저장하고, 다음으로 상기 로직 회로가 상기 슬립 상태에 있는 동안 턴 오프되어 상기 커패시터에 상기 값을 유지함 -를 포함하고,
상기 TFT는 상기 커패시터의 제1 단자와 상기 신호 경로의 제1 노드 사이에 연결되는 제1 TFT이고, 상기 하나 이상의 트랜지스터는 상기 제1 노드와 상기 신호 경로의 제2 노드 사이에 교차-연결되는 제1 인버터 및 제2 인버터를 형성하고, 상기 플립-플롭 회로는 상기 커패시터의 제2 단자와 상기 제2 노드 사이에 연결되는 제2 TFT를 추가로 포함하고, 상기 제2 TFT는,
상기 플립-플롭이 상기 슬립 상태에 진입할 때 턴 온되어 상기 데이터 신호의 값을 상기 커패시터에 저장하고, 다음으로 턴 오프되어 상기 저장된 값을 상기 커패시터에 유지하고;
상기 플립-플롭이 상기 슬립 상태를 벗어날 때 턴 온되어 상기 저장된 값을 상기 제1 노드에 전송하는 컴퓨터 시스템.
제24항에 있어서,
상기 플립-플롭 회로는,
상기 제1 TFT와 접지 전위 사이에 연결되는 제3 TFT- 상기 제3 TFT의 게이트는 상기 커패시터의 제2 단자에 연결됨 -; 및
상기 제2 TFT와 상기 접지 전위 사이에 연결되는 제4 TFT- 상기 제4 TFT의 게이트는 상기 커패시터의 제1 단자에 연결됨 -를 추가로 포함하는 컴퓨터 시스템.