CN101819811A - 三值铁电存储器电路 - Google Patents
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Abstract
本发明设计了一种三值铁电存储器(FeRAM)的实现电路，属于集成电路设计制造技术领域。该电路采用传统铁电存储器的2T2C单元结构，在保留传统的读写操作方式的基础上，增加了利用2T2C结构进行三值读写操作的功能，从而实现了2个铁电电容存储3比特数据。在同样的工艺条件下，三值铁电存储器将1T1C FeRAM的存储密度提高了1.5倍。
Description
技术领域
本发明涉及集成电路设计技术领域，尤其涉及铁电存储器三值存储的电路设计。
背景技术
铁电存储器是一种利用铁电电容滞回特性制造的新型存储器件。目前上市的铁电存储器均是通过定义滞回曲线上正负两个极化值为二进制信息“0”和“1”来实现存储功能。因此采用1T1C存储单元结构的铁电存储器的存储密度为1bit/单元，而采用2T2C存储单元结构的铁电存储器的存储密度为0.5bit/单元。
和FLASH相比，铁电存储器虽然在低功耗、高写入速度及抗辐照等方面具有绝对的优势，但是在存储密度上落后FLASH一代至两代的工艺水平。因此，提高铁电存储器的存储密度是铁电存储器发展所面临的一个重要问题。通过工艺改良及采用新型器件结构的方法需要较长的研发时间和昂贵的成本，若能够从电路设计上解决这一问题，则可以在不改变工艺条件的前提下提高铁电存储器的存储密度，具有重要的意义。多值铁电存储器是一新颖的概念，通过选取铁电电容电滞回线上的多个点作为信息存储的状态点，实现多值存储，从而间接地提高了铁电存储器的存储密度。
发明内容
本发明提出了一种三值铁电存储器的实现电路，在铁电电容电滞回线上定义了三个状态点，通过一定的读出和编码方式，把存储密度提高到了1.5bit/单元。
其特征在于，所述存储器电路包括存储单元阵列、读出电路以及中间状态输入电路；
所述存储单元阵列包含若干存储单元，每个存储单元由两个铁电电容C0、C1和两个NMOS传输管M0、M1组成；
字线W接到两个NMOS传输管M0、M1的栅极，控制存储单元的开启和关闭；
其中，NMOS传输管M0的源极接到位线BL，漏极连接到铁电电容C0一端的存储节点，该铁电电容C0的另一端与板线PL相连；NMOS传输管M1的源极接到位线BL/，漏极接到铁电电容C1一端的存储节点，该铁电电容C1的另一端与板线PL相连；
所述读出电路由6个NMOS传输管N0～N5、5个灵敏放大器SA0～SA4以及一个4-3编码器组成；
其中，二值读出电路选通信号SEL0连至传输管N0、N1的栅极，控制传统二值读出单元的开启和关闭，传输管N0的源极连至位线BL，传输管N1的源极连至位线BL/，两者的漏极连至灵敏放大器SA0的输入，比较放大进行输出；
三值读出电路选通信号SEL1连至传输管N2、N3的栅极，三值读出电路选通信号SEL2连至传输管N4、N5的栅极，控制三值读出单元的开启和关闭，传输管N2、N4的源极连到位线BL，传输管N3、N5的源极连到位线BL/，传输管N2、N3的漏极分别连至两个灵敏放大器SA1、SA2的输入端与参考电压Vrefl作比较，传输管N4、N5的漏极分别连至另两个灵敏放大器SA3、SA4的输入端与参考电压Vrefh作比较，经灵敏放大后输出给4-3编码器进行二进制逻辑值的编码，编码器输出数据DATA0～DATA2；
所述中间状态输入电路由两个传输管N6、N7组成，其中中间状态写入使能信号WRM连至传输管N6的栅极，中间状态写入使能信号WRM/连至传输管N7的栅极，控制中间状态输入电路的开启和关闭，传输管(N6)的栅极连至位线BL，传输管N7的栅极连至位线BL/，传输管N6、N7的漏极连至使所述存储单元铁电电容进入中间状态的电压Vm。
一种三值铁电存储器的写操作时序特征在于：①写2值操作时序：分为4个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、WRM～WRM/均为低电平；1阶段中，控制线WL为高电平，BL线接高电平则写入逻辑值“1”，接低电平则写入逻辑值“0”；2阶段中，控制线WL保持高电平，BL保持前一状态，PL线产生一高电平脉冲；3阶段中，BL、WL降低为低电平；②写3值操作时序：分为4个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、WRM～WRM/均为低电平；1阶段中，控制线WL为高电平，BL线接高电平则写入逻辑值“H”，接低电平则写入逻辑值“L”，WRM～WRM/为高电平则写入逻辑值“M”；2阶段中，控制线WL保持高电平，BL保持前一状态，PL线产生一高电平脉冲；3阶段中，BL、WL、WRM～WRM/降低为低电平。
一种三值铁电存储器的读操作时序特征在于：①读2值操作时序：分为4个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、WRM～WRM/均为低电平；1阶段中，控制线WL为高电平，PL线产生一高电平脉冲信号，控制线SEL0在PL线为高电平期间产生一高电平脉冲信号，SEL1～SEL2维持低电平；2阶段中，控制线WL保持高电平，SEL0在2阶段后期产生一高电平脉冲信号；3阶段中，控制线WL降低为低电平；②读3值操作时序：分为4个阶段(0，1，2，3)。0阶段中，控制线WL、SEL0～SEL2、WRM～WRM/均为低电平；1阶段中，控制线WL为高电平，PL线产生一高电平脉冲信号，控制线SEL1～SEL2在PL线为高电平期间产生一高电平脉冲信号，SEL0维持低电平；2阶段中，控制线WL保持高电平，读出信号为“H”则将BL提升至高电平，为“L”则将BL放电至低电平，为“M”则使控制线WRM～WRM/产生一高电平脉冲信号；3阶段中，BL、WL、WRM～WRM/降低为低电平。
附图说明
下面结合附图对本发明作详细说明：
图1为三值铁电存储器的电路结构；
图2a为传统二值铁电电容滞回曲线及状态点选取；
图2b为三值铁电电容滞回曲线及状态点选取；
图3为参考电压示意图；
图4为三值铁电存储器写二值操作时序；
图5为三值铁电存储器读二值操作时序；
图6为三值铁电存储器写三值操作时序；
图7为三值铁电存储器读三值操作时序；
图8为4至3编码器的电路结构示意图。
具体实施方式
本发明提出了一种三值铁电存储器的实现电路，如图1所示，以2T2C存储单元为基础，保留了二值操作的功能，同时实现了三值存储的功能。
图2b所示为本发明定义的三值状态点，“H”、“L”即为二值操作时定义的逻辑值“1”和“0”，如图2a所示；“M”为三值存储所特有的状态值，称为无极化状态。
如图3所示，分辨状态“M”和“H”的参考电压信号定义为Vrefh；分辨状态“L”和“M”的参考电压信号定义为Vrefl。图中，Vbl“H”、Vbl“M”、Vbl“L”分别为状态“H”、“M”、“L”的读出电压值。
当2T2C存储单元使用三值存储时，两个铁电电容联合起来可以表示32即9种状态。选取9种状态中的8种状态进行编码，可以实现3bit逻辑值存储。一种编码方式如表1所示。
表1 三值存储器编码表
| 铁电电容1 | 铁电电容2 | 编码值 |
| H | H | 111 |
| H | M | 110 |
| M | H | 101 |
| H | L | 100 |
| L | H | 011 |
| M | L | 010 |
| L | M | 001 |
| L | L | 000 |
实施例一：
进行二值写操作时，时序如图4所示，字线WL升高，NMOS管导通，BL和BL/上是待写入的数据，BL线接入高电平则写入逻辑值“H”，接入低电平则写入逻辑值“L”。在PL上加一脉冲，写入逻辑值“H”的电容和写入逻辑值“L”的电容的极化方向总是相反的。最后BL和BL/放电，电压回零。WL电压回零，MOS管关闭，写操作结束。
实施例二：
进行二值读操作时，时序如图5所示，由于采用了2T2C存储单元结构，不需要另行产生参考电压，灵敏放大器SA0的两输入端分别接BL和BL/即可。字线WL升高，NMOS管导通。此时虽然两个铁电电容里的剩余电荷不一样，但BL和BL/电压是0，不能区分出1单元和0单元。在PL上加一脉冲，在铁电电容和BL的寄生电容上会发生电荷共享，由于两个电容存储的值是相反的，体现出不同的电容值C0和C1，在BL和BL/上呈现出不同的电压V0和V1。此时SEL0上升至高电平，灵敏放大器开始工作，将电压差V1-V0放大，高电压拉至VDD，低电压拉至VSS，数据被读出。在灵敏放大器停止工作前使PL变为低电平来回写数据1，保证数据1的正确性。
实施例三：
进行三值写操作时，字线WL升高，NMOS管导通，BL和BL/上是待写入的数据，BL接入高电平则写入逻辑值“H”，接入低电平则写入逻辑值“L”，WRM～WRM/为高电平则写入逻辑值“M”。对于“H”、“L”状态的写和传统二值存储器写“1”、“0”相似，如上所述。对于中间状态“M”，写入时需要矫顽电压进行偏置，具体时序见图6。
当写入三值时，每条位线应该需要三个控制信号，即每一对位线需要6个控制信号。解码器可以由3-8译码器实现，适当选取3-8译码器8输出中的6位，就可以实现对位线写入的控制。
实施例四：
进行三值读操作时，时序如图7所示，与二值的读出类似，WL升高，NMOS管导通，在PL上加一脉冲，由于电容所存储的是不同的状态“H”、“M”和“L”，在铁电电容和BL的寄生电容上会发生电荷共享，BL上体现出的电压值是不同的。SEL1、SEL2在PL为高电平期间产生一高电平脉冲信号，灵敏放大器导通，与参考电压Vrefh、Vrefl作比较，从而分辨出即读出数据。4-3编码器将位线上读出的电压编码从而得到二进制数输出，根据表1可以设计出图1中的4至3编码器，如图8所示。。同样地，在进行三值读操作时，也要进行回写过程，不同的是回写时要区分三种状态：“H”、“M”和“L”，具体回写哪种状态根据读出的数据来控制选通管N2～N7。
本发明保留了2T2C型铁电存储器的传统工作方式，在两种操作模式间可以任意切换。如图1所示，当采用2值存储操作时，通过打开NMOS传输管N0～N1将互补位线上的读出信号传递给灵敏放大器SA0，经灵敏放大后，数据输出至端口DATA。当采用3值存储操作时，通过打开NMOS传输管N2～N5将位线上的数据复制并传递给灵敏放大器SA1～SA4，经灵敏放大后输出给4至3编码器进行二进制逻辑值的编码。编码器输出数据DATA0～DATA2。
Claims (5)
1.一种三值铁电存储器电路，其特征在于，所述存储器电路包括存储单元阵列、读出电路以及中间状态输入电路；
所述存储单元阵列包含若干存储单元，每个存储单元由两个铁电电容(CO、C1)和两个NMOS传输管(M0、M1)组成；
字线(WL)接到两个NMOS传输管(M0、M1)的栅极，控制存储单元的开启和关闭；
其中，NMOS传输管(M0)的源极接到位线(BL)，漏极连接到铁电电容(C0)一端的存储节点，该铁电电容(C0)的另一端与板线(PL)相连；NMOS传输管(M1)的源极接到位线(BL/)，漏极接到铁电电容(C1)一端的存储节点，该铁电电容(C1)的另一端与板线(PL)相连；
所述读出电路由6个NMOS传输管(N0～N5)、5个灵敏放大器(SA0～SA4)以及一个4-3编码器组成；
其中，二值读出电路选通信号(SEL0)连至传输管(N0、N1)的栅极，控制传统二值读出单元的开启和关闭，传输管(N0)的源极连至位线(BL)，传输管(N1)的源极连至位线(BL/)，两者的漏极连至灵敏放大器(SA0)的输入，比较放大进行输出；
三值读出电路选通信号(SEL1)连至传输管(N2、N3)的栅极，三值读出电路选通信号(SEL2)连至传输管(N4、N5)的栅极，控制三值读出单元的开启和关闭，传输管(N2、N4)的源极连到位线(BL)，传输管(N3、N5)的源极连到位线(BL/)，传输管(N2、N3)的漏极分别连至两个灵敏放大器(SA1、SA2)的输入端与参考电压(Vrefl)作比较，传输管(N4、N5)的漏极分别连至另两个灵敏放大器(SA3、SA4)的输入端与参考电压(Vrefh)作比较，经灵敏放大后输出给4-3编码器进行二进制逻辑值的编码，编码器输出数据DATA0～DATA2；
所述中间状态输入电路由两个传输管(N6、N7)组成，其中中间状态写入使能信号(WRM)连至传输管(N6)的栅极，中间状态写入使能信号(WRM/)连至传输管(N7)的栅极，控制中间状态输入电路的开启和关闭，传输管(N6)的栅极连至位线(BL)，传输管(N7)的栅极连至位线(BL/)，传输管(N6、N7)的漏极连至使所述存储单元铁电电容进入中间状态的电压(Vm)。
2.一种三值铁电存储器电路的二值写操作时序，其特征在于，分为4个阶段T0、T1、T2、T3；其中：
-T0阶段中，字线(WL)、读出电路选通信号(SEL0～SEL2)、中间状态写入使能信号(WRM、WRM/)均为低电平；
-T1阶段中，字线(WL)为高电平，位线(BL)接高电平则写入逻辑值“1”，接低电平则写入逻辑值“0”；
-T2阶段中，字线(WL)保持高电平，位线(BL)保持前一状态，板线(PL)产生一高电平脉冲；
-T3阶段中，位线(BL)、字线(WL)降低为低电平。
3.一种三值铁电存储器电路的二值读操作时序，其特征在于，分为4个阶段t0、t1、t2、t3；其中：
-t0阶段中，字线(WL)、读出电路选通信号(SEL0～SEL2)、中间状态写入使能信号(WRM、WRM/)均为低电平；
-t1阶段中，字线(WL)为高电平，板线(PL)产生一高电平脉冲信号，二值读出电路选通信号(SEL0)在板线(PL)为高电平期间产生一高电平脉冲信号，三值读出电路选通信号(SEL1、SEL2)维持低电平；
-t2阶段中，字线(WL)保持高电平，二值读出电路选通信号(SEL0)在t2阶段后期产生一高电平脉冲信号；
-t3阶段中，字线(WL)降低为低电平。
4.一种三值铁电存储器电路的三值写操作时序，其特征在于，分为4个阶段T’0、T’1、T’2、T’3；其中：
-T’0阶段中，字线(WL)、读出电路选通信号(SEL0～SEL2)、中间状态写入使能信号(WRM、WRM/)均为低电平；
-T’1阶段中，字线(WL)为高电平，位线(BL)接高电平则写入逻辑值“H”，接低电平则写入逻辑值“L”，中间状态写入使能信号(WRM、WRM/)为高电平则写入逻辑值“M”；
-T’2阶段中，字线(WL)保持高电平，位线(BL)保持前一状态，板线(PL)产生一高电平脉冲；
-T’3阶段中，位线(BL)、字线(WL)、中间状态写入使能信号(WRM、WRM/)降低为低电平。
5.一种三值铁电存储器电路的三值读操作时序，其特征在于，分为4个阶段t’0、t’1、t’2、t’3；其中：
-t’0阶段中，字线(WL)、读出电路选通信号(SEL0～SEL2)、中间状态写入使能信号(WRM、WRM/)均为低电平；
-t’1阶段中，字线(WL)为高电平，板线(PL)产生一高电平脉冲信号，三值读出电路选通信号(SEL1、SEL2)在板线(PL)为高电平期间产生一高电平脉冲信号，二值读出电路选通信号(SEL0)维持低电平；
-t’2阶段中，字线(WL)保持高电平，读出信号为“H”则将BL提升至高电平，为“L”则将BL放电至低电平，为“M”则使控制线中间状态写入使能信号(WRM、WRM/)产生一高电平脉冲信号；
-t’3阶段中，位线(BL)、字线(WL)、中间状态写入使能信号(WRM、WRM/)降低为低电平。
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