JPS62145447A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS62145447A JPS62145447A JP60288737A JP28873785A JPS62145447A JP S62145447 A JPS62145447 A JP S62145447A JP 60288737 A JP60288737 A JP 60288737A JP 28873785 A JP28873785 A JP 28873785A JP S62145447 A JPS62145447 A JP S62145447A
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- JP
- Japan
- Prior art keywords
- selector
- data
- circuit
- blocks
- line
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高信頼記憶回路装置に関し、特にデータ書込、
続出しエラーの低減を目的とした集積回路装置に関する
。
続出しエラーの低減を目的とした集積回路装置に関する
。
従来、この棟の記憶装置を含む集積回路装置は、第５図
に示すようにデコーダライン２とセレクターライン３と
で選ばれる１つの記憶素子ｌが対応して書込、絖出しを
行なっていた。また、さらに信頼性を高めるため、同時
に１データを複数ワードとし、書込、続出しを行なう方
法がある。また１つのデータにパリティ−チェックコー
ドを付加したものが考えられた。
に示すようにデコーダライン２とセレクターライン３と
で選ばれる１つの記憶素子ｌが対応して書込、絖出しを
行なっていた。また、さらに信頼性を高めるため、同時
に１データを複数ワードとし、書込、続出しを行なう方
法がある。また１つのデータにパリティ−チェックコー
ドを付加したものが考えられた。
上述した従来の記憶装置は、ｌアドレスｌデータの方法
では、１ｂｉｔの不良でも訂正ができない。
では、１ｂｉｔの不良でも訂正ができない。
さらにｌデータを複数ワードとする場合データをシーケ
ンシャルに書込みができず、沓ぎ込み、読出しに時間が
かかる。また、パリティ−チェックピットを付加した場
合、記憶されるピット数が制限されるという欠点がある
。
ンシャルに書込みができず、沓ぎ込み、読出しに時間が
かかる。また、パリティ−チェックピットを付加した場
合、記憶されるピット数が制限されるという欠点がある
。
本発明の記憶装置は、ＰＲＯＭ内蔵の半導体集積回路に
おいて、従来の排他的選択機能と複数選択可能な機能と
を合せ持つセレクターとそのセレクターを用いて出力さ
れる信号の多数決を取る回路を有している。
おいて、従来の排他的選択機能と複数選択可能な機能と
を合せ持つセレクターとそのセレクターを用いて出力さ
れる信号の多数決を取る回路を有している。
次に本発明の実施例について図を用いて説明する。
第１図は本発明の一実施例である。ＰＲＯＭを３つのＢ
ＬＯＣＫに分割する。多数決をとるため以下基数を３と
する。記憶データはデコーダーライン１５とセレクター
ライン９とで選ばれる交点から決定される。読出しの場
合３つのＢＬＯＣＫから同時にデータを読出す。その場
合セレクターライン９はＢＬＯＣＫ を分けるセレクタ
ーｌＯ（以下ＢＬＯＣＫ セレクター）により、３つの
スイッチ１１をすべてＯＮとするようにとる。その記憶
データを多数決回路１３に入れ、３つの記憶データを比
較し、常に多数のデータを決定する。
ＬＯＣＫに分割する。多数決をとるため以下基数を３と
する。記憶データはデコーダーライン１５とセレクター
ライン９とで選ばれる交点から決定される。読出しの場
合３つのＢＬＯＣＫから同時にデータを読出す。その場
合セレクターライン９はＢＬＯＣＫ を分けるセレクタ
ーｌＯ（以下ＢＬＯＣＫ セレクター）により、３つの
スイッチ１１をすべてＯＮとするようにとる。その記憶
データを多数決回路１３に入れ、３つの記憶データを比
較し、常に多数のデータを決定する。
書込みの場合も同様にし、３つのＢＬＯＣＫ Ｋ同時に
同じデータを書込む。また、ＢＬＯＣＫセレクターの条
件を選ぶことにより、３つのスイッチ１１の１つだけを
ＯＮＫでき１つのＢＬＯＣＫ だけを選び、大容量のＰ
ＲＯＭとしても使用できる。
同じデータを書込む。また、ＢＬＯＣＫセレクターの条
件を選ぶことにより、３つのスイッチ１１の１つだけを
ＯＮＫでき１つのＢＬＯＣＫ だけを選び、大容量のＰ
ＲＯＭとしても使用できる。
次に、第４図は、多数決回路の一例である。３つの記憶
データを読出し、そのデータを比較し、多数のデータを
とる場合Ｒ（多）に信号を与え、多数決回路１８を通り
、データを比較し、常に多数のデータを出力ライン１７
に出す。また、通常の記憶装置として使用する場合はＲ
（１）に信号を与え、多数決回路１８を通らず出力ライ
ン１７にデータを出すことができる。書込みの場合は〜
■に信号を与え入力ライン１６のデータを３つのＢＬＯ
ＣＫに書込むことができる、また通常の記憶装置として
使用する場合は、第１図のセレクターライン９により、
ＢＬＯＣＫを選んで書込むことができる。
データを読出し、そのデータを比較し、多数のデータを
とる場合Ｒ（多）に信号を与え、多数決回路１８を通り
、データを比較し、常に多数のデータを出力ライン１７
に出す。また、通常の記憶装置として使用する場合はＲ
（１）に信号を与え、多数決回路１８を通らず出力ライ
ン１７にデータを出すことができる。書込みの場合は〜
■に信号を与え入力ライン１６のデータを３つのＢＬＯ
ＣＫに書込むことができる、また通常の記憶装置として
使用する場合は、第１図のセレクターライン９により、
ＢＬＯＣＫを選んで書込むことができる。
以上説明したように本発明は、１つのアドレスに複数の
記憶セルを対応させ、多数決回路をもたせることで信頼
性の高い記憶回路が得らｆる。また、通常の記憶装置の
ようにも使える。
記憶セルを対応させ、多数決回路をもたせることで信頼
性の高い記憶回路が得らｆる。また、通常の記憶装置の
ようにも使える。
第１図は、本発明の一実施例を部分的にブロック図で示
し、第２図は各ブロックを分けるブロックセレクタの論
理回路図、Ｊ８３図は、上記第２図の真理値表、第４図
は、多数決回路の論理回路図、そして第５図は従来の記
憶装置の部分構成図である。 なお、図においてｌ、 ７・・・・・・記憶セル、２
，１５・・・・・・デコーダライン、３，９・・・・・
・セレクターライン、４．１１・・・・・・スイッチ、
５・・・・・・センスアンプ、６．１４・・・・・・入
出カライン、８・・・・・ｄ記憶ブロック、ｌＯ・・・
・・・ＢＬＯＣＫセレクター、１２・・・・・・多数決
回路選択信号、１３・・・・・・多数決回路、１６・・
・・・・出力ライン、１７・・・・・・人力ライン、１
８・・・・・・多数決回路、Ｒ（多片・・・・・読出し
の多数決回路選択信号、Ｈ，（１）・・・・・・通常読
出し選択信号、Ｗ・・・・・・書込選択信号、である。 代理人 弁理士 内 原 晋、、−２，”；ｌと 躬４図
し、第２図は各ブロックを分けるブロックセレクタの論
理回路図、Ｊ８３図は、上記第２図の真理値表、第４図
は、多数決回路の論理回路図、そして第５図は従来の記
憶装置の部分構成図である。 なお、図においてｌ、 ７・・・・・・記憶セル、２
，１５・・・・・・デコーダライン、３，９・・・・・
・セレクターライン、４．１１・・・・・・スイッチ、
５・・・・・・センスアンプ、６．１４・・・・・・入
出カライン、８・・・・・ｄ記憶ブロック、ｌＯ・・・
・・・ＢＬＯＣＫセレクター、１２・・・・・・多数決
回路選択信号、１３・・・・・・多数決回路、１６・・
・・・・出力ライン、１７・・・・・・人力ライン、１
８・・・・・・多数決回路、Ｒ（多片・・・・・読出し
の多数決回路選択信号、Ｈ，（１）・・・・・・通常読
出し選択信号、Ｗ・・・・・・書込選択信号、である。 代理人 弁理士 内 原 晋、、−２，”；ｌと 躬４図
Claims (1)
- ＰＲＯＭ内蔵の半導体集積回路において、排他的選択
機能と複数選択可能な機能とを合せ持つセレクターとそ
のセレクターを用いて出力される信号の多数決を取る回
路からなる記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288737A JPS62145447A (ja) | 1985-12-20 | 1985-12-20 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288737A JPS62145447A (ja) | 1985-12-20 | 1985-12-20 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145447A true JPS62145447A (ja) | 1987-06-29 |
Family
ID=17734037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288737A Pending JPS62145447A (ja) | 1985-12-20 | 1985-12-20 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
| JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167051A (ja) * | 1984-02-09 | 1985-08-30 | Hitachi Ltd | 記憶装置 |
-
1985
- 1985-12-20 JP JP60288737A patent/JPS62145447A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167051A (ja) * | 1984-02-09 | 1985-08-30 | Hitachi Ltd | 記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
| JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むｒｆｉｄ装置及びその補正方法 |
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