JP2863673B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に冗長性とテスト時の並列性とをウェハプロセス
の後半又は完了後の工程で切り換えることを可能とした
ものに関するものである。

【０００２】

【従来の技術】従来のメモリセルアレイが複数のセクシ
ョンに分割され、そのセクション内でさらに複数のブロ
ックに分割され、該各セクション内にブロックにとらわ
れない冗長を可能とする冗長回路を有する半導体記憶装
置の一例を、図について説明する。図４において、メモ
リセルアレイが（Ｎ＋１）個のセクションＳ０，Ｓ１，
…，ＳＮに分割され、そのセクションがそれぞれ（Ｍ＋
１）個のブロック（ブロックＢ０，Ｂ１，…，ＢＭ）に
分割されており、各セクション毎に（Ｋ＋１）個の冗長
セルカラム又は冗長セルロウがブロックにとらわれず使
用できるとする。この場合、冗長カラム又は冗長ロウ毎
にプログラム回路が設けられ、冗長カラム又は冗長ロウ
を使用するアドレスが入力されると、冗長カラム又は冗
長ロウが選択され、同じアドレスを持つ通常カラム又は
通常ロウを非選択にする信号（ＬＮＥＤ信号）が出力さ
れるようになっている。この各ＬＮＥＤ信号のセクショ
ン毎の論理和をとったＳＮＥＤ信号を、ブロック選択信
号発生回路（以下ＢＳと称す）２０に入力することによ
り、冗長セルが選択された場合には、全ての通常セルが
選択されないようになっている。

【０００３】冗長セルを全くブロックにとらわれずに使
用できるようにすれば、冗長性が向上し、冗長セルの数
Ｋを減らしても救済可能なデバイスの数を増やすことが
できる。これは、量産初期のプロセスが安定しない時期
における歩留りの向上に役立つ。

【０００４】一方テストモード時、複数ビットのテスト
結果の並列読み出しを行う際には、複数ブロックのデー
タを同時に出力し比較することにより、テスト時間を短
縮するという方法が考えられている。これは、メモリ容
量が大きくなる程重要であり、メモリ容量が増え続けれ
ば必須の方法となるであろう。また、これを実現するた
めには、冗長セルは、ブロック内に限定されている方が
回路構成も簡単になり、配線容量の面からも有利とな
る。これは量産が安定化しテスト時間の短縮が必要なと
き有利である。

【０００５】以上の点に鑑み、冗長性とテストモードと
を両立させるために冗長できる範囲を（Ｍ＋１）ブロッ
クとし、それを１セクションとして、テストモード時に
は、セクション毎にデータを読み出し比較するという構
成をとってきている。即ち、図４の構成では、（Ｍ＋
１）個のブロックごとに１セクションとなし、該セクシ
ョン内ではブロックにとらわれない冗長を可能とし、か
つテストモード時においては、複数ブロックＢ０〜ＢＭ
のデータを同時にリードデータバスを介して出力し、各
ブロックの出力を全セクションにわたって論理和ゲート
１５ａ〜１５ｎにより論理和をとり、テストモード出力
として見て相互に比較することにより、テスト時間を短
縮するという方法をとっている。

【０００６】

【発明が解決しようとする課題】従来の半導体記憶装置
は、以上のように構成されており、テストモード時の複
数ビット並列読み出しを効率化するため、セクションＮ
の分割数を増やせば冗長性が減り、冗長性を増やすため
にブロック数Ｍを増やすと、テスト時の並列性が減るこ
とになり、冗長性とテスト時の並列性とが、相互にトレ
ードオフの関係にあるという問題点があった。

【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、冗長性を重視するか、テスト
時並列数を優位にするかを、ウエハプロセスの後の工程
又は後半の工程で切り換えることができる半導体記憶装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、各セクションの冗長回路使用時に各セクショ
ンの通常セルをディスエーブルするＳＮＥＤ信号と、各
セクションのブロック選択信号発生回路ＢＳとの間に第
１のヒューズを設け、かつ上記ＳＮＥＤ信号の全セクシ
ョンについての論理和信号と各セクションのブロック選
択信号発生回路ＢＳとの間に第２のヒューズを設け、冗
長性を重視するか、テスト時並列性を優位にするかを、
上記第１，第２のヒューズのいずれかを切断することに
より、ウェハプロセスの後の工程又は後半の工程で切り
換えることができるようにしたものである。

【０００９】あるいは、冗長性を重視するか、テスト時
並列性を優位にするかを、アルミ工程のマスクの違いに
よってウェハプロセスの後半の工程で切り換えられるよ
うにしたものである。

【００１０】

【作用】この発明においては、ヒューズを切断すること
により、あるいはアルミ工程のマスクの違いによって冗
長性とテスト時の並列性のどちらを有利とするかを切り
換えられるようにしたので、ウエハプロセスの後半又
は、完了後の工程で冗長性とテスト時の並列性のどちら
を有利とするかの切り換えを行うことが可能となる。

【００１１】

【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の一実施例による半導体記憶
装置の構成を示し、図において、１１は各冗長回路の各
々を使用したとき各セクションの通常セルをディスエー
ブルとするためのＬＮＥＤ信号，のセクション毎の論理
和をとった（図４参照）各セクションのＳＮＥＤ信号
と、各セクション内のブロック選択信号発生回路ＢＳと
の間に設けられた第１のヒューズ、１２は各セクション
のＳＮＥＤ信号の論理和をとった論理和ゲート１４の出
力信号と、各セクションのブロック選択信号発生回路Ｂ
Ｓとの間に各セクション毎に設けられた第２のヒューズ
である。

【００１２】次に動作について説明する。ウエハプロセ
スの後半又は完了後の工程で、第１のヒューズ１１ａ，
…，１１ｎをすべてそのままとして第２のヒューズ１２
ａ，…，１２ｎをすべてレーザで切断すると、第２のヒ
ューズ１１ａ，…，１１ｎが有効となり、ＳＮＥＤ信号
が各セクションのブロック選択信号発生回路ＢＳに入力
されるから、セクション内でのみブロックにとらわれな
い冗長が可能になる。また、並列読出しを行うテストモ
ードも１つのセクションのみがディスエーブルされるだ
けであるから、図４に示されるように、論理和ゲート１
５ａ〜１５ｎからのテストモード時出力をみることによ
り使用可能である。

【００１３】一方、第２のヒューズ１２ａ，…，１２ｎ
をすべてそのままとして第１のヒューズ１１ａ，…，１
１ｎを切断すると、冗長セルは全セクションの通常セル
がディスエーブルされることによって全ブロックで使用
可能となるが、全セクションの通常セルがディスエーブ
ルされることによって各セクションからのテスト出力は
得ることができず、テストモードは使用できない。

【００１４】このような本実施例では、ウエハプロセス
の後半又は、完了後の工程で、第１，第２のヒューズの
いずれかを切断することにより、冗長性とテスト時並列
性のどちらを有利とするかの切り換えを行うようにした
ので、上記冗長性とテスト時並列性のいずれを有利とす
るかの切り換えを、量産初期のプロセスが安定しないと
きの歩留りの向上と、量産が安定化した後のテスト時間
の短縮，のいずれが必要かを考慮しなが、このウエハプ
ロセスの後半又は完了後の工程にて行うことが可能とな
る。

【００１５】実施例２．図２はこの発明の第２の実施例
による半導体記憶装置の構成を示し、上記実施例１では
各セクションのＳＮＥＤ信号の論理和をとった信号と、
各セクションのブロック選択信号発生回路ＢＳとの間の
第２のヒューズ１２ａ，…，１２ｎを各セクション毎に
設けたが、本実施例では、これを図２に示す第２のヒュ
ーズ１３の１本のみとしたものであり、本実施例におい
ては、上記実施例１と同様の効果が得られるとともに、
ヒューズを切る本数を減らすことができることとなる。

【００１６】実施例３．図３はこの発明の第３の実施例
による半導体記憶装置を示し、図において、１５ａ，
…，１５ｎは上記実施例１，２における第１のヒューズ
１１ａ，…，１１ｎに相当するアルミのマスタスライス
におけるスライス工程の第１のマスクであり、１６は上
記実施例２における第２のヒューズ１３に相当するアル
ミのマスタスライスにおけるスライス工程の第２のマス
クであり、これらによりウェハプロセスの最終のアルミ
工程において、冗長性とテスト時の並列性のどちらを有
利とするかの切り換えを、該第１，第２のアルミマスク
のいずれを選択する（上記実施例１，２における第１，
第２のヒューズの切断が、本実施例３における第２，第
１のアルミマスクの選択に相当する。）かの切り換えに
より行うことが可能となる。そして、これによっても上
記実施例１，２と同様の効果が得られる。

【００１７】実施例４．上記実施例における図１，図２
の第１，第２のヒューズ１１，１２部分はレーザーによ
って切断可能なヒューズではなく、電気的に切断可能な
ヒューズとしてもよく、このようにしたものが本実施例
４であり、上記実施例１，２と同様の効果が得られる。

【００１８】

【発明の効果】以上のように、この発明によれば、各冗
長セルの使用時の通常セルをディスエーブルとするＬＮ
ＥＤ信号の，セクション毎の論理和をとった各セクショ
ンのＳＮＥＤ信号と、各セクションのブロック選択信号
発生回路ＢＳとの間の接続を、各セクション毎に行う
か、全セクション共通に行うかを、ヒューズの溶断によ
り、あるいはアルミマスクの切り換えによりウェハプロ
セスの後半、または工程の終了後に切り換えられるよう
にしたため、量産初期のプロセスが安定しない時期にお
ける歩留りの向上に役立つ冗長性と、量産が安定化しテ
スト時間の短縮が必要なテスト時並列性とのいずれを重
視するかの切り換えを、量産時期等に応じてウェハプロ
セスの後半に容易に行うことが可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置の構成
を示す図。

【図２】本発明の実施例２による半導体記憶装置の構成
を示す図。

【図３】本発明の実施例３による半導体記憶装置の構成
を示す図。

【図４】従来のセクション，ブロックの概念を表すブロ
ック図。

【符号の説明】

１１ ＳＮＥＤ信号とＢＳの間に設けられた第１のヒュ
ーズ １２ ＳＮＥＤ信号の論理和とＢＳの間に各セクション
内において設けられた第２のヒューズ １３ ＳＮＥＤ信号の論理和とＢＳの間に各セクション
に共通に設けられた第２のヒューズ １５ アルミのマスタースライスにより、ＳＮＥＤ信号
とＢＳとを各セクション内において接続する第１のアル
ミマスク １６ アルミのマスタースライスにより、ＳＮＥＤ信号
の論理和とＢＳとを各セクションに共通に接続する第２
のアルミマスク ２０ 各ブロック毎に設けられたＢＳ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイが複数のセクションに
   分割され、該各セクションは該各セクション内でブロッ
   クにとらわれない冗長を可能とする冗長回路を有する半
   導体記憶装置において、 上記各セクション内に設けられ、冗長回路使用時に各セ
   クション内でのブロックの選択を不活性にする，該各セ
   クションに入力される信号と、該各セクション内でのブ
   ロック選択信号発生回路との間に設けられた第１のヒュ
   ーズと、 上記冗長回路使用時にブロック選択を不活性にする，上
   記各セクションに入力される信号の論理和をとる論理和
   回路と、 該論理和信号の出力線と上記各セクション内の上記ブロ
   ック選択信号発生回路との間に各セクション毎に接続配
   置された第２のヒューズとを備えたことを特徴とする半
   導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記冗長回路使用時にブロック選択を不活性にする該各
   セクションに入力される信号の論理和信号は、共通の一
   本のヒューズである第２のヒューズを介して各セクショ
   ン内の上記ブロック選択信号発生回路と接続されている
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記第１，および第２のヒューズは、電気的に切断可能
   なヒューズであることを特徴とする半導体記憶装置。
4. 【請求項４】 メモリセルアレイが複数のセクションに
   分割され、該各セクションは該各セクション内でブロッ
   クにとらわれない冗長を可能とする冗長回路を有する半
   導体記憶装置において、 冗長回路使用時にブロック選択を不活性にする上記各セ
   クションに入力される信号と、該信号の論理和をとった
   信号とのいずれを上記各セクション内のブロック選択信
   号発生回路に接続するかを、アルミ配線工程のマスクの
   違いによって切り換えることが可能であることを特徴と
   する半導体記憶装置。