CN101727983A - 存储设备及其编程方法 - Google Patents

Abstract

本发明提供了一种闪存系统及其驱动方法。根据本发明实施例的闪存设备包括存储单元阵列及控制逻辑，该阵列包括多个存储单元。控制逻辑对要在多个存储单元中存储的一比特信息执行控制。控制逻辑控制在多个存储单元中存储数据多次，而没有擦除操作。因此，闪存设备不执行擦除操作，提高了操作速度。

Description

存储设备及其编程方法

外国优先声明

本非临时美国专利申请要求享有于2008年10月28日向韩国知识产权局(KIPO)提交的、在35U.S.C.§119下的、申请号为10-2008-0105759的韩国专利申请的优先权，其全部内容通过引用结合于此。

技术领域

这里公开的本发明涉及非易失性存储器，更具体而言，涉及能够进行多道编程(multi program)操作的非易失性存储器及其驱动方法。

背景技术

一般地，闪存可以被分为NAND闪存和NOR闪存。NOR闪存具有一种其中每个存储单元连接到位线和字线的结构。因此，NOR闪存具有优越的随机存取速度的特征。

NAND闪存包括串联的多个存储单元，因此它的每个单元串(cell string)只需要一个触点(contact)。因此，NAND闪存的特征是优越的集成度。

最近，人们研究了可以在一个存储单元中存储多个数据的多比特单元，以进一步提高闪存的集成度。使用这种方案的存储单元一般被称为多层单元(MLC)。相反，单比特存储单元被称为单层单元(SLC)。通常，MLC具有两个或更多个门限电压分布。

发明内容

本发明提供了一种可以减少主机中央处理器(CPU)的负载的闪存设备及其驱动方法。

本发明的实施例提供了一种非易失性存储设备，其包括：存储单元阵列，其包括多个存储单元；以及控制逻辑，其控制在多个存储单元中存储一比特信息，其中，这些存储单元被编程多次，而没有擦除操作。

在一些实施例中，多个存储单元中的每个可以包括多层单元，其中，该多层单元可以根据编程层次来存储数据。编程层次可以由多个校验电压来分类。

在其它实施例中，控制逻辑可以基于用于检查编程层次的校验电压来控制多层单元的读取。

在另一个实施例中，控制逻辑被配置用于，在要更新的数据不同于所存储的数据时，多层单元可以根据编程层次以要更新的数据来编程。

在另一个实施例中，控制逻辑被配置用于，在要更新的数据与所存储的数据相同时，多层单元可以维持当前状态。

在又一个实施例中，如果不能再执行编程操作，则控制逻辑可以生成错误信号。

在本发明的其它实施例中，非易失性存储设备包括：存储单元阵列，其包括多个存储单元；以及控制逻辑，其控制存储单元阵列的盖写操作，其中一比特信息由多个存储单元中的一组存储单元来表示。

在本发明的另一个实施例中，存储系统包括：非易失性存储设备；中央处理器，其控制非易失性存储设备。其中，该非易失性存储设备包括：存储单元阵列，其包括多个存储单元；以及控制逻辑，其控制在多个存储单元的每一个中存储一比特信息，其中，该存储单元被编程多次，而没有擦除操作。

附图说明

通过参考附图详细描述示例性实施例，示例性实施例的上述和其它特征和优势将变得更明显。附图旨在描述示例性实施例，而不应被理解为限制权利要求的范围。附图不应被认为是按比例来画的，除非明确地指出。

图1是说明根据本发明实施例的可多道编程的闪存的框图；

图2是说明根据本发明实施例的多道编程条件的图；

图3是说明根据本发明实施例的闪存设备中的多道编程方法的图；

图4是说明图3中的存储单元中的多道编程方法的图；

图5是说明根据图4中的本发明实施例的多道编程方法的流程图；

图6是说明根据图5中的多道编程方法的读取存储单元的方法的流程图；

图7是说明根据图4中的本发明的另一实施例的多道编程方法的流程图；

图8是说明根据图7中的多道编程方法的用于读取存储单元的方法的流程图；

图9是说明根据本发明的另一实施例的编程方法的图；

图10是说明图9中的多道编程方法的流程图；

图11是说明根据图9中的多道编程方法的用于读取存储单元的方法的流程图；

图12是说明根据本发明的另一实施例的存储设备的框图；

图13是说明根据本发明实施例的基于编程操作的图12中的存储单元阵列的图；

图14是说明根据本发明的另一实施例的存储设备的框图；

图15是说明在图14中的存储单元阵列是具有四状态的MLC类型时、根据本发明实施例的编程操作的图；

图16是说明根据本发明实施例的存储系统的框图；

图17是说明根据本发明实施例的多阶段随机化的图；

图18是说明在图16和17中的输入数据被随机化时、根据本发明实施例的多道编程方法的流程图；

图19是说明在图16和17中的输入数据被随机化时、根据本发明实施例的读取方法的流程图；

图20是说明根据本发明的另一实施例的闪存设备的图；

图21是说明根据本发明实施例的多道编程闪存系统的框图。

具体实施方式

这里公开了详细的示例性实施例。不过，这里公开的特定结构和功能细节仅用于描述示例性实施例的目的。但是，示例性实施例可以以多种可替换的形式来实施，并且不应被理解为限于这里提出的实施例。

因此，尽管示例性实施例可以有各种修改和替代形式，其实施例在图中以示例的方法示出，并将在这里详细说明。但是，应该理解，并不是要将示例性实施例限制为所公开的特殊形式，相反，示例性实施例将覆盖示例性实施例的范围内的所有修改、等价物和替代物。在整个附图说明中相同的标号表示相同的元件。

应该理解，尽管术语第一、第二等在这里可以被用来描述不同的元件，这些元件不应被这些术语限制。这些术语仅被用来将一个元件与另一个元件区分。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不偏离示例性实施例的范围。如这里所使用，术语“和/或”包括一个或更多个列出的相关条目的任意或所有组合。

应该理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者存在中间的元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件，则不存在中间的元件。其它用来描述元件之间关系的词语应该以相同的方式来理解(例如，“位于...之间”对“直接位于...之间”，“邻近”对“直接邻近”，等等)。

这里使用的术语仅用于描述特定实施例的目的，而不是要限制示例性实施例。如这里所使用的那样，单数形式“一个”和“该”旨在同时包括复数形式，除非上下文明确表示。还应该理解，术语“包括”和/或“包含”在这里使用时，表示所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。

还应该注意，在某些可替换的实现中，表示的功能/动作可以不以图中表示的顺序发生。例如，相继表示的两个图事实上可以基本同时执行，或者有时可以以相反的顺序来执行，这依赖于所涉及的功能/动作。

本发明的示例性实施例提供了可多层编程的闪存设备。

图1是示出根据本发明实施例的可多道编程的闪存的框图。

参考图1，闪存设备的一个存储单元可以被分为具有单层的单层单元(SLC)和具有两个或更多个门限电压分布的多层单元(MLC)。

包括MLC的闪存设备可以被用来存储多个比特。此外，根据本发明实施例的包括MLC的闪存设备可以支持多道编程操作。

在闪存设备中，多道编程操作将更新闪存设备的存储单元中的数据，而不执行擦除操作。也就是说，支持多道编程操作的闪存设备可以连续执行编程操作，而不执行擦除操作。

类似图1的情形A，包括MLC的闪存设备可以支持对于每个存储单元的多道编程操作。类似图1的情形B，包括MLC的闪存设备可以捆绑(bundle)共享相同页面缓存的存储单元，以支持多道编程操作。

包括MLC的闪存设备可以将当前数据更新为新的数据，用于执行多道编程操作，而不管在闪存设备的存储单元中存储的当前数据是‘0’还是‘1’。

下面将参考图3和图4来说明对于每个存储单元执行多道编程操作的方法。下面将参考图9来说明使用状态模型的多道编程方法。下面将参考图14到图17来说明捆绑共享相同页面缓存的存储单元来执行多道编程的方法。

I.具有有限状态的多道编程方法

本发明应满足图2所示的所有条件。也就是说，根据本发明实施例的存储单元可以在所有先前数据的组合上被多道编程。

参考图2，P是存储单元的当前数据，P′是要在存储单元中更新的数据。如果P是‘0’，则‘0’或‘1’可以在P′中被更新。此外，如果P是‘1’，则‘0’或‘1’可以在P′中被更新。

根据本发明实施例的多道编程方法可以在闪存设备的存储单元中存储的数据上执行多道编程以及可以更新数据的所有组合。

图3是说明根据本发明实施例的闪存设备的多道编程方法的图。图4是说明图3中说明的存储单元中的多道编程方法的图。

根据本发明实施例的闪存设备包括MLC。闪存设备不划分最高有效位/最低有效位(MSB/LSB)页面，并将MSB/LSB页面作为一种状态，由此支持多道编程而不执行擦除操作。

假设图3中的存储单元包括四个电压分布。即，四个电压分布包括擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3。四个电压分布由第一到第三校验电压Vver1到Vver3来分段。

在本发明的实施例中，使用了包括典型MLC的闪存技术。根据本发明的实施例，即多道编程操作在一个存储单元中执行，降低了磨损计数(wear-our count)。因此，可以实现有效和高性能的存储系统。

参考图3和图4，假设存储单元的初始状态是擦除状态E。

在第一编程阶段中，当存储单元中要更新的数据是‘1’时，存储单元保持擦除状态E不变，而当存储单元中要更新的数据是‘0’时，存储单元从擦除状态E被编程为第一编程状态P1。

在第二编程阶段中，当存储单元的前一数据是‘1’并且存储单元中要更新的数据是‘1’时，存储单元保持擦除状态E不变，而当存储单元中要更新的数据是‘0’时，存储单元从擦除状态E被编程为第二编程状态P2。

在第二编程阶段中，当存储单元的前一数据是‘0’并且存储单元中要更新的数据是‘1’时，存储单元保持第一编程状态P1不变，而当存储单元中要更新的数据是‘0’时，存储单元从第一编程状态P1被编程为第二编程状态P2。

在第三编程阶段中，当存储单元的前一数据是‘1’并且存储单元中要更新的数据是‘1’时，存储单元保持擦除状态E或第一编程状态P1不变，而当存储单元中要更新的数据是‘0’时，存储单元从擦除状态E被编程为第三编程状态P3，或从第一编程状态P1被编程为第三编程状态P3。

在第三编程阶段中，当存储单元的前一数据是‘0’并且存储单元中要更新的数据是‘1’时，存储单元保持第二编程状态P2不变，而当存储单元中要更新的数据为‘0’时，存储单元从第二编程状态P2被编程为第三编程状态P3。

在第一编程阶段中，存储单元的编程基于第一校验电压Vver1来校验。在第二编程阶段中，存储单元的编程基于第二校验电压Vver2来校验。在第三编程阶段中，存储单元的编程基于第三校验电压Vver3来校验。

因此，根据本发明实施例的闪存设备在包含表示两比特的MLC时可以执行多道编程操作三次。也就是说，包含表示n比特的MLC的闪存设备可以执行多道编程2ⁿ-1次。

当根据本发明实施例的多道编程操作被应用时，根据本发明实施例的闪存设备在读取操作或编程操作之前确定校验电平。

例如，首先，闪存设备可以使用这样一种方法，该方法为每个页面设置编程计数比特，并检查编程计数比特来确定读取操作时的电平。对应于每个页面的编程计数比特可以被存储在闪存设备的内部或外部。其次，为了寻找对应于每个页面的编程层次，闪存设备可以使用这样一种方法，该方法从最高校验电压以降序方式扫描校验电压，以读取存储单元。可以存在多于一个的编程计数比特。编程计数比特的数量可以依赖于可以在不擦除的条件下执行多道编程操作的次数。

根据本发明实施例的闪存设备的读取操作基于图3中第一到第三校验电压中的任一个来执行。

例如，当支持多道编程操作的存储单元处于擦除状态E中时，它基于第一校验电压Vver1来读取。当支持多道编程操作的存储单元处于第一编程状态P1中时，它基于第二校验电压Vver2来读取。当支持多道编程的存储单元处于第二编程状态P2中时，它基于第三校验电压Vver3来读取。

当存储单元的电压分布处于校验电压的左侧时，存储单元的数据表示‘1’。当存储单元的电压分布处于校验电压的右侧时，存储单元的数据表示‘0’。

图3和图4中的第一到第三校验电压Vver1到Vver3分别被用作标志(indicator)。也就是说，根据本发明实施例的标志代表了存储单元的编程层次。

图5和图6说明了这样一种情形，其中存储单元的状态信息(即标志)被存储在存储单元阵列的内部。图7和图8说明了这样一种情形，其中存储单元的状态信息(即标志)被存储在存储单元阵列的外部。

图5是说明根据图4中的本发明实施例的多道编程方法的流程图。

参考图5，根据本发明实施例的多道编程方法在操作S11中在用于标志的任意页面中读取空闲区域，并在操作S12中确定是否可以进行编程操作。当不可以编程时，多道编程方法结束编程。当编程操作可以被执行时，多道编程方法在操作S13中编程数据和标志，并在操作S14中确定编程操作是否已完成。

图6是说明根据图5中的多道编程方法的用于读取存储单元的方法的流程图。

参考图6，根据本发明实施例的用于读取存储单元的方法在操作S21中在用于标志的任意页面中读取空闲区域，在操作S22中以对应于该标志的参考电压来读取存储单元，并结束读取。

图7是说明根据图4中的本发明的另一实施例的多道编程方法的流程图。

参考图7，根据本发明的另一实施例的多道编程方法在操作S31中载入标志，并在操作S32中确定是否可以进行编程操作。当不能执行编程操作时，多道编程方法结束编程。当编程操作可以被执行时，多道编程方法在操作S33中编程数据，并在操作S34中确定编程操作是否已完成。当编程操作已完成，多道编程方法在操作S35中在外部存储标志，并结束编程。

图8是说明根据图7中的多道编程方法的用于读取存储单元的方法的流程图。

参考图8，根据本发明实施例的读取方法在操作S41中载入标志，并在操作S42中以对应于标志的参考电压来读取存储单元，并结束读取。

II.具有状态模型的多道编程方法

图9是说明根据本发明的另一实施例的编程方法的图。

即，图9示出了这样一个例子，其中图4中的一个存储单元的状态被表示为一比特。假设存储单元具有四电压分布，其中存储单元的浮栅被擦除的状态表示‘1’。其中少量电子被注入的状态表示‘0’。其中较大量电子被注入的状态表示‘1’。其中最大量电子被注入的状态表示‘0’。

下列表1表示当存在对根据本发明实施例的闪存设备的写入请求时的处理方法。

表1

当前状态	当前比特	要编程的比特	编程？	校验电压
					A	1	1	否	-
A	1	0	是	0.3V
					B	0	1	是	1.5V
B	0	0	否	-
					C	1	1	否	-
C	1	0	是	2.8V
					D	0	1	错误	-
D	0	0	否	-

参考表1和图9，不可写的状态是状态A，并且状态A表示比特‘1’。作为用于检查根据本发明实施例的闪存设备的存储单元是否处于状态A的方法，状态A可以从在0V电压被施加到存储单元的控制栅极时流过的电流中看到。在状态A中，当表示写‘1’的写入请求被输入时，编程操作不被执行，而当表示写入‘0’的写入操作被输入时，编程操作被执行而进入状态B。此时，第一校验电压Vver1是0.3V。

状态B表示比特‘0’。作为检查根据本发明实施例的闪存设备的存储单元是否处于状态B的方法，状态B可以通过在1.1V电压被施加到存储单元的控制栅极时流过的电流看到，尽管在0V电压被施加到存储单元的控制栅极时电流没有流过。在状态B中，当表示写入‘0’的写入请求被输入时，编程操作不被执行，而当表示写入‘1’的写入操作被输入时，编程被执行而进入状态C。这时，第二校验电压Vver2是1.5V。

状态C表示比特‘1’。作为检查根据本发明实施例的闪存设备的存储单元是否处于状态C的方法，状态C可以通过在2.3V电压被施加到存储单元的控制栅极时没有流过的电流看到，尽管在1.1V电压被施加到存储单元的控制栅极时电流没有流过。在状态C中，当表示写入‘1’的写入请求被输入时，编程操作不被执行，而当表示写入‘0’的的写入请求被输入时，编程被执行而进入状态D。这时，第三校验电压Vver3是2.8V。

状态D表示比特‘0’。作为检查根据本发明实施例的闪存设备的存储单元是否处于状态D的方法，状态D可以通过在2.3V电压被施加到存储单元的控制栅极时流过的电流看到。在状态D中，当表示写入‘0’的写入请求被输入时，编程操作不被执行，而当写入‘1’的写入操作被输入时，则发生了错误。

如上所述，在一个存储单元中，根据本发明实施例的多道编程方法在第一次编程中编程‘0’，在第二次编程中编程‘1’，并在第三次编程中编程‘0’。即，根据本发明实施例的多道编程方法可以执行多道编程三次。

由于一个存储单元可以执行多道编程三次，如果盖写不仅仅是在同一存储单元中被重复而是在整个页面(其具有2KB的大小)中被执行，则盖写的总次数还可以增加。

此外，如果(一个存储单元可以具有的)状态的数量增加，则盖写的次数可以增加。即，如上所述，当根据本发明实施例的闪存设备的存储单元具有多于四状态的N个状态时，多道编程可以被执行N-1次。

根据本发明实施例的闪存设备可以执行盖写操作，并且还可以具有两个特征。

第一，在根据本发明实施例的闪存设备中，写入时间可以被缩短为例如与SLC写入时间相同的200μs。由于在MLC存储两比特时可以执行跳过若干步骤的编程，在最坏情况下需要大约800μs的时间。另一方面，根据本发明实施例的多道编程方法总是执行编程操作的一个阶段或者不执行编程操作，由此确保较短的编程时间。

第二，根据本发明实施例的多道编程方法优先地执行读取操作以检查当前要编程的存储单元的状态。根据本发明实施例的多道编程方法优选地执行读取操作，以便将编程层次的信息与要编程的数据进行比较。如图9所示，在根据本发明实施例的闪存设备中，根据比较结果来执行更新。

如果假设根据本发明实施例的闪存设备具有四状态，根据本发明实施例的闪存设备的每个存储单元可以需要例如三个寄存器。即，需要两个寄存器用于读取存储单元的四状态，并且需要一个寄存器用于存储最近要更新的数据。

此外，如果假设根据本发明实施例的闪存设备具有八个状态，根据本发明实施例的闪存设备的每个存储单元可以需要例如四个寄存器。即，需要三个寄存器用于读取存储单元的八个状态，需要一个寄存器用于存储最近要更新的数据。由于支持高速缓存编程的2比特多层单元的每个存储单元具有三个寄存器，只有用于组合被存储比特的逻辑电路可以被添加。

图10是说明图9中的多道编程方法的流程图。

参考图10，根据本发明实施例的多道编程方法在操作S51中设置默认的参考电压，用于检测多道编程单元的当前状态，在操作S52中以设置的参考电压来执行读取操作，并在操作S53中确定读取操作是否成功。当读取操作失败时，在操作S54中多道编程方法改变参考电压。当读取操作成功时，在操作S55中多道编程方法确定是否可以进行编程操作。当不能编程时，多道编程方法结束编程。当多道编程方法可以编程时，在操作S56中编程，并在操作S57中确定编程操作是否已完成。当编程操作已完成时，多道编程方法结束编程操作。

在根据本发明实施例的参考电压中，多个参考电压中的默认参考电压的中间电平被设置为默认参考电压，用于快速检测存储单元的当前状态。

也就是说，当读取操作以默认参考电压的中间电平被执行时，存储单元的当前状态可以被读为‘0’或‘1’。当‘1’被读入时，参考电压被设为较低的参考电压。当‘0’被读入时，参考电压被设为较高的参考电压。因此，存储单元的当前详细状态被检测。与参考电压以升序从低电压到高电压施加的情形相比，用于检测根据本发明实施例的存储单元的状态的时间可以被进一步缩短。

图11是说明根据图9中的多道编程方法的用于读取存储单元的方法的流程图。

参考图11，根据本发明实施例的读取方法在操作S61中设置默认参考电压，用于检测多道编程单元的当前状态，在操作S62中以设置的参考电压执行读取操作，并在操作S63中确定读取操作是否成功。当读取操作失败时，读取方法在操作S64中改变参考电压。当读取操作成功时，读取方法结束读取。

本领域普通技术人员将发现，关于图1-11的上述多道编程方法可以利用下面参考图12和14描述的任一存储设备来实现。在该情况下，下面参考图12和14描述的存储设备包括MLC单元阵列。

III.用于将单元表示为一比特的多道编程方法

根据本发明实施例的闪存设备通过将多个存储单元在外部表示为一比特来实现多道编程。

图12是根据本发明的另一实施例的存储设备的框图。

参考图12，根据本发明的另一实施例的存储设备100包括存储单元阵列110、列解码器120、行解码器130、选择电路140、页面缓存电路150和控制逻辑160。这里，存储设备100可以是闪存设备。

存储设备100包括存储单元阵列110，用于存储N(其中N是1或更大的整数)个状态。存储单元阵列110可以被分为多个区域。这些区域可以包括空闲区域和用于存储数据的数据区域。存储单元阵列110的区域可以包括多个存储块。存储块的配置对于本领域技术人员来说是公知的，因此将忽略其说明。

尽管没有示出，存储设备100还可以包括电压生成电路、控制电路和输入/输出接口电路。页面缓存电路150根据控制电路的控制通过选择电路140来从/向存储单元阵列110读取/编程数据。列解码器120和行解码器130由控制逻辑160控制。列解码器120和行解码器130选择存储单元阵列110中的存储块并且选择所选择的存储块中的字线。以来自电压生成电路的字线电压来驱动所选择的字线。

存储单元阵列110的第n块包括多个单元串。该多个单元串按照三个的组排列。三个单元串共享一个选择电路，并且连接到页面缓存电路150。

也就是说，如图12所示，假设连接到选择单元141和三个单元串中的公共字线的存储单元存储1比特信息。

在读取操作中，相应页面的比特上的信息(其被存储在存储单元中)被读取，并且所读取的信息被写入该页面。此外，在写入操作中，要更新的新信息被写入存储单元作为一个页面的一比特。

在读取操作中，根据本发明实施例的多道编程方法读取被分布到用于读取一个页面的三个单元串的所有存储单元。此外，多道编程方法首先读取被分布到用于写入一个页面的三个单元串的存储单元，检查当前写入的信息(即编程层次)，并更新新的信息。编程层次表示在根据本发明实施例的任意存储单元上编程的次数。

图13是说明根据本发明实施例的基于编程操作的图12中的存储单元阵列的图。

参考图12和13，假设图12中的存储单元阵列包括是SLC的存储单元。如图12所示，根据本发明的闪存设备捆绑三个闪存单元以将它们表示为一比特。

与所绑定的三个闪存单元有关的一比特表示‘1’，其对应于其中所有三个存储单元都被擦除的状态。当三个存储单元中的第一存储单元“第一单元”被编程并由此状态为‘0’时，所表示的比特被表示为‘0’。此外，当三个存储单元中的第一和第二存储单元“第一单元”和“第二单元”被编程时，所表示的比特被表示为‘1’。当三个存储单元中的所有存储单元“第一单元”、“第二单元”和“第三单元”都被编程时，所表示的比特被表示为‘0’。

在图12和13的存储单元中，使用具有两类状态的三个存储单元来构成所有四个状态。如果所有存储单元都是独立的，则存储单元可以具有8(即2*2*2)个状态。但是，图12和13中的存储单元处于这样一种状态，即其中它不能没有被擦除地返回。例如，多道编程方法编程第一存储单元“第一单元”，此后它不能达到这样一种状态，即其中第一存储单元“第一单元”不处于被编程的状态并且第二和第三存储单元“第二单元”和“第三单元”在第一存储单元“第一单元”被擦除之前被编程。也就是说，当使用具有k个状态的n个闪存单元时，所有可编程状态包括k+(n*1)(k*1)所表示的状态，该数字是通过将n-1个存储单元的k-1个状态加到第一存储单元的k个状态而得到，并且可以执行由k+(n-1)(k-1)-1表示的多次盖写而没有擦除。

图14是说明根据本发明的另一实施例的存储设备的框图。

图14中的存储设备基本包括与图12中的存储设备中相同的元件，但是其存储单元阵列210不同于图12中存储设备的存储单元阵列110。因此，将忽略重复的描述。

参考图14，存储单元阵列210的第n个存储块包括多个单元串。该多个单元串按照两个的组排列。两个单元串共享一个感应放大器，并被连接到页面缓存电路250。也就是说，如图14所示，假设连接到一个选择电路241和两个单元串中的公共字线的存储单元存储1比特信息。

图15是说明在图14中的存储单元阵列包括作为具有四状态的MLC的存储单元的情况下、根据本发明实施例的编程操作的图。即，将参考图15来说明可以通过使用具有四状态的两个存储单元在七种状态中编程或编程三次的方法。

四状态的存储单元可以通过两次读取操作来确定四类状态中的任一个。当两个四状态存储单元被捆绑为一个并由此被表示时，需要三次读取操作。也就是说，当一比特由多个闪存单元来表示时，需要的读取操作少于每个存储单元所需的最小读取操作之和。即，需要预先的条件，用于通过预定的比特模式(bit pattern)来编程和读取存储单元。因此，根据电流是否在第一读取操作中流过来确定下一读取电压值，并且根据已写入的状态来确定下一编程层次。

在闪存设备中，对每个字划分偶数页面和奇数页面。偶数和奇数页面的存储单元共享相同的页面缓冲。因此，通过简单地应用典型的闪存设备，可以实现将偶数页面的两个四状态闪存单元和奇数页面的两个四状态闪存单元进行捆绑以将它们用作一比特的方法。在这种情况下，如图15所示，通过读取偶数和奇数页面的内容，存储单元可以被区分。基于通过读取操作所区分的结果，存储单元可以重新被多道编程。

IV.随机化输入数据

根据本发明实施例的编程方法执行如下的控制：通过随机化输入数据，任意存储单元被编程的次数可以被均匀分布。因此，根据本发明实施例的编程方法还可以包括用于随机化输入数据的随机化单元。

图16是说明根据本发明实施例的存储系统的框图。

参考图16，根据本发明实施例的存储系统300包括存储设备310到350以及存储控制器(或闪存控制器)360。这里，存储设备110可以是闪存设备。

存储设备310到350可以包括存储单元阵列310、页面缓存电路(未示出)、列解码器311、行解码器312、电压生成电路(未示出)、控制逻辑350以及输入/输出接口单元340。这些设备具有与上面参考图12所描述的功能相同的功能。因此，将忽略重复的描述。

此外，存储系统300还可以包括随机化单元330。随机化单元330被连接在接口单元340和高速缓存寄存器321之间。随机化单元330随机化从接口单元340所输入的数据，并在高速缓存寄存器321中存储随机化的数据。

根据本发明实施例的存储控制器360响应于来自外部(例如主机)的请求而控制存储设备。尽管没有示出，存储控制器360包括错误检查和修正(ECC)存储器、缓存存储器和处理单元例如中央处理器(CPU)或微处理器。这在相关领域中已是众所周知的。

为了防止整个页面被盖写的次数受限制，如图16所示，特定的置换(permutation)被应用到输入的数据。即，根据本发明实施例的随机化通过特定的置换来均匀地扩展要编程的数据。

因此，根据本发明实施例的随机化有效地防止整个页面的每个存储单元被盖写的次数受限制。此外，根据本发明实施例的存储设备均匀地控制存储单元被编程的次数，由此提高使用期限。

[表2]

写入计数	擦除之后	第一次写入	第二次写入	第三次写入
					2	1	1	0	1
0	1	1	1	1
					0	1	1	1	1
3	1	0	1	0
					0	1	1	1	1
0	1	1	1	1
					1	1	1	0	0

写入计数	擦除之后	第一次写入	第二次写入	第三次写入
					0	1	1	1	1

表2表示在一个字节的特定比特上连续请求盖写的情形。每一行对应于字节的一比特。当请求(其表示在一个字节的第四个比特中交替写入‘0’和‘1’)被连续地输入，整个字节可以只被使用三次。另一方面，几乎所有其它比特处于不被编程的状态之中。因此，根据本发明实施例的多道编程的效率会降低。

[表3]

写入计数	擦除之后	第一次写入	第二次写入	第三次写入	第四次写入	第五次写入
							2	1	1	1	0	1	1
1	1	1	1	1	0	0
							2	1	1	1	1	0	1
2	1	0	1	1	1	1
							2	1	1	1	0	1	1
2	1	1	0	1	1	1
							3	1	1	0	1	1	0
2	1	1	1	1	0	1

表3表示在盖写被请求时如果通过随机化写入的存储单元被分层而产生的结果。通过根据本发明实施例的随机化，盖写的次数在整个一字节上被均衡。因此，根据本发明实施例的多道编程操作的效率被提高了。

参考表2和表3，根据本发明实施例的随机化需要关于随机化种子的附加信息。当读取在存储设备中存储的数据时，随机化种子可以被用来正确地解码读入的数据。

此外，当一个字节通过置换被随机化时，可能情况的总数是8！(即40320)。在该情况下，随机化种子需要十六比特或二字节。对于一个页面，2K字节或4K字节，附加的16比特信息可能不对应于大量的数据。整个页面根据置换在八个部分中被随机化，并且每个部分(128字节或256字节)通过相同的置换被随机化。因此，根据本发明的实施例，可以使用较小数据量的随机化种子来随机化输入的数据。

图17是说明根据本发明实施例的多阶段随机化的图。

参考图17，一个页面根据任意置换在八个部分(section)中被随机化，并且这些部分的任一个中的数据根据相同的置换被随机化。附加的置换信息被记录在每个页面分配的空闲区域中，并且该空闲区域可以在盖写类型中被更新。当可以盖写时，附加的置换信息可以被记录在剩余的空闲区域中。

图18是说明当图16和图17中的输入数据被随机化时、根据本发明实施例的多道编程方法的流程图。

参考图18，根据本发明实施例的多道编程方法在操作S71中设置用于检测多道编程单元的当前状态的默认的参考电压，在操作S72中以被设置的参考电压来执行读取操作，并在操作S73中确定读取操作是否成功。当读取操作失败时，在操作S74中多道编程方法改变参考电压。当读取操作成功时，在操作S75中多道编程方法确定用于随机化输入数据的种子，并在操作S76中根据确定的种子来随机化输入数据。

关于根据本发明实施例的参考电压，多个参考电压中的默认参考电压的中间电平被设置为默认参考电压，用于迅速地检测存储单元的当前状态。

也就是说，当读取操作以默认参考电压的中间电平被执行时，存储单元的当前状态被读取为‘0’或‘1’。当读取‘1’时，参考电压被设置为较低的参考电压。当读取‘0’时，参考被电压被设置为较高的参考电压。因此，存储单元的当前具体状态被检测。与参考电压以升序从低电压到高电压被施加的情形相比，用于检测根据本发明实施例的存储单元的状态的时间可以进一步被缩短。

多道编程方法在操作S77中确定随机化的数据是否可以被编程。当随机化的数据不能被编程时，多道编程方法结束编程。当随机化数据可以被编程时，多道编程方法在操作S78中编程根据种子来随机化的输入数据，并在操作S79中确定编程操作是否已完成。如果编程操作已完成，多道编程方法结束编程操作。

图19是说明在图16和图17中的输入数据被随机化时、根据本发明实施例的读取方法的流程图。

参考图19，根据本发明实施例的读取方法在操作S81中设置用于检测多道编程单元的当前状态的默认参考电压，在操作S82中以设置的参考电压来执行读取操作，并在操作S83中确定读取操作是否成功。如果读取操作失败，则在操作S84中读取方法改变参考电压。如果读取操作成功，则在S85中读取方法解随机化(derandomize)被随机化的数据，并结束读取。

图20是说明根据本发明的另一实施例的闪存设备的图。

在图20中，A1、A2、A3、B1、B2、B3、C1和C2表示存储单元阵列。A1被用作对应于整个区域的SLC，A2被用作对应于整个区域的MLC，并且A3被用作对应于整个区域的可多层编程单元(MPC)。B1、B2和B3分别通过组合两类层次来使用。C1和C2通过划分整个区域而被用作三类存储单元。

在需要快速写入性能但更新不是被频繁执行的时候，根据本发明实施例的存储设备可以使用SLC区域。存储设备需要相对不太快的写入性能，并且当大规模数据被写入时，存储设备可以使用能够在一个单元中存储LSB/MSB信息的MLC区域。此外，存储设备使用(需要频繁更新的)一部分作为MPC区域，并由此有效地实现其性能。

在根据本发明实施例的存储单元阵列中，存储单元阵列的区域可以在下列方法中被划分。首先，存在以块边界来划分区域并操作被划分区域的方法。第二，存在以页面边界来划分区域并操作被划分区域的方法。

与以块边界来划分区域并操作被划分区域的方法相比，当区域以页面边界来划分并且被划分区域被操作时，要保留的信息量将进一步增加，但管理可以被再划分(subdivided)。因此，存储区域可以被有效地使用。

根据本发明实施例的存储设备基于编程操作和读取操作来控制根据编程次数的操作所需的电平。此外，存储设备基于该情况来划分和操作区域。

根据本发明实施例的存储设备中多道编程方法主要被分为两种方法。一种方法使用典型的命令集，而另一种方法使用新的命令集。

使用典型命令集的方法使用和原来一样的典型编程命令集。使用典型命令集的方法通过闪存设备中的编程计数器来确定以什么电平来执行编程。此外，使用典型命令集的方法使用和原来一样的典型读取命令集。使用典型命令集的方法通过闪存设备中的编程计数器来确定以什么电平来执行读取。使用典型命令集的方法可以通过使用典型编程命令集中的寻址周期的未使用的比特来指定编程操作中的电平。使用典型命令集的方法可以通过使用典型读取命令集中的寻址周期的未使用比特来指定读取操作中的电平。使用典型命令集的方法完成编程操作，并随后通过使用状态读取命令以未使用的比特来检查相应页面被编程了多少次。使用典型命令集的方法完成读取操作，并随后通过使用状态读取命令以未使用的比特来检查相应的页面以哪个电平被读取。使用典型命令集的方法能通过使用状态读取命令以未使用的比特来检查指定的页面被设置为SLC、MLC还是MPC。使用典型命令集的方法能够通过在‘tR busy’部分使用状态读取命令以未使用的比特来检查当前读取操作以哪个电平被执行。使用典型命令集的方法通过在‘tPROG busy’部分使用状态读取命令以未使用的比特来检查当前写入操作以哪个电平被执行。

使用新命令集的方法增加了用于将指定的块设置为SLC、MLC或MPC的命令集。使用新命令集的方法增加了用于将指定的页面设置为SLC、MLC或MPC的命令集。使用新命令集的方法增加了用于检查指定块的SLC、MLC和MPC的哪个区域被使用的命令集。使用新命令集的方法增加了用于检查指定页面的SLC、MLC和MPC的哪个区域被使用的命令集。当为每个页面保持编程计数器时，使用新命令集的方法增加了用于检查在哪里为每个页面保持编程计数器的命令集。使用新命令集的方法能够以编程操作中的附加周期来指定编程电平。使用新命令集的方法为编程操作中的每个电平准备和操作不同的命令集。使用新命令集的方法能够以读取操作中的附加周期来指定读取电平。使用新命令集的方法为读取操作中的每个电平准备和操作不同的命令集。

在闪存设备中，在一个页面中执行的写入操作在SLC中执行部分写入操作的情形下是四次，而在MLC的情形下是一次。此外，当部分写入操作在SLC中执行时，同一存储单元被编程的次数是一次。

当在闪存设备中写入操作在同一页面中被执行多次而没有擦除操作时，根据本发明实施例的闪存设备可以通过执行写入操作的次数来减少擦除的次数。因此，根据本发明实施例的闪存设备可以提供可靠性。

根据本发明实施例的闪存设备允许在同一存储单元中的盖写操作，并由此在闪存设备被应用到频繁更新的数据时，它可以提高空间效率。

此外，根据本发明实施例的闪存设备降低了数据的移动，由此提高了包含它的系统的性能。

闪存设备是在电源关闭时可以保持存储的数据的非易失性存储设备。随着移动设备例如移动电话、个人数字助理(PDA)、数字照相机、便携式游戏控制台和MP3P的使用的增加，闪存设备被广泛用于数据存储和代码存储。此外，闪存设备可以被应用到家庭应用，例如高清电视(HDTV)、数字视频光盘(DVD)、路由器和全球定位系统(GPS)。图21示意性地示出了包含根据本发明实施例的存储系统的计算系统。也就是说，在图21中示出了可多道编程的存储设备可以应用的各种存储设备的配置。

图21是说明根据本发明实施例的多道编程闪存设备的框图。

参考图21，根据本发明实施例的计算系统400包括电连接到总线的CPU460、连接到主机470的主机接口450、将非易失性高速缓存420的数据和主存储区域410的数据发送到CPU 460的缓冲器电路440、以及作为非易失性高速缓存420和主存储区域410的接口的闪存接口430。主存储区域410和非易失性高速缓存420的多道编程单元414是根据本发明实施例的存储设备。

根据本发明实施例的存储设备可以执行更新而没有擦除操作。因此，如果存储设备被应用到相对频繁更新的区域，它具有比仅由SLC或MLC组成的典型存储系统更好的性能。

此外，根据本发明实施例的存储设备具有可以被更新的特征，因此在被用作不同于典型存储的写入高速缓存时它可以进一步提高存储系统的性能。

根据本发明实施例的存储设备可以应用比使用典型NAND闪存设备的非易失性高速缓存更灵活的高速缓存结构。因此，根据本发明实施例的闪存设备可以进一步提高存储系统的性能。

尽管没有示出，可以在根据本发明实施例的计算系统中提供应用芯片、相机图像处理器和移动动态随机存取存储器(DRAM)。这对于本领域技术人员来说很明显。

尽管描述了示例性的实施例，很明显可以按照多种方式来改变它。这种改变不应被认为偏离了示例性实施例的精神和范围，并且对于本领域技术人员来说很明显，所有这样的修改旨在包含于所附权利要求书的范围内。

上面公开的主题被认为是示例性的而不是限制性的，并且所附权利要求书旨在盖写本发明的精神和范围内的所有这样的修改、改进及其它实施例。因此，在法律允许的最大范围内，本发明的范围将由所附权利要求书及其等价物的最广泛允许的解释所确定，而不应由上述的详细说明所限制。

Claims (10)

1.一种非易失性存储设备，包括：

存储单元，其具有多个编程状态；以及

控制逻辑，其被配置用于盖写存储单元中涉及存储单元的编程计数的一比特数据，而没有擦除操作，并被配置用于更新该编程计数，

其中，被盖写的一比特数据根据被更新的编程计数、通过单个读取操作被读出。

2.如权利要求1所述的非易失性存储设备，其中，所述存储单元包括多层单元，

其中，所述控制逻辑被配置用于根据编程计数来盖写一比特数据，并且该编程计数被通过多个校验电压来分类。

3.如权利要求2所述的非易失性存储设备，其中，所述控制逻辑被配置用于基于被更新的编程计数来控制多层单元的读取，并且被更新的编程计数被通过多个读取电压来分类。

4.如权利要求2所述的非易失性存储设备，其中，所述控制逻辑被如下配置：当要更新的数据不同于所存储的数据时，所述多层单元根据编程层次以要更新的数据来编程。

5.如权利要求4所述的非易失性存储设备，其中，所述控制逻辑被如下配置：当要更新的数据与所存储的数据相同时，所述多层单元的当前状态被保持。

6.如权利要求1所述的非易失性存储设备，其中，如果所述编程计数对应于多个编程状态中的最高编程阶段，则所述控制逻辑被配置用于生成错误信号，并被配置用于使盖写操作失效。

7.一种非易失性存储设备，包括：

存储单元阵列，其包括多个存储单元；以及

控制逻辑，其被配置用于控制所述存储单元阵列的盖写操作，

其中，一比特信息由多个存储单元中的一组存储单元来表示。

8.如权利要求7的非易失性存储设备，其中，构成所述一组存储单元的存储单元被连接到公共页面缓存电路。

9.如权利要求8所述的非易失性存储设备，其中，构成所述一组存储单元的存储单元被连接到相同的字线。

10.一种访问具有多个编程状态的多层单元的方法，包括：

将1比特数据盖写到所述多层单元，并且通过使用对应于盖写次数的校验电压来校验是否编程该多层单元；以及

通过使用对应于盖写次数的读取电压来读取所述多层单元中存储的1比特数据，

其中，所述校验电压和读取电压随着盖写次数的增加而变高。

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