KR20080025052A - 비휘발성 메모리에서 프로그램 금지 방안들의 선택적인적용 - Google Patents

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KR20080025052A
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Abstract

프로그램 혼란을 감소시키거나 회피하도록, 비휘발성 메모리 시스템이 프로그래밍된다. 본 발명의 일실시예에 따르면, 하나의 비휘발성 메모리 시스템에 다수의 프로그램 금지 방안(program inhibit scheme)들이 적용된다. 프로그램 금지 방안들은 프로그래밍되는 워드라인에 기초하여 선택된다. 소정의 프로그램 금지 방안들이, 선택 워드라인들에서 프로그램 혼란을 좀더 최소화하거나 또는 일소시킬 수 있음이 밝혀졌다. 일실시예에서, 프로그램 금지 방안을 선택하는 것은, 프로그램 전압 펄스 상승 속도(ramp rate)을 선택하는 것을 포함한다. 상이한 상승 속도들이 선택 워드라인들에 적용되었을 때 프로그램 혼란을 더욱 더 최소화시킬 수 있음이 밝혀졌다. 본 발명의 다른 실시예에서는, 프로그램 동작 전에 또는 프로그램 동작 동안에, 메모리 시스템의 온도가 검출된다. 프로그램 금지 방안은, 시스템의 온도에 기초하여 선택될 수 있다.
프로그램 혼란, 금지 방안, SB, EASB, REASB

Description

비휘발성 메모리에서 프로그램 금지 방안들의 선택적인 적용{SELECTIVE APPLICATION OF PROGRAM INHIBIT SCHEMES IN NON-VOLATILE MEMORY}
일반적으로, 본 발명은 비휘발성 메모리 디바이스들을 프로그래밍하는 기술에 관한 것이다.
반도체 메모리 장치는 다양한 전자 장치에서 더욱 더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 그 중에서도, 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.
플래시 메모리 시스템의 일례는 낸드(NAND) 구조를 사용하는 바, 이는 두개의 선택 게이트들 사이에서 샌드위치되어 있으며 직렬로 정렬된 복수개 트랜지스터들을 포함한다. 상기 직렬로 정렬된 트랜지스터들과 선택 게이트들은 '낸드 스트링(NAND string)' 이라고 호칭된다. 도1은 하나의 낸드 스트링을 도시한 평면도이다. 도2는 도1에 도시된 구조의 등가회로이다. 도1과 도2에 도시된 낸드 스트링은, 직렬로 연결되어 있으며 제 1 선택 게이트(120)과 제 2 선택 게이트(122) 사이에서 샌드위치된 4개의 트랜지스터(100, 102, 104, 106)를 포함한다. 선택 게이트(120)는, 비트라인 단자(terminal)(126)를 통해 낸드 스트링을 비트라인에 연결한다. 선택 게이트(122)는, 소스라인 단자(128)를 통해 낸드 스트링을 소스라인에 연결한다. 적절한 전압을 선택 게이트(120)의 제어 게이트(120CG)에 인가함으로서, 선택 게이트(120)를 제어할 수 있다. 선택 게이트(122)의 제어 게이트(122CG)에 적절한 전압을 인가함으로서, 선택 게이트(122)를 제어할 수 있다. 각각의 트랜지스터(100, 102, 104, 106)들은 제어 게이트와 플로팅 게이트를 포함한다. 예를 들면, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드라인(WL2)에 연결되어 있고, 제어 게이트(104CG)는 워드라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드라인(WL0)에 연결되어 있다.
도3은 전술한 낸드 스트링의 단면을 도시한 도면이다. 도3에 도시된 바와같이, 낸드 스트링의 트랜지스터(셀 또는 메모리 셀 이라고 호칭되기도 함)들은 p-웰 영역(140)에 형성된다. 각각의 트랜지스터는 적층된 게이트 구조를 포함하는바, 적층된 게이트 구조는 제어 게이트(100CG, 102CG, 104CG, 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG, 106FG)로 구성된다. 플로팅 게이트들은 p-웰의 표면 상에서, 산화층 또는 다른 유전 복합 필름(dielectric composite film)의 위에 형성된 다. 제어 게이트는 플로팅 게이트보다 위에 있으며, 산화층 또는 다른 격리 유전층(isolating dielectric layer)에 의해서 제어 게이트와 플로팅 게이트는 분리된다. 도3에서는 트랜지스터들(120, 122)에 대해서 제어 게이트와 플로팅 게이트가 묘사되고 있는 것처럼 보이는 점을 유의해야 한다. 하지만, 트랜지스터(120, 122)의 경우, 제어 게이트와 플로팅 게이트는 서로 연결되어 있다. 메모리 셀들(100, 102, 104, 106)의 제어 게이트들은 워드라인들을 형성한다. N+ 도핑층들(130, 132, 134, 136, 138)은 이웃 셀들 사이에서 공유되며, 이에 의해 상기 셀들이 직렬로 서로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 도핑층들은 각 셀들의 소스와 드레인을 형성한다. 예를 들면, N+ 도핑층(130)은 트랜지스터(122)의 드레인에 해당하고 트랜지스터(106)의 소스에 해당하며, N+ 도핑층(132)은 트랜지스터(106)의 드레인에 해당하고 트랜지스터(104)의 소스에 해당하며, N+ 도핑층(134)은 트랜지스터(104)의 드레인에 해당하고 트랜지스터(102)의 소스에 해당하며, N+ 도핑층(136)은 트랜지스터(102)의 드레인에 해당하고 트랜지스터(100)의 소스에 해당하며, N+ 도핑층(138)은 트랜지스터(100)의 드레인에 해당하고 트랜지스터(120)의 소스에 해당한다. N+ 도핑층(126)은 낸드 스트링의 비트라인에 연결되며, 반면에 N+ 도핑층(128)은 다수개 낸드 스트링들의 공통 소스라인에 연결된다.
비록, 도1 내지 도3에서는 하나의 낸드 스트링 내에 4개의 메모리 셀들이 도시되어 있지만, 4개의 트랜지스터를 사용하는 것은 다만 일례일 뿐이다. 낸드 스트링은 4개 보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들면, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개 등등의 메모리 셀을 가질 수 있다. 본 명세서에서 논의된 바는, 하나의 낸드 스트링 내의 메모리 셀들의 특정 개수에 한정되지 않는다.
낸드 구성을 사용하는 플래쉬 메모리 시스템의 전형적인 구조는 복수개의 낸드 스트링들을 포함할 것이다. 예를 들어 도4는, 훨씬 더 많은 낸드 스트링들을 보유하고 있는 메모리 어레이에서, 3개의 낸드 스트링(202, 204, 206)을 도시한 도면이다. 도4에 도시된 각각의 낸드 스트링은 4개의 메모리 셀과 2개의 선택 트랜지스터를 포함한다. 예를 들어, 낸드 스트링(202)는 선택 트랜지스터들(220, 230)과 메모리 셀들(222, 224, 226, 228)을 포함한다. 낸드 스트링(204)는 선택 트랜지스터들(240, 250)과 메모리 셀들(242, 244, 246, 248)을 포함한다. 각각의 스트링은 선택 트랜지스터에 의해 소스라인에 연결된다(즉, 선택 트랜지스터 230과 선택 트랜지스터 250). 선택 라인(SGS)은 소스측 선택 게이트들을 제어하기 위해서 사용된다. 다양한 낸드 스트링들은, 선택 라인 SGD에 의해 제어되는 선택 트랜지스터들(220, 240, 등등)에 의해 각각의 비트라인들에 연결된다. 다른 실시예들에서는, 상기 선택 라인들은 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(222)과 메모리 셀(242)의 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 셀(224)과 메모리 셀(244)의 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 셀(226)과 메모리 셀(246)의 제어 게이트들에 연결된다. 워드라인(WL0)은 메모리 셀(228)과 메모리 셀(248)의 제어 게이트들에 연결된다. 도시된 바와같이, 각각의 비트라인과 각각의 낸드 스트링은 메모리 셀 어레이의 컬럼들(columns)을 구성한다. 워드라인 들(WL3, WL2, WL1, WL0)은 어레이의 로우(rows)를 구성한다. 각각의 워드라인은, 로우에 위치한 각 메모리 셀의 제어 게이트에 연결된다. 예를 들면, 워드라인(WL2)은 메모리 셀들(224, 244, 252)의 제어 게이트들에 연결된다.
각각의 메모리 셀은 데이터(디지탈 또는 아날로그)를 저장할 수 있다. 1 비트의 디지탈 데이터를 저장할 때에, 메모리 셀의 가능한 임계전압의 범위는, 논리 데이터 "1" 과 "0" 에 할당되는 2 개의 범위로 나뉘어 진다. 낸드 타입의 플래쉬 메모리에 관한 일 실시예에서, 메모리 셀이 소거된 이후에 임계전압은 음의 값을 갖으며, 이는 논리 "1" 로 정의된다. 프로그램 동작 이후에 임계전압은 양의 값을 갖으며, 이는 논리 "0" 로 정의된다. 임계전압이 음(negative)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 메모리 셀은 턴온되어 논리 "1"이 저장되었음을 표시할 것이다. 임계전압이 양(positive)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 메모리 셀은 턴온되지 않을 것인 바, 이는 논리 "0"이 저장되었음을 나타낸다. 또한, 하나의 메모리 셀은 복수 레벨의 정보를 저장할 수 있는데, 예를 들면, 디지털 데이터의 복수 비트들을 저장할 수 있다. 데이터의 복수 레벨들을 저장하는 경우에, 가능한 임계전압의 범위는 데이터의 레벨 개수로 나뉘어 진다. 예를 들면, 정보에 관해서 네 개의 레벨이 저장되는 경우, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 양의 임계전압들은 상태 "10", "01", "00"를 위해 사용된다.
낸드 타입 플래쉬 메모리에 관련된 일례들과 그들의 동작은 다음의 미국 특허들/미국 출원들에서 제공되며, 이들 모든 미국특허들과 미국출원들은 참조로서 본 명세서에 편입된다. 미국등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, US 5,570,315, 미국 특허 출원번호 09/893,277 (공개번호 US 2003 /0002348).
플래쉬 메모리 셀을 프로그래밍할 때에, 프로그램 전압이 제어 게이트에 인가되며 비트라인은 접지된다. p-웰로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되며 셀의 임계전압은 상승한다. 프로그램되어질 셀의 제어 게이트에 프로그램 전압을 인가하기 위해서, 그 프로그램 전압은 적절한 워드라인에 인가된다. 먼저에서 논의된 바와같이, 그 워드라인은 동일한 워드라인을 사용하는 각각의 다른 낸드 스트링들의 소정 셀에도 또한 연결되어 있다. 예를 들어, 도4의 셀(224)를 프로그래밍할 때에, 프로그램 전압은 셀(244)의 제어 게이트에도 또한 인가될 것인 바, 이는 양쪽 셀들이 동일한 워드라인을 공유하기 때문이다. 동일한 워드라인에 연결된 다른 셀들은 프로그래밍하지 않으면서 상기 워드라인에 연결된 하나의 셀을 프로그램하고자 할 때에 문제가 발생하는 바, 예를 들면, 도4에서 셀(224)을 프로그래밍하기를 원하지만, 셀(244)이 프로그래밍되는 것은 원하지 않을 때이다. 프로그램 전압은 하나의 워드라인에 연결된 모든 셀들에 인가되기 때문에, 워드라인 상에서 선택되지 않은 셀(unselected)(프로그램 되지 않아야 되는 셀), 특히, 프로그래밍을 위해 선택된 셀에 인접하고 있는 셀이 의도하지 않게 프로그램될 수도 있다. 예를 들면, 셀(244)은 셀(224)에 인접하고 있다. 셀(224)를 프로그래밍할 때, 셀(244)이 의도하지 않게 프로그램될 수 있다는 염려가 있다. 선택된 워드라인 상의 선택되지 않은(unselected, 이하, "비선택" 이라고도 함) 셀에 대한 의도하지 않은 프로그래밍은 "프로그램 혼란"("program diturb") 라고 호칭된다.
프로그램 혼란을 방지하기 위해 많은 기술들이 적용되어 왔다. "셀프 부스팅(self-boosting)" 이라고 알려진 방법에서는, 선택되지 않은 비트라인들은 전기적으로 격리되며, 선택되지 않은 워드라인들에 패스(pass) 전압(예를 들면, 10 볼트)이 프로그래밍 동안에 인가된다. 선택되지 않은 워드라인들은, 선택되지 않은 비트라인들에 대응하는 낸드 스트링들의 채널 및 소스/드레인 영역들에 결합하므로, 선택되지 않은 비트라인들의 채널 및 소스/드레인 영역들 내에서 소정 전압(일례로, 8 볼트)이 존재하도록 야기하는데, 이에 의해서 프로그램 혼란을 방지할 수 있다. 셀프 부스팅은 채널 내에서 전압 부양(voltage boost)을 초래하는 바, 이는 터널 산화막 양단의 전압을 감소시키며 따라서, 프로그램 혼란을 방지한다.
로컬 셀프 부스팅(Local Self Boosting : LSB) 및 소거 영역 셀프 부스팅(Erased Area Self Boosting : EASB) 모두에서는, 앞서 프로그래밍된 셀들의 채널을, 금지되고 있는 셀의 채널로부터 격리하여, 부스팅된 채널 내에서 고전압이 유지되도록 한다. 예를 들어 만일, 도4에서 셀(224)이 프로그래밍되는 것이라면, LSB 및 EASB 는 셀(244)이 프로그래밍되는 것을 금지하고자 하는바, 앞서 프로그래밍된 셀들(246 및 248)로부터 셀(244)의 채널을 격리함으로써, 셀(244)이 프로그래밍되는 것을 금지한다. 이러한 부스팅 기법들의 많은 변형예들 또한 채용될 수 있 다.
비휘발성 메모리를 프로그래밍하는데 있어서, 이러한 기법들 중 하나를 사용함에도 불구하고, 프로그램 혼란은 여전히 발생할 수 있다. 따라서, 프로그램 혼란을 방지할 수 있는 더욱 향상된 매커니즘이 요구되고 있다.
프로그램 혼란을 감소시키거나 회피하도록, 비휘발성 메모리 시스템이 프로그래밍된다. 본 발명의 일실시예에 따르면, 하나의 비휘발성 메모리 시스템에 다수의 프로그램 금지 방안(program inhibit scheme)들이 적용된다. 프로그램 금지 방안들은 프로그래밍되는 워드라인에 기초하여 선택된다. 소정의 프로그램 금지 방안들이, 선택 워드라인들에서 프로그램 혼란을 좀더 최소화하거나 또는 일소시킬 수 있음이 밝혀졌다. 일실시예에서, 프로그램 금지 방안을 선택하는 것은, 프로그램 전압 펄스 상승 속도(ramp rate)을 선택하는 것을 포함한다. 상이한 상승 속도들이 선택 워드라인들에 적용되었을 때 프로그램 혼란을 더욱 더 최소화시킬 수 있음이 밝혀졌다. 본 발명의 다른 실시예에서는, 프로그램 동작 전에 또는 프로그램 동작 동안에, 메모리 시스템의 온도가 검출된다. 프로그램 금지 방안은, 시스템의 온도에 기초하여 선택될 수 있다.
본 발명의 일실시예에서, 비휘발성 저장 장치를 프로그래밍하는 방법이 제공되는바, 이는 복수개의 워드라인들 중에서 어떤 워드라인이, 프로그래밍을 위한 프로그램 전압 신호를 수신할지를 판별하는 것을 포함한다. 상기 선택된 워드라인은, 비휘발성 저장소자들의 제 1 그룹의 제 1 비휘발성 저장소자 및 비휘발성 저장소자들의 제 2 그룹의 제 2 비휘발성 저장소자와 연결된다. 제 1 비휘발성 저장소자는 프로그래밍이 금지될 것이며, 제 2 비휘발성 저장소자는 프로그래밍될 것이다. 프로그램 금지 방안은, 프로그램 전압 신호를 수신하는 워드라인에 기초하여 선택된다. 상기 제 1 그룹의 채널은, 선택된 프로그램 금지 방안을 이용하여 소정 전위로 부스팅된다. 제 1 그룹의 채널을 부스팅한 이후에, 비휘발성 저장소자들의 제 2 그룹에 대한 프로그래밍이 인에이블된다.
본 발명의 다른 실시예에서, 비휘발성 저장 장치를 프로그래밍하는 방법이 제공되는바, 이는 비휘발성 저장 장치의 온도를 판별하는 것을 포함한다. 비휘발성 저장 장치는, 프로그래밍이 금지되는 비휘발성 저장소자들의 제 1 그룹과, 프로그래밍이 인에이블되는 비휘발성 저장소자들의 제 2 그룹을 포함한다. 프로그램 금지 방안은 상기 온도에 기초하여 선택된다. 비휘발성 저장소자들의 제 1 그룹의 채널은 선택된 프로그램 금지 방안을 이용하여 부스팅되며, 비휘발성 저장소자들의 제 2 그룹에 대한 프로그래밍이 인에이블된다.
본 발명의 또 다른 실시예에서는 비휘발성 메모리 시스템이 제공되는바, 상기 비휘발성 메모리 시스템은, 다수의 워드라인들, 프로그래밍이 금지되는 제 1 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 1 그룹, 프로그래밍되는 제 2 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 2 그룹을 포함하여 구성된다. 또한, 다수의 워드라인들 및 비휘발성 저장소자들의 제 1 그룹 및 제 2 그룹과 통신하는 관리회로가 제공된다. 상기 관리회로는, 다수의 워드라인들 중 어떤 워드라인이 또한 제 2 비휘발성 저장소자에 연결되는지를 판별함에 의해서, 상기 제 2 비휘발성 저장소자를 프로그래밍한다. 그 워드라인은 제 1 워드라인이며, 이는 제 1 비휘발성 저장소자에 연결된다. 관리회로는, 프로그래밍을 위해 선택된 제 1 워드라인에 근거하여, 프로그램 금지 방안을 선택한다. 비휘발성 저장소자들의 제 1 그룹의 채널의 전위는, 선택된 프로그램 금지 방안을 이용하여 부스팅되며, 비휘발성 저장소자들의 제 2 그룹에 대한 프로그래밍이 인에이블된다.
본 발명의 또 다른 실시예에서는, 비휘발성 저장 장치를 프로그래밍하는 방법이 제공되는바, 상기 방법은, 제 1 워드라인에 연결된 하나 이상의 비휘발성 저장소자들을 프로그래밍하는 것을 포함하여 이루어진다. 제 1 워드라인을 프로그래밍하는 것은, 프로그래밍이 금지된 제 1 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 1 그룹의 채널의 전위를 부스팅하는 것을 포함한다. 상기 제 1 비휘발성 저장소자는 제 1 워드라인에 연결된다. 제 1 프로그램 금지 방안에 따라서 부스팅이 수행되며, 프로그래밍되는 제 2 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 2 그룹에 대한 프로그래밍이 인에이블된다. 상기 제 2 비휘발성 저장소자는 제 1 워드라인에 연결된다. 상기 방법은 또한, 프로그래밍이 금지되는 제 3 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 1 그룹의 채널의 전위를 부스팅함에 의해서, 제 2 워드라인에 연결된 하나 이상의 비휘발성 저장소자들을 프로그래밍하는 것을 포함한다. 상기 제 3 비휘발성 저장소자는 제 2 워드라인에 연결된다. 상기 부스팅은, 제 2 프로그램 금지 방안에 따라서 수행되며, 프로그램되는 제 4 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 2 그룹에 대한 프로그래밍이 인에이블된다. 상기 제 4 비휘발성 저장소자는 제 2 워드라인에 연결된다.
본 발명의 다른 특질들, 양상들 및 목적들은 상세한 설명, 도면들 및 청구항들을 참조하여 명백해질 것이다.
도1은 낸드 스트링의 평면도이다.
도2는 도1에 도시된 낸드 스트링의 등가회로를 도시한 도면이다.
도3은 도1에 도시된 낸드 스트링의 단면을 도시한 단면도이다.
도4는 3개의 낸드 스트링에 관한 회로도이다.
도5는 본 발명에 따른 다양한 양상들이 구현될 수 있는 비휘발성 메모리 시스템의 일실시예에 관한 블록도면이다.
도6은 메모리 어레이의 예시적인 구조를 도시한 도면이다.
도7은 본 발명의 실시예들에 따라서, 선택된 워드라인에 인가될 수 있는 예시적인 프로그램 전압신호, 검증 전압신호를 도시한 도면이다.
도8은 본 발명의 일실시예에 따른 프로그램 동작을 수행하기 위한 순서를 예시한 도면이다.
도9는 2개의 상태로 프로그램된 메모리 셀들의 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도10은 4개의 상태로 프로그램된 메모리 셀들의 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도11은 메모리 셀들 그룹의 임계전압 분포들을 예시하고 있으며, 다중-상태 메모리 셀들을 프로그래밍하는 예시적인 프로세스를 도시한 도면이다.
도12는 예시적인 낸드 스트링의 단면 및 셀프 부스팅 프로그램 금지 방안을 도시한 도면이다.
도13은 예시적인 낸드 스트링의 단면 및 소거 영역 셀프 부스팅 프로그램 금지 방안을 도시한 도면이다.
도14는 예시적인 낸드 스트링의 단면 및 수정된 소거 영역 셀프 부스팅 프로그램 금지 방안을 도시한 도면이다.
도15는 예시적인 낸드 스트링의 단면 및 국부화된(localized) 셀프 부스팅 프로그램 금지 방안을 도시한 도면이다.
도16은 본 발명의 일실시예에 따라서 상이한 프로그램 금지 방안들을 사용하는 예시적인 방법에 대한 테이블을 도시한 도면이다.
도17은 본 발명의 일실시예에 따른 다양한 프로그램 전압 펄스의 기울기를 도시한 그래프이다.
도18은 본 발명의 일실시예에 따라서 상이한 프로그램 전압 펄스 상승 속도들을 사용하는 예시적인 방법에 대한 테이블을 도시한 도면이다.
도19는 프로그래밍되는 워드라인에 근거하여 상이한 프로그램 금지 방안들을 이용하는 실시예에 따른 순서도이다.
도20은 메모리 시스템의 온도에 근거하여 상이한 프로그램 금지 방안들을 이용하는 실시예에 따른 순서도이다.
도5는 본 발명을 구현하기 위해 사용될 수 있는 플래쉬 메모리 시스템의 일 실시예에 관한 블록도이다. 메모리 셀 어레이(302)는 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310) 그리고 P-웰 제어회로(308)에 의해 제어된다. 컬럼 제어회로(304)는 메모리 셀 어레이(302)의 비트라인들에 연결되어 있는 바, 이는 메모리 셀들에 저장된 데이터에 대한 읽기, 프로그램 동작동안에 메모리 셀들의 상태에 대한 판별, 그리고 프로그래밍을 증진시키거나 또는 프로그래밍을 금지하도록 비트라인들의 전위 레벨들을 제어하기 위해서이다. 로우 제어회로(306)는 워드라인들에 연결되어 있는 바, 이는 워드라인들에서 하나를 선택, 읽기전압의 인가, 컬럼 제어회로(304)에 의해 제어되는 비트라인의 전위레벨들과 결합된 프로그램 전압들의 인가, 그리고 소거전압의 인가를 위해서이다. C-소스 제어회로(310)는, 메모리 셀들에 연결된 공통 소스 라인(Common source line)(도6에서 'C-소스' 라고 표기됨)을 제어한다. P-웰 제어회로(308)는 P-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 컬럼 제어회로(304)에 의해 읽혀지며 그리고 데이터 입출력 버퍼(312)를 통해 외부 입출력 라인(External I/O Line)들로 출력된다. 메모리 셀에 저장될 프로그램 데이터는, 외부 입출력 라인들을 통해 데이터 입출력 버퍼(312)로 입력되며 그리고 컬럼 제어회로(304)로 전달된다. 외부 입출력 라인들은 제어기(318)에 연결된다.
플래쉬 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(318)로 입력된다. 명령 데이터는 어떤 동작이 요구되고 있는지를 플래쉬 메모리에게 알려준다. 입력된 명령은 상태머신(316)으로 전달되는 바, 상태머신(316)은 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310), P-웰 제어회로(308) 그리고 데이터 입출력 버퍼(312)를 제어한다. 상태머신(316)은 또한, READY/BUSY, PASS/FAIL 과 같은 플래쉬 메모리의 상태 데이터를 출력할 수 있다.
제어기는 개인 컴퓨터, 디지털 카메라, PDA(Personal Digital Assistant) 등등과 같은 호스트 시스템과 연결되어 있거나 또는 연결될 수 있다. 제어기는, 메모리 어레이(302)에 데이터를 저장하라는 명령 또는 메모리 어레이(302)로부터 데이터를 독출하라는 명령과 같은 명령들을 시동하는 호스트와 통신하거나 또는 이러한 데이터를 제공하거나 수신한다. 제어기(318)는 이러한 명령들을 명령회로들(314)에 의해서 번역되거나 수행될 수 있는 명령 신호들로 변환하는 바, 명령회로들(314)은 상태머신(316)과 연결되어 있다. 제어기(318)는 전형적으로 버퍼 메모리를 포함하고 있는데 이는, 메모리 어레이에 사용자 데이터를 겹쳐쓰거나 또는 메모리 어레이부터 사용자 데이터를 읽기 위해서이다.
하나의 예시적인 메모리 시스템은 하나의 집적회로를 포함하여 이루어지는데, 상기 집적회로는 제어기(318)와 하나 또는 이상의 집적회로 칩들을 포함하며, 이들 각각은 메모리 어레이와 연관된 제어회로, 입출력회로 및 상태머신 회로들을 포함한다. 메모리 어레이들과 시스템의 제어 회로들을 함께 하나 이상의 집적회로 칩들에 집적하는 것이 요즘 추세이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수도 있으며, 호스트 시스템들에 제거가능하게(removably) 삽입되는 메모리 카드(또는 다른 패키지)내에 포함될 수도 있다. 이러한 카드는 전체 메모리 시스템(예를 들면, 상기 제어기를 포함하는)을 포함할 수도 있으며 또는 주변회로들과 관련된(제어기가 호스트내에 내장된) 메모리 어레이만을 포함할 수도 있다. 따라 서, 상기 제어기는 호스트내에 내장될 수도 있으며 또는 제거가능한 메모리 시스템 내에 포함될 수도 있다.
도6을 참조하면, 메모리 셀 어레이(302)의 예시적인 구조가 도시되어 있다. 일례로서, 1024 개의 블록들로 나뉘어진 하나의 낸드 플래쉬 EEPROM이 설명된다. 각 블록에 저장된 데이터는 동시에 소거된다. 일 실시예에서는 상기 블록이, 동시에 소거되는 셀들의 가장 작은 단위가 된다. 이러한 실시예에서, 각각의 블록내에는 짝수 컬럼들과 홀수 컬럼들로 구분된 8512 개의 컬럼들이 존재한다. 비트라인들 역시 짝수 비트라인들(BLe)과 홀수 비트라인들(BLo)로 구분된다. 도6을 참조하면, 직렬로 연결된 4개의 메모리 셀들이 하나의 낸드 스트링을 구성하고 있음을 알 수 있다. 비록 4개의 셀들이 각각의 낸드 스트링에 포함되어 있다고 도시되어 있지만, 4개보다 더 많거나 더 적은 개수(예를 들면, 16, 32 등)의 셀들이 사용될 수 있다. 낸드 스트링의 한쪽 터미널은 제 1 선택 트랜지스터(SGD)를 통해 대응하는 비트라인에 연결되어 있으며, 다른 한쪽 터미널은 제 2 선택 트랜지스터(SGS)를 통해 C-소스에 연결되어 있다.
일실시예에 따르면, 읽기 동작과 프로그래밍 동작 동안에, 4256 개의 메모리 셀이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드라인(예를 들면, WL2-i)을 가지며 그리고 같은 종류(예를 들면, 짝수 비트라인들)의 비트라인을 갖는다. 따라서, 532 바이트의 데이터가 동시에 읽혀지거나 프로그램될 수 있다. 동시에 읽혀지거나 프로그램될 수 있는 이러한 532 바이트의 데이터는 논리 페이지(logical page)를 구성한다. 그러므로, 이러한 실시예에서는, 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터(예를 들면, 다중-레벨 셀)를 저장할 때, 하나의 블록은 16개의 페이지들을 저장한다.
또 다른 아키텍쳐(archtectures)들이 실시예들에 따라서 사용될 수도 있다. 본 발명의 일실시예서는 모든-비트라인 아키텍쳐(all bitline archtecture)가 이용될 수도 있는데, 이에 따르면 비트라인들은 짝수 및 홀수 컬럼들로 구분되지 않는다. 이러한 실시예에서는, 하나의 블록 내의 각 비트라인이 읽기 및 프로그램 동작 동안에 동시에 선택된다. 공통 워드라인을 따라 있으며 임의의 비트라인에 연결된 메모리 셀들은 동시에 프로그래밍된다.
홀수/짝수 비트라인 프로그래밍을 이용하는 아키텍쳐(architecture)의 일례들은, 미국특허 US 6,522,580 및 US 6,643,188 에서 찾을 수 있으며 이들 2개의 특허는 본 발명에 대한 참조로서 본 명세서에 전체적으로 통합된다. 모든-비트라인 프로그래밍을 이용하는 아키텍쳐에 대한 좀더 상세한 내용은, 다음의 미국특허 문서들에서 찾아볼수 있는바, 다음의 미국특허 문서들은 본 발명에 대한 참조로서 본 명세서에 전체적으로 통합된다. 미국특허출원(공개번호 US 2004/0057283), 미국특허출원(공개번호 US 2004/0060031), 미국특허출원(공개번호 US 2004/0057285), 미국특허출원(공개번호 US 2004/0057287), 미국특허출원(공개번호 US 2004/0057318), 미국특허출원(공개번호 US 2003/0161182), 미국특허출원(공개번호 US 2004/0047182). 또한, 2005년 4월 5일자에 "COMPENSATING FOR FLOATING GATE COUPLING DURING READ OPERATION" 라는 명칭으로 미국에 출원된 미국특허출원(출원번호 11/099,133)도 본 발명에 대한 참조로서 본 명세서에 전체적으로 통합되는바, 여기에는 모든-비트라인 프로그래밍 아키텍쳐(all bitline programming architecture) 및 홀수/짝수 비트라인 프로그래밍 아키텍쳐, 모두에 대한 2가지 경로의 프로그래밍 및 완전한 시퀀스(full sequence)에 대한 일례들이 개시되어 있다.
본 발명의 일실시예에서는, p-웰을 소거 전압(예를 들면, 20볼트)으로 상승시키고, 선택된 블록의 워드라인들은 접지시키고, 비트라인들은 플로팅시킴으로써, 메모리 셀들이 소거된다. 용량성 결합(capacitive coupling)때문에, 선택되지 않은 워드라인들(예를 들면, 선택되지 않은, 소거되는 않는 블록들 내의 워드라인들), 비트라인들, 선택 라인들, 및 C-소스들 역시 포지티브 고전위(예를 들면, 20볼트)로 상승한다. 따라서, 선택된 블록의 메모리 셀들의 터널 산화막 양단에는 강력한 전기장이 인가되며, 전자들이 플로팅 게이트로부터 기판으로 방출됨에 따라, 선택된 메모리 셀들의 데이터는 소거된다. 플로팅 게이트로부터 충분한 양의 전자들이 p-웰 영역으로 전달되었기 때문에, 선택된 셀의 임계전압은 음(네가티브)으로 된다. 소거 동작은, 전체 메모리 어레이에 대해서, 어레이의 다수개의 블록들에 대해서 또는 다른 단위의 셀들에 대해서 수행될 수도 있다.
읽기 동작과 검증 동작에서, 선택된 블록의 선택 게이트들(SGD 및 SGS)은 하나 이상의 선택 전압들로 상승되며, 그리고 선택된 블록의 선택되지 못한 워드라인들(예를 들면, WL0, WL1, WL3)은 읽기 패스 전압(read pass voltage)(예를 들면, 4.5 볼트)으로 상승되어 트랜지스터들을 패스 게이트(pass gate)와 같이 동작하도록 만든다. 선택된 블록의 선택된 워드라인(예를 들면, WL2)은 기준 전압에 연결되 며, 이러한 기준 전압의 레벨은 각각의 읽기 동작과 검증 동작에 특정된 레벨인데, 이는 관심있는 메모리 셀의 임계전압이 이러한 기준 전압 레벨보다 높은지 낮은지를 판별하기 위해서이다. 예를 들면, 1 비트 메모리 셀의 읽기 동작에서, 선택된 워드라인(WL2)은 접지되며, 따라서 임계전압이 0 볼트보다 높은지 아닌지가 검출된다. 1 비트 메모리 셀의 검증 동작에서, 선택된 워드라인(WL2)이 예를 들어, 0.8 볼트에 연결되면, 프로그래밍 프로세스로서 임계전압이 0.8 볼트에 도달하였는지 아닌지가 검증된다. 소스와 p-웰은, 읽기와 검증 동작동안에 0 볼트이다. 선택된 비트라인들(BLe)은 예를 들어 0.7 볼트로 선행 충전된다. 만일, 임계전압이 읽기 레벨 또는 검증 레벨보다 높다면, 관심있는 비트라인(BLe)의 전위 레벨은 하이(high) 레벨을 유지하는 바, 이는 도통되지 않은(non-conductive) 관련 메모리 셀 때문이다. 다른 한편으로는, 만일 임계전압이 읽기 또는 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위는 낮은(low) 레벨(예를 들면, 0.5 볼트 이하)로 감소하는 바, 이는 도통된(conductive) 메모리 셀 때문이다. 메모리 셀의 상태는, 비트라인에 연결되어 있으며 비트라인의 결과적인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 소거되었느냐 또는 프로그램되었느냐의 차이점은, 음의 순(net) 전하가 플로팅 게이트에 저장되었느냐 아니냐에 의존한다. 예를 들어 만일, 음의 전하가 플로팅 게이트에 저장되면, 임계전압은 더 높아지게 되며 트랜지스터는 증가형 동작 모드(enhancement mode of operation)에 있게 된다.
전술한 바와같은 소거, 읽기 및 검증 동작들은 해당 기술분야에서 공지된 기술들에 따라서 수행된다. 따라서, 설명된 자세한 내용중 많은 부분들은 해당 기술 분야의 당업자에 의해서 변경될 수 있다.
본 발명의 일 실시예에서 메모리 셀을 프로그래밍할 때에, 드레인과 p-웰은 0 볼트를 인가받는 반면에 제어 게이트는, 증가된 크기들(magnitudes)을 갖는 일련의 프로그래밍 펄스들을 입력받는다. 일실시예에서, 일련의 펄스들의 크기는 15 볼트에서 25 볼트 사이의 범위를 갖는다. 다른 실시예에서는, 펄스들의 범위는 변할 수 있으며, 예를 들면, 12 볼트의 시작 레벨을 가질 수 있다. 메모리 셀을 프로그래밍하는 동안에, 프로그래밍 펄스들 사이의 기간들(periods)에서 검증동작들이 수행된다. 즉, 병렬로 프로그래밍되는 셀들의 그룹에 속한 각 셀들의 프로그래밍 레벨은, 각각의 프로그래밍 펄스 사이에서 판독되어 그것이 검증레벨에 도달했는가 또는 검증레벨보다 더 큰가가 판별되는데, 검증레벨은 셀들이 프로그래밍되어질 레벨이다. 프로그래밍을 검증하는 하나의 수단은, 특정한 비교 지점에서의 도통을 테스트하는 것이다. 충분히 프로그램되었다고 검증된 셀들은 록 아웃(lock out)되는 바, NAND 셀에서 예를 들면, 모든 후속 프로그래밍 펄스들에 대해서 비트라인 전압을 0 부터 Vdd(예를 들면, 2.5 볼트)까지 증가시킴으로써, 이러한 셀들에 대한 프로그래밍 프로세스를 종료한다. 몇몇 케이스에서는, 펄스들의 개수가 제한될 것이며(일례로 20개의 펄스들) 그리고 소정의 메모리 셀이 마지막 펄스에 의해서 충분히 프로그램되지 않는다면, 에러가 추정된다. 몇몇 구현예에서는, 메모리 셀들은 프로그래밍전에 소거된다(블록단위 또는 다른 단위로).
도7에는 본 발명의 일실시예에 따른 프로그램 전압 신호가 도시되어 있다. 이 신호는 증가하는 크기들을 갖는 펄스들의 세트를 가지고 있다. 펄스들의 크기 는, 기 설정된 스텝 사이즈에 의해 각 펄스마다 증가한다. 복수 비트들의 데이터를 저장하는 메모리 셀들을 포함하는 일 실시예에서, 예시적인 스텝 사이즈는 0.2 볼트이다. 각각의 프로그램 펄스들 사이에는 검증 펄스들이 존재한다. 도7의 신호는 4개의 상태를 갖는 메모리 셀을 가정한 것이며, 따라서, 3개의 검증 펄스들을 포함하고 있다. 예를 들면, 프로그래밍 펄스들(330과 332) 사이에는 3개의 연속적인 검증 펄스들이 있다. 첫번째 검증 펄스(334)는 0 볼트의 검증 전압 레벨로 도시되어 있다. 두번째 검증 펄스(336)는 두번째 검증 전압 레벨에서 상기 첫번째 검증 펄스를 후속한다. 세번째 검증 펄스(338)는 세번째 검증 전압 레벨에서 상기 두번째 검증 펄스를 후속한다. 8개 상태의 데이터를 저장할 수 있는 다중 상태 메모리 셀은, 7개의 비교 지점들에서의 검증 동작들의 수행을 필요로 할 수도 있다. 따라서, 2개의 연속적인 프로그래밍 펄스들 사이에서 7개의 검증동작들을 수행하기 위해 7개의 검증 펄스들이 차례로 인가된다. 7개의 검증 동작들에 기초하여, 시스템은 메모리 셀들의 상태를 판단할 수 있다. 검증에 관한 시간 부담을 줄이는 한 가지 방법으로, 좀 더 효율적인 검증 프로세스를 사용할 수 있으며, 예를 들어, "Smart Verify for Multi-State Memories" 라는 명칭으로 2002년 12월 5일자로 미국에 출원된 미국특허출원(출원번호 10/314,055)에 개시된 내용이 그러하며, 상기 출원은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.
도8은 비휘발성 메모리 시스템을 프로그래밍하는 방법을 예시한 순서도이다. 해당 기술분야의 당업자들에게 자명한 바와같이, 여전히 본 명세서에서 개시된 본 발명의 기술적 사상의 범위 내에 있으면서도, 특정한 응용예 또는 구현예에 따라 서, 다양한 단계들이 변형되고, 추가되고, 삭제될 수 있다. 다양한 구현예들에 있어서, 메모리 셀들은 프로그래밍되기 전에 소거된다(블록단위 또는 다른 단위로). 도8의 단계 350에서(도5를 함께 참조), 제어기(318)에 의해 발행된 "데이터 로드" 명령 ("data load" command)이 명령회로(314)로 입력되어, 데이터가 데이터 입력/출력 버퍼(312)로 입력되도록 한다. 상기 입력 데이터는 명령으로서 인식되며, 명령회로(314)로 입력되는 명령 래치 신호(미도시)를 통하여 상태 머신(316)에 의해서 래치된다. 단계 352에서, 페이지 어드레스를 가리키는 어드레스 데이터가, 제어기(318)로부터 로우 제어기(306)로 입력된다. 상기 입력된 데이터는 페이지 어드레스로 인식되며 상태 머신(316)을 통해 래치되는데, 명령회로(314)로 입력되는 어드레스 래치 신호의 영향을 받는다. 단계 354에서, 532 바이트의 프로그램 데이터가 데이터 입/출력 버퍼(312)로 입력된다. 532 바이트의 프로그램 데이터는 설명된 특정 구현예에 대해서 특별한 것이라는 점을 유의해야 하며, 다른 구현예들에서는 다양한 사이즈의 프로그램 데이터를 필요로 할 것이며 또는 이용할 것이다. 이러한 데이터는, 선택된 비트라인들에 대한 레지스터 내에서 래치될 수 있다. 어떤 실시예들에서는, 상기 데이터는 또한, 선택된 비트라인들을 위한 제 2 레지스터에서 래치되어 검증 동작들에서 사용된다. 단계 356에서, "프로그램" 명령이 제어기(318)에 의해 발행되어 데이터 입력/출력 버퍼(312)로 입력된다. 상기 "프로그램" 명령은, 명령 회로들(314)로 입력되는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.
단계 358에서, 선택된 워드라인에 인가되는 프로그래밍 펄스 전압 레벨인 Vpgm은, 시작 펄스(예를 들어, 15 볼트)로 초기화되며 그리고 상태 머신(316)에 의해 유지되는 프로그램 카운터 PC는 0으로 초기화된다. 단계 360에서, 프로그램 전압 펄스(Vpgm)가 선택된 워드라인(예를 들면, 도4의 WL2)에 인가된다. 프로그램될 메모리 셀을 포함하고 있는 비트라인들은 접지되어, 프로그래밍이 인에이블되며, 반면에 다른 비트라인들은 Vdd에 연결되어, 프로그래밍 펄스가 인가되는 동안에 프로그래밍이 금지된다. 다양한 부스팅 및 프로그램 금지 시스템들을 포함하는 단계 360에 대한 좀더 상세한 내용은 다음에서 설명될 것이다
단계 362에서, 선택된 메모리 셀들의 상태들이 검증된다. 만일, 선택된 셀의 타겟 임계전압이, 적절한 레벨(예를 들면, 논리 0 또는 다중-상태 셀의 특정 상태에 대한 프로그램 레벨)에 도달했음이 검출되면, 상기 선택된 셀은 타겟 상태로 프로그램되었다고 검증된다. 만일, 임계전압이 적절한 레벨에 도달하지 않았음이 검출되면, 상기 선택된 셀은 타겟 상태로 프로그램되었다고 검증되지 않는다. 타겟 상태로 프로그램되었다고 단계 362에서 검증된 이러한 셀들은, 후속 프로그래밍으로부터 배제된다. 단계 364에서, 프로그램될 모든 셀들이 적절한 상태들로 프로그래밍되었다고 검증됐는지가 판별되는바, 가령, 이러한 상태를 검출하고 시그널링하도록 디자인된 적절한 데이터 저장 레지스터를 체크함으로써 판별된다. 만일, 그렇다면, 프로그래밍 프로세스는 완료되며 성공적인 것이 되는데, 이는 선택된 모든 메모리 셀들이 프로그래밍되었으며, 그리고 타겟 상태에 있음이 검증되었기 때문이다. 이 경우, "PASS" 라는 상태(status)가 단계 366에서 보고된다. 만일, 단계 364 에서, 모든 메모리 셀들이 이와같이 검증된 것은 아니다라고 판별되면, 상기 프로그래밍 프로세스는 계속된다. 단계 368에서, 프로그램 제한 값(limit value)에 대해서, 프로그램 카운터(Program Counter : PC)가 체크된다. 프로그램 제한 값은 일례로서 20 이 될 수 있다. 만일, 프로그램 카운터(PC)가 적어도(not less than) 20 이라면, 성공적으로 프로그래밍되지 않은 메모리 셀들의 개수가 소정 개수와 같은지 또는 소정 숫자보다 작은지가, 단계 369에서 판별된다. 만일, 성공적으로 프로그래밍되지 않은 메모리 셀들의 개수가 소정 숫자와 같거나 또는 소정 숫자보다 작다면, 상기 프로그래밍 프로세는 패스된 것으로 플래그되며(flagged), "패스" 라는 상태가 단계 371에서 보고된다. 성공적으로 프로그래밍되지 않은 메모리 셀들은 읽기 프로세스 동안에 에러 보정을 이용하여 정정될 수 있다. 하지만, 만일, 성공적으로 프로그래밍되지 않은 비트들의 개수가 소정 개수보다 크다면, 상기 프로그래밍 프로세스는 실패된 것으로 플래그되며, "실패" 라는 상태가 단계 370에서 보고된다. 만일, 프로그램 카운터가 20 보다 작다면, Vpgm 레벨이 스텝 사이즈만큼 증가되며 그리고 프로그램 카운터는 단계 372 에서 증분된다. 단계 372 이후에, 상기 프로세스 루프(loop)는 단계 360 으로 되돌아가서 다음 Vpgm 펄스가 인가된다.
도8에 도시된 순서도는 이진 저장소자에 적용될 수 있는 단일-경로(single-pass) 프로그래밍 방법을 도시한 것이다. 다중-레벨 저장소자에 적용될 수 있는 2개의 경로(two-pass) 프로그래밍 방법에서는, 후술되는 바와같이, 예를 들면, 다중 프로그래밍 또는 검증 단계들이, 상기 순서도의 단일 반복(single iteration) 내에서 사용될 수도 있다. 단계 360 내지 372는, 프로그래밍 동작의 각각의 경로(pass) 에 대해서 수행될 수도 있다. 첫번째 경로(pass)에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 중간 상태에 있는지를 판별하기 위함이다. 2번째 경로에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 마지막 상태에 있는지를 결정하기 위함이다.
프로그램 프로세스가 성공적으로 종료되면, 메모리 셀들의 임계전압들은, 프로그래밍된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 하거나 또는 소거된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 한다. 도9는 각각의 메모리 셀이 1 비트의 데이터를 저장하고 있는 때의, 메모리 셀 어레이의 임계전압 분포들을 도시한 도면이다. 도9에는, 소거된 메모리 셀들에 대한 임계전압들의 제 1 분포(380) 및 프로그래밍된 메모리 셀들에 대한 임계전압들의 제 2 분포(382)가 도시되어 있다. 본 발명의 일실시예에서, 제 1 분포(380) 내의 임계전압 레벨들은 음(negative)의 값이며, 제 2 분포(382) 내의 임계전압 레벨들은 양(positive)의 값이다.
도10은, 각각의 메모리 셀이 4개의 물리적인 상태에서 2 비트의 데이터를 저장할 때의, 메모리 셀 어레이의 예시적인 임계전압 분포들을 도시하고 있다. 분포(384)는 소거된 상태("11" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타내는 바, 네가티브 임계전압 레벨들을 갖는다. 분포(386)는 제 1 프로그램 상태("10" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(388)는 제 2 프로그램 상태("00" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(390)는 제 3 프로그램 상태("01" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 이러한 일례에서 하나의 메모리 셀에 저장된 2 비트들 각각은, 서로 다른 논리 페이지로부터 비롯된다. 즉, 각 메모리 셀에 저장된 2 비트들 중 각각의 비트는 서로 다른 논리 페이지의 주소를 운반한다. 사각형 안에 표시된 비트는 아래쪽(lower) 페이지에 대응한다. 원안에 표시된 비트는 위쪽(upper) 페이지에 대응한다. 어떤 실시예에서는, 그레이 코드(gray code) 시퀀스를 이용하여 논리적 상태들이 메모리 셀들의 연속적인 물리적 상태들에 할당되는 바, 만일 플로팅 게이트의 임계전압이 오류로 인해 가장 인접한 임계전압 상태 범위로 이동하여도, 오직 단 하나의 비트만이 영향을 받을 것이다. 향상된 신뢰성을 제공하기 위해, 개별적인 임계분포들은 조밀해지는 것(분포가 좁아짐)이 바람직한데, 왜나하면 좀더 조밀한 분포는 좀더 넓은 판독 마진(read margin)(인접한 임계전압 분포들간의 거리)을 가져오기 때문이다.
도11은, 가령, 도10에서 예시된 것과 같은 임계전압 분포들을 갖는 메모리 셀의 어레이와 같은, 4개의 상태의(4-state) 낸드 메모리 셀을 프로그래밍하는, 2개의 경로(two-pass) 기법의 일례를 도시한 것이다. 제 1 프로그래밍 경로에서는, 아래쪽(lower) 논리 페이지로 프로그램될 비트에 따라서, 셀의 임계전압 레벨이 설정된다. 만일, 그 비트가 논리 "1" 이라면, 임계전압은 변경되지 않는데, 왜나하면, 상기 비트는 이전에 소거되었던 결과로서, 적절한 상태에 있기 때문이다. 하지만, 만일 프로그램될 상기 비트가 논리 "0" 이라면, 셀의 임계전압 레벨은 증가하여 임계전압 분포(386) 내에 있게 되며, 이는 화살표(394)에 의해 도시된 바와같 다. 이에 따라 제 1 프로그래밍 경로(pass)가 완결된다.
제 2 프로그래밍 경로(pass)에서, 셀의 임계전압 레벨은, 상기 제 1 프로그래밍 경로에 의해 성립된 현재의 논리 레벨과 관련되어, 위쪽 논리 페이지로 프로그래밍될 비트에 따라서 설정된다. 만일, 위쪽 논리 페이지 비트가 논리 "1" 을 저장할 것이라면, 프로그래밍이 발생하지 않는바, 이는 상기 셀이, 아래쪽 논리 페이지 비트에 대한 프로그래밍에 좌우되어 임계전압 분포들(384 또는 386)(이들 둘다는 위쪽 논리 페이지 비트 "1" 을 갖고 있음)에 대응하는 물리적 상태들 중 어느 하나에 있기 때문이다. 만일, 위쪽 논리 페이지 비트가 논리 "0" 이 될 예정이라면, 상기 셀은 2 번째로 프로그래밍된다. 만일, 상기 제 1 프로그래밍 경로의 결과로서 상기 셀이 임계전압 분포(384)에 대응하는 소거된 상태로 남아있다면, 2번째 단계에서, 상기 셀은 프로그래밍되므로 임계전압이 증가되어 임계전압 분포(390) 내에 있게 되는바, 이는 화살표(398)로 도시된 바와같다. 만일, 제 1 프로그래밍 경로의 결과로서 셀이 임계전압 분포(386)에 상응하는 상태로 프로그래밍되었다면, 그 메모리 셀은 제 2 프로그래밍 경로에서 다시 프로그래밍되어 임계전압이 임계전압 분포(388) 내에 있도록 증가된다. 이는 화살표(396)로 도시되었다. 제 2 프로그래밍 경로의 결과로, 메모리 셀은, 제 1 프로그래밍 경로의 논리적 상태를 변경함이 없이, 위쪽 페이지에 대해서 논리 "0"을 저장하고 있음을 나타내는 상태로 프로그래밍된다.
물론, 만일 상기 메모리가 4개 이상의 물리적 상태들로 동작된다면, 메모리 셀들의 정의된 임계전압 윈도우 내에는 많은 수의 임계전압 분포들이 존재할 것이 며, 이는 물리적 상태들의 개수와 같다. 또한, 특정한 비트 패턴들이 각각의 분포들(또는 물리적 상태들)에 할당되었지만, 이와 다른 상이한 비트 패턴들이 할당될 수도 있으며, 이 경우, 프로그래밍되는 사이에서의 물리적 상태들은 도9 내지 도11에 도시된 것들과 다를 수 있다.
통상적으로, 병렬로 프로그래밍되는 셀들은 하나의 워드라인을 따라서 교대로 있는 셀들이다. 예를 들어, 도4에는, 하나의 워드라인 WL2 를 따라서 있는 훨씬 많은 수의 셀들 중에서 3개의 메모리 셀들(224, 244, 252)이 도시되어 있다. 교대로 있는 셀들의 세트(224 및 252를 포함하는)는 논리 페이지 0 및 1(짝수 페이지 또는 짝수 컬럼)으로부터의 비트들을 저장하며, 반면에 교대로 있는 셀들의 다른 세트(244를 포함하는)는 논리 페이지 2 및 3(홀수 페이지 또는 홀수 컬럼)으로부터의 비트들을 저장한다.
전술한 바와같이, 도8의 단계 360의 각 반복구간은, 펄스(Vpgm)로서 프로그래밍 전압을 인가하는 것을 포함한다. 프로그램 전압을 적절한 워드라인에 인가함으로써, 프로그램 전압은 프로그래밍을 위해서 선택된 메모리 셀의 제어 게이트에 인가된다. 전술한 바와같이, 공통 워드라인 아키텍쳐는, 선택되지 않은 메모리 셀들을 의도하지 않게 프로그램하거나 또는 프로그래밍 동안에 프로그램 혼란을 야기하는 전위를 생성한다. 예를 들면, 도4의 메모리 셀(224)을 프로그래밍할 때에, 프로그램 전압은 메모리 셀(244)에도 또한 인가되는바, 이는 메모리 셀(244) 역시 워드라인 WL2에 연결되어 있기 때문이다. 프로그램될 것은 아니지만, 프로그래밍을 위해서 선택된 워드라인에 연결되어 있는 메모리 셀(즉, 어드레스는 되었지만 선택 되지 않은 메모리 셀)을 내포하는 낸드 스트링의 채널은, 전형적으로 최소 레벨 위로 부스팅되는바, 이는 기결정된 레벨 아래로 프로그램 혼란을 보증하기 위함이다.
프로그램 혼란을 제거하거나 또는 최소화하기 위하여, 다양한 부스팅 또는 프로그램 금지 방안이 사용될 수 있다. 본 발명의 실시예들을 따르면, 다수의 프로그램 금지 방안들이 하나의 비휘발성 저장 장치 시스템내에서 사용되어 프로그램 혼란의 발생을 최소화한다. 어떤 프로그램 금지 방안들은, 다른 워드라인들에서 보다 소정의 워드라인에서 더 잘 작용한다는 점이 밝혀졌다. 이러한 점 때문에, 본 발명의 일실시예는, 프로그래밍되는 워드라인에 기초하여 프로그램 금지 방안을 선택하는 것을 포함한다. 많은 개수의 프로그램 금지 방안들이 이용되며 또한 소정 방안의 적용에 대해서 범위들 내로의 워드라인들의 분할들이 사용된다.
하나의 공통된 프로그램 금지 방안은 셀프-부스팅이라고 호칭된다. 도12에는, 프로그램 프로세스 동안에 금지되는 메모리 셀을 내포하고 있는 낸드 스트링(400)을 바이어싱(biasing)하는 것이 도시되어 있다. 도12에서는, 다른 낸드 스트링들 상에서 워드라인 WL31에 연결된 선택 메모리 셀들이 프로그래밍된다. 따라서, Vpgm 이 워드라인 WL31에 인가되며, 낸드 스트링(400)에서 워드라인 WL31에 연결된 메모리 셀은, 프로그래밍이 금지될 것이다. 셀프 부스팅의 원리는, 부스팅된 채널 및 소스/드레인 영역에 근거하여 프로그램 혼란을 감소시키거나 또는 제거하고 있다. 낸드 스트링 내에서 선택되지 않은 각각의 워드라인에 패스 전압(Vpass)이 인가된다. 이와 동시에 낸드 스트링(400)의 비트라인은 Vdd 로 구동되어 프로그래밍을 금지한다. 패스 전압(Vpass)(예를 들면, 7-10 볼트)은, 선택되지 않은 비트 라인에 대응하는 낸드 스트링의 채널 및 소스/드레인 영역들에 결합할 것이며, 낸드 스트링의 소스/드레인 영역들(402, 404, 407, 408, 409 등등) 뿐만 아니라 워드라인 WL31 에서의 메모리 셀의 채널 영역 내에도 부스팅된 전압이 있도록 야기할 것이다. 상기 채널의 부스팅된 전압은, 메모리 셀(424)의 터널 산화막 양단의 전계를 감소시키며 따라서, 의도하지 않은 프로그래밍에 대해서 전위를 감소시킨다.
전술한 바와같이, 메모리 셀들의 블록은, 소스 측에서 드레인 측으로(예를 들면, WL0 에서 WL31 로), 차례차례로 프로그래밍되는 것이 전형적이다. 전형적인 프로그래밍 순서는, 제 1 워드라인의 하나 이상의 페이지들을 프로그래밍하고 이후에 각 워드라인의 메모리 셀들이 프로그램될 때까지, 드레인 측으로 인접한 워드라인 등등의 하나 이상의 페이지들을 프로그래밍한다. 프로그래밍 프로세스가, 낸드 스트링의 마지막(또는 마지막 부근의) 워드라인의 메모리 셀들을 프로그래밍할 준비가 되었을 때, 프로그래밍이 금지되고 있는 스트링 상의, 이전에 프로그램 되었던 셀들의 전부 또는 대다수(예를 들면, 도시되지 않은 메모리 셀들 뿐만 아니라 412, 414, 420 및 422)가 만일, 프로그램된다면, 이와같이 이전에 프로그램된 셀들의 플로팅 게이트들에 음의 전하가 제공된다. 플로팅 게이트들 상의 이러한 음의 전하 때문에, 상기 부스팅된 전위는 충분히 높게 상승하지 못할 수도 있으며, 마지막(또는, 마지막 부근의) 워드라인들에서 프로그램 혼란이 있을 수도 있다. 이와같은 점은 낸드 스트링(400)의 채널에서의 부스팅 레벨을 제한할 수도 있으며, 메모리 셀(424)의 프로그램 혼란을 허용할 수도 있다.
또 다른 셀프-부스팅 기법은 소거 영역 셀프-부스팅(Erased Area Self Boosting : EASB)인바, 이 기법에서는, 이전에 프로그래밍된 셀들의 채널을, 금지되고 있는 셀의 채널로부터 격리하고자 한다. 도13은, EASB 를 사용하여 낸드 스트링을 바이어싱하는 것을 예시적으로 도시한 도면이다. 이러한 일례에서, 소스측으로 인접한 워드라인인 워드라인 WL30은, 낮은 전압(예를 들면, 0 볼트)으로 설정되는 반면에, 남아있는 비선택(non-selected) 워드라인들(WL0 - WL29)은 Vpass 전압으로 설정된다. 일실시예에서, Vpass 전압은 7 내지 10 볼트이다. Vpass의 값은, 부스팅 및 혼란을 고려하여 제한된다. 채널 내에서의 부스팅이 프로그램 혼란을 방지할 정도로 충분하도록, 충분히 큰 값이 선택되어야만 한다. 하지만, 선택되지 않은 워드라인들이 의도되지 않게 프로그램되지 않도록(off-row disturb), 충분히 작은 값이 또한 선택되어야만 한다.
소스 측으로 인접한 메모리 셀이 프로그래밍된 상태에 따라서, 상기 EASB 는 문제점을 나타낼 수 있다. 만일, 소스 측으로 인접한 셀이 프로그래밍된다면, 그 셀에는 음의 전하가 존재한다. 0 볼트가 제어 게이트에 인가될 때, 음으로 대전된 게이트 하부에는 높게 역 바이어스된 접합(highly reverse biased junction)이 존재하며, 이는 게이트 유도 드레인 누설(Gate Induced Drain Leakage : GIDL)을 야기할 수 있다. GIDL 은, 부스팅된 채널 안으로 전자들이 누설되는 것을 수반한다. GIDL 은, 접합에서의 매우 큰 바이어스 및 낮은(또는, 음의) 게이트 전압인 경우에 발생하는바, 이는 소스 측으로 인접한 셀이 프로그래밍되고 드레인 접합이 부스팅되는 경우와 정확히 일치한다. GIDL 은, 상기 부스팅된 전압이 조기에 누설되도록 야기할 수 있으며, 프로그래밍 에러를 야기할 수 있다. 셀 치수가 감소(scaling)함 에 따라 요구되고 있는 급격하게 도핑되고 높게 도핑된 접합의 경우에, GIDL 은 더욱 심해진다. 만일, 누설 전류가 충분히 많다면, 채널 영역 내에서의 상기 부스팅 전위는 감소할 것이며, 프로그램 혼란이 있을 수 있다.
만일, 소스 측으로 인접한 메모리 셀이 소거된다면, 플로팅 게이트 상에는 포지티브(positive) 전하가 있게 되며, 트랜지스터의 임계전압은 아마도 네가티브가 될 것이다. 심지어 0 볼트가 워드라인에 인가될 때에도, 상기 트랜지스터는 턴 오프되지 않을 수도 있다. 또는, 아래쪽(lower) 워드라인들의 하부의 채널이 충분히 부스팅된 이후에나 턴 오프될 수도 있다. 만일, 상기 메모리 셀이 온 상태라면, 낸드 스트링은 EASB 모드에서 동작하지 않는다. 오히려, 상기 스트링은 셀프 부스팅 모드에서 동작하며, 셀프 부스팅 모드는 전술한 바와같은 문제점들을 갖는다.
위쪽 워드라인들(higher wordlines : 즉, 더 나중에 프로그래밍되는 워드라인들)을 프로그래밍할 때에, 소거 영역 셀프 부스팅과 관련된 문제점들이 더욱 명백해진다는 것이 밝혀졌다. 위쪽 워드라인들을 프로그래밍하는 경우, 부스팅된 채널에서 GIDL 이 증가되는 것이 관찰되었다. 하지만, 위쪽 워드라인들의 경우에서는 GIDL 이 증가함에도 불구하고, EASB 는 위쪽 워드라인들에서 통상적인 셀프 부스팅 방안보다 효율적인 프로그램 금지 능력을 보여준다.
수정된 소거 영역 셀프 부스팅(Revised EASB : REASB)에서는, 바로 옆의 소스 측 워드라인에 0 볼트를 인가하기 보다는, 0 볼트로 점진적으로 감소하는 소스측 워드라인 전압들이 부스팅 동안에 인가된다. REASB 는, 위쪽 워드라인들에서 더 잘 작용하여 프로그램 혼란을 방지한다는 것이 밝혀졌다. 하지만, REASB 는, 아래 쪽 워드라인들에서는 그리 잘 작용하지 않는다는 점도 또한 밝혀졌다. 도14는, 프로그래밍이 금지되는 메모리 셀을 워드라인 WL2 에서 갖고 있는 낸드 스트링을 도시한 도면이다. Vpgm 이 WL2 에 인가된다. Vn-1 이, 소스 측으로 바로 인접한 워드라인인 WL1에 인가된다. Vn-1 은 다양한 값들을 가질 수 있다. Vn-1 은, Vpgm 또는 Vpass 보다는 작으며 0 볼트보다는 큰바, 따라서 0 볼트로 점진적으로 감소할 수 있다. 일실시예에서 Vn-1 은 Vdd 와 동등하다. Vn-1 과 같은 하나 이상의 스텝 다운(step down) 전압들이 사용될 수 있다. 예를 들면, 소스 측으로 바로 인접한 414 에 Vn-1 이 인가될 수 있으며, 소스 측으로 다음에 인접한 412 에 Vn-2(Vn-1 보다는 낮은)이 인가될 수 있다. 도14에 도시된 실시예에서는, 0 볼트가 WL0 에 인가되어, WL2 인근 영역을 격리한다.
금지 방안으로서의 국부 셀프 부스팅(Local Self Boosting : LSB)은, 소스 측 및 드레인 측 이웃들 모두가 0 볼트로 설정된다는 점을 제외하면, ESAB 와 유사하다. 도15는, LSB 를 이용하여 낸드 스트링을 바이어싱하는 것을 도시한 도면이다. 도시된 바와같이, WL2 의 메모리 셀들이 프로그램되고 있다. Vpgm 이 WL2 에 인가되는 반면에, 소스 측으로 인접한 워드라인 WL1 및 드레인 측으로 인접한 워드라인 WL3 에는 0 볼트가 인가된다. 이와같이 이웃한 2개의 워드라인에 0 볼트를 인가하는 것은, 메모리 셀(416) 주위의 영역을 한층 더 격리할 것이다. 하지만, 드레인 측 워드라인에도 0 볼트를 인가하는 것은, 채널의 부스팅된 전압을 감소시킬 수 있다. 부스팅된 레벨을 증가시키기 위해서, REASB 와 유사한 수정된 국부 셀프 부스팅(Revised Local Self Boosting : RLSB) 기법이 사용될 수 있다. 드레인 및 소 스 측으로 바로 인접한 워드라인들(예를 들면, WL1 및 WL3)은, 중간(intermediate) 전압, Vn-1 을 공급받는바, Vn-1은 일실시예에서 Vdd 가 될 수 있다. 드레인 및 소스 측으로 다음에 인접한 워드라인들은 0 볼트를 공급받으며, 남아있는 비선택 워드라인들은 Vpass를 공급받는다.
이와같은 다양한 프로그램 금지 방안들의 장점들 및 단점들을 인식하였기 때문에, 프로그램되는 특정한 워드라인에 근거하여 프로그램 금지 방안을 선별적으로 선택하는 것이 제안된다. 셀프 부스팅(SB)은, 위쪽 워드라인들 보다는 아래쪽 워드라인들에 더 적절하다는 점을 보여준다. 다른 한편으로, EASB 및 REASB 은, 아래쪽 워드라인들 보다는 위쪽 워드라인들에 더 적절하다는 점을 보여주는바, REASB 는 설명된 바와같이 더 향상된 점을 보여준다.
도16은, 프로그램되는 워드라인에 기초하여 선택된 프로그램 금지 방안을 적용하는 다양한 옵션들의 표를, 일례로서(이에 제한되지 않음) 도시한 것이다. 비록, 이러한 옵션들이, 32 메모리 셀 낸드 스트링에 대하여 시연되고 있지만, 본 발명에 따른 실시예들이 이에 제한되지 않는다는 점은 명백할 것이다. 첫번째 방법에서, 워드라인들은 2개의 영역들로 나뉘어 진다. WL0 에서 WLn-1 까지의 제 1 영역에서는, 금지된 메모리 셀의 낸드 스트링에 대해서 제 1 프로그램 금지 방안이 적용되는바, 선택된 메모리 셀을 프로그래밍할 때에 적용된다. WLn 에서 WL31 까지의 제 2 영역에서는, 제 2 프로그램 금지 방안이 적용된다. 본 발명의 일실시예에서는, 상기 제 1 프로그램 금지 방안(Program Inhibit Scheme 1 : PIS 1)은 셀프 부스팅이며, 제 2 프로그램 금지 방안(PIS 2)은 소거 영역 셀프 부스팅(EASB) 또는 수정된 소거 영역 셀프 부스팅(REASB) 이다. WL0 에서 WLn-1 까지의 워드라인들에 대해서 셀프 부스팅을 이용함으로써, 위쪽 워드라인들에서의 셀프 부스팅의 문제점들은 최소화된다. 이와 유사하게, 워드라인 WLn 에서 WL31 까지의 워드라인들에 대해서 REASB 를 사용함으로써, 아래쪽 워드라인들에서의 REASB 의 문제점들은 최소화된다. 본 발명의 일실시예에서, 제 1 프로그램 금지 방안(PIS 1)(예를 들면, 셀프 부스팅)을 이용하여 프로그램되는 워드라인들의 개수는 4개이며, 제 2 프로그램 금지 방안(PIS 2)을 이용하여 프로그램되는 워드라인들의 개수는 28개 이다. 본 발명의 다른 실시예들에서는, 다른 범위들의 워드라인들이 사용될 수 있다.
도16에 시연된 두번째 방법에서는, 워드라인에 기초하여 적용될 수 있는 상이한 프로그램 금지 방안들의 개수가 2개로 제한되지 않는다. 두번째 방법에서, 워드라인들은 3개의 영역들로 나뉘어진다. 워드라인 WL0 에서 WLn-1 까지의 제 1 영역에서는, 제 1 프로그램 금지 방안(PIS 1)이 적용된다. 워드라인 WLn 에서 WLm-1 까지의 제 2 영역에서는, 제 2 프로그램 금지 방안(PIS 2)이 적용된다. 워드라인 WLm 에서 WL31 까지의 제 3 영역에서는, 제 3 프로그램 금지 방안(PIS 3)이 적용된다. 본 발명의 일실시예에서, 제 1 프로그램 금지 방안(PIS 1)은 셀프 부스팅이며, 제 2 프로그램 금지 방안(PIS 2)은 소거 영역 셀프 부스팅 또는 수정된 소거 영역 셀프 부스팅이며, 제 3 프로그램 금지 방안(PIS 3)은 수정된 소거 영역 셀프 부스팅이다. 본 발명의 일실시예에서, 제 1 프로그램 금지 방안(PIS 1)을 이용하여 프로그래밍된 워드라인들의 개수는 4개이며, 제 2 프로그램 금지 방안(PIS 2)을 이용하여 프로그래밍된 워드라인들의 개수는 8개이며, 제 3 프로그램 금지 방안(PIS 3) 을 이용하여 프로그래밍된 워드라인들의 개수는 20개 이다. 첫번째 방법에서와 같이, 다양한 범위들의 워드라인들이 사용될 수 있다.
도16의 세번째 방법은, 프로그램되는 워드라인에 기초하여 임의의 개수의 프로그램 금지 방안들이 적용될 수 있음을 나타내고 있다. 세번째 방법에서는, 상이한 프로그램 금지 방안이 낸드 스트링의 각각의 워드라인에 대해 사용된다.
프로그래밍되는 워드라인에 결합된 비선택 메모리 셀들에서 프로그램 혼란을 최소화시키도록, 프로그램 전압 펄스의 증가 비율이 조절될 수 있음이 역시 밝혀졌다. 도7은, 프로그래밍 동안에 선택된 워드라인에 인가되는 프로그램 전압 펄스들에 소정의 경사(slope)가 존재하고 있음을 도시하고 있다. 프로그램 혼란 및 프로그램 전압 펄스의 경사 사이의 상호 관련성이 밝혀졌다. 더 나아가, 상기 경사로 인한 프로그램 혼란 효과가, 아래쪽 워드라인들(더 일찍 프로그래밍된)에서 더 커진다는 점이 또한 밝혀졌다.
따라서, 프로그래밍되는 워드라인에 기초하여, 프로그램 전압 펄스의 경사 또는 상승 속도(ramp rate)를 선택하는 것이 제안된다. 도17은 2개의 프로그램 전압 펄스 신호를 도시하고 있다. 신호(502)는, 도7에 도시된 바와같은 신호의 하나의 펄스를 나타낸다. 상대적으로 가파른 또는 빠른 프로그램 전압 펄스의 상승 속도가 펄스(502)에서 보여진다. 신호(504)는, 보다 완만한 경사 또는 느린 상승 속도를 갖는 또 다른 펄스를 나타낸다. 더 느린 상승 속도를 갖는 프로그램 전압 펄스를 아래쪽 워드라인들에게 인가함으로써, 프로그램 혼란의 양이 감소될 수 있다. 상기 느린 속도가 아래쪽 워드라인들에만 이용되도록 선택함으로서, 성능을 향상시 킬 수 있다. 위쪽 워드라인에서는, 프로그램 전압의 상승속도에 기인하는 혼란의 양이 더 적다. 느린 상승 속도 신호가 워드라인들에 적용되도록, 워드라인들의 수많은 범위들이 선택될 수 있다. 또한, 많은 수의 가지각색의 상승 속도 신호가 사용될 수 있다.
도18은, 프로그램되는 워드라인에 기초하여 프로그램 전압의 상승 속도를 선택하는 3가지 옵션들을 포함하고 있다. 첫번째 방법에서는, 워드라인들은 2개의 범위들로 나뉘어지며, 제 1 범위(WL0 에서 WLn-1) 내의 워드라인을 프로그래밍하는 동안에, 제 1 프로그램 전압 펄스 상승 비율인 PPR 1 이 적용된다. 그리고, 제 2 범위(WLn 에서 WL31) 내의 워드라인을 프로그래밍하는 동안에, 제 2 프로그램 전압 펄스 상승 비율인 PPR 2 가 적용된다. PPR 1 은, PPR 2 보다 더 느린 상승 속도를 포함할 수 있으며, 따라서 상기 제 1 범위의 아래쪽 워드라인들의 메모리 셀들에서의 프로그램 혼란이 최소화된다.
방법 2 및 방법 3 은, 2개 이상의 상승 속도들이 사용될 수 있음을 보여준다. 방법 2 에서는, 워드라인 WL0 내지 WLn-1 에 대해 제 1 상승속도(PPR 1)가 사용되며, 워드라인 WLn 내지 WLm-1 에 대해 제 2 상승속도(PPR 2)가 사용되며, 워드라인 WLm 내지 WL31 에 대해 제 3 상승속도(PPR 3)가 사용된다. PPR 1 은 PPR 2 보다 더 느릴 수 있으며, PPR 2 는 PPR 3 보다 더 느릴 수 있다. 이러한 방안은, 메모리 시스템의 성능을 유지하면서도 프로그램 혼란을 최소화할 수 있다. 방법 3 에서는, 각각의 워드라인에 대해서 상이한 상승 속도가 사용될 수 있다. 다른 실시예에서는, 상승 속도는 각각의 위쪽 워드라인에 대해서 증가한다.
상이한 프로그램 전압 펄스 상승 속도들을 사용하는 것은, 다양한 프로그램 금지 방안들을 사용하는 것과 결합될 수 있다. 예를 들면, 프로그램 금지 방안이, 선택된 프로그램 전압 펄스 상승 속도의 적용을 실제로 포함하도록, 도16의 방법 1과 도18의 방법 1이 결합될 수 있다. 이러한 방법들이 결합된다면, 워드라인 WL0 내지 WLn-1 을 프로그래밍할 때에, 상기 느린 상승 속도 PPR 1 은 PIS 1(예를 들면, 셀프 부스팅)과 함께 사용될 수 있다. 상기 빠른 상승 속도 PPR 2 는, 워드라인 WLn 내지 WL31 을 프로그래밍할 때에, PIS 2(예를 들면, REASB)와 함께 사용될 수 있다. 도16 및 도18에 도시된 방법들의 다양한 결합들 및 변형들이, 본 발명의 일실시예에 따라 사용될 수 있다.
도19는, 메모리 셀들의 블록을 프로그래밍하는 본 발명의 일실시예에 따른 순서도이다. 일실시예에서, 도19에 도시된 방법은, 도8의 단계 360 에서 수행된다. 프로그램 전압 펄스가 매번 인가될 때마다 도19의 방법이 수행될 수 있는바, 비선택된 낸드 스트링의 채널 전위를 부스팅하여, 프로그램 혼란의 발생을 최소화하기 위해서 도19의 방법이 수행될 수 있다. 도19는 단계 550에서 시작된다. 단계 550 에서는, 소정의 프로그램 전압 신호가 인가되는 선택된 워드라인이, 선택된 메모리 블록의 워드라인들의 어떤 범위에 속하는지에 대한 판별이 수행된다. 예를 들어 도16을 참조하면, 단계 550은, 선택된 워드라인이, WL0 에서 WLn-1 까지의 범위에 속하는지 또는 WLn 에서 WL31 까지의 범위에 속하는지를 판별할 수 있다. 다른 실시예들에서는, 더 많은 범위들이 사용되며(예를 들면, 도16의 방법 2), 따라서 단계 550은, 선택된 워드라인이 다수의 범위들 중에서 어떤 범위에 속하는지를 판별하는 단계를 포함할 것이다. 일실시예에서는, 각각의 워드라인은 그 자신만의 범위에 속하는바, 따라서 서로 다른 방안들이 각각의 워드라인에 적용된다.
워드라인의 범위를 판별한 이후에, 대응하는 프로그램 금지 방안이 선택될 수 있다. 도16의 방법 1 에서는, 만일 상기 워드라인이 WL0 내지 WLn-1 사이에 있다면 PIS 1 이 선택되며, 만일 상기 워드라인이 WLn 내지 WL31 사이에 있다면 PIS 2 가 선택된다. 만일, 더 많은 더 많은 범위들이 사용된다면, 더 많은 방안들이 사용될 수 있으며, 증가된 개수의 방안들로부터 상기 선택이 이루어진다. 본 발명의 일실시예에서는, 각각의 개별 워드라인들에 대해서 각각의 방안이 선택될 수도 있다. 프로그램 금지 방안을 선택하는 것은, 프로그램 전압 펄스 상승 속도에 대한 선택을 포함할 수 있다. 본 발명의 일실시예에 따르면, 프로그램 금지 방안에 대한 특정한 바이어스 조건들 뿐만 아니라, 상승 속도가 또한 선택된다.
금지될 메모리 셀들을 포함하고 있는 스트링들을 프로그래밍하는 것은 단계 554 에서 금지된다. 예를 들면, 이러한 스트링들의 비트라인은, 프로그래밍을 금지하도록 Vdd 로 상승될 수 있다. 단계 556에서, 다음번 펄스 동안에 프로그래밍될 메모리 셀을 갖는 각 낸드 스트링의 비트라인들은, 0 볼트로 설정되어 프로그래밍이 인에이블된다. 선택된 프로그램 금지 방안(단계 552)에 대한 바이어스 조건들이 단계 558 에서 적용된다. 예를 들어, 만일 EASB 가 사용되고 있다면, 소스 측으로 인접한 워드라인에는 0 볼트가 인가될 수 있으며, 남아있는 비선택 워드라인들에는 Vpass 가 인가된다. 본 발명의 일실시예에서, 단계 558 에서 바이어스 조건들을 설정하는 것은, 단계 554 및/또는 단계 556과 동시에 동시에 수행된다. 단계 560에 서, 프로그램 전압 신호 Vpgm 펄스가 선택된 워드라인에 인가되어, 인에이블된 비트라인들의 메모리 셀들을 프로그래밍한다. 몇몇 실시예들에서, 단계 560은, 단계 552 에서 선택된 상승 속도를 갖는 프로그램 전압 펄스를 인가하는 것을 포함한다.
온도가, 프로그램 금지 방안들의 효능에 중요한 역할을 한다는 사실이 또한 밝혀졌다. 몇몇 금지 방안들은 높은 온도에서 더 잘 작용한다는 것이 밝혀졌으며, 반면에 다른 몇몇 금지방안들은 낮은 온도에서 더 잘 작용한다는 것이 밝혀졌다. 본 발명의 일실시예에서는, 프로그래밍 동안에 적절한 금지 방안을 선택하기 위해서, 비휘발성 저장 시스템의 온도가 이용된다. 온도 센서(317)가 비휘발성 메모리 시스템(도5)에 제공되며, 프로그램 동작 동안의 온도 또는 동작 전의 온도를 감지할 수 있다. 상태 머신(316)은 센서(317)로부터 온도 데이터를 수신할 수 있으며, 대응하는 프로그램 금지 방안이, 선택된 메모리 블록에 적용되도록 할 수 있다.
도20은, 특정한 프로그램 금지 방안을 선택하는데에 온도를 이용하고 있는, 본 발명의 일실시예에 따른 순서도이다. 도19에서와 유사하게, 도20의 방법은, 도8의 단계 360 에서 프로그램 전압 펄스를 인가하는 동안에 사용될 수 있다. 단계 570 에서, 상기 온도 센서는 저장 시스템의 온도를 감지한다. 단계 572 에서, 감지된 온도에 적어도 일부 근거하여, 프로그램 금지 방안이 선택된다. 예를 들면, 셀프 부스팅은 고온에서 더 잘 작용한다고 밝혀진 반면에, 소거 영역 셀프 부스팅 및 수정된 소거 영역 셀프 부스팅은 저온에서 더 잘 작용한다고 밝혀졌다. 따라서, 일실시예에서는, 온도에 대해서 중지점(breakpoint)이 제공된다. 만일, 감지된 온도가 상기 중지점보다 아래라면, 수정된 소거 영역 셀프 부스팅이 적용된다. 다른 변 형예들에서는, 2개 이상의 금지 방안들을 사용(따라서, 2개 이상의 중지점 레벨들을 사용) 할 수도 있으나, 이에 제한되지는 않는다. 셀프 부스팅(SB) 및 REASB 이외의 다른 방안들이 또한 사용될 수도 있다.
단계 574에서, 금지될 메모리 셀을 갖는 낸드 스트링들은 프로그래밍이 금지되는바, 이들 스트링들의 비트라인 전압을 상승시킴으로써 프로그래밍이 금지된다. 단계 576 에서, 프로그래밍될 메모리 셀들을 갖는 낸드 스트링들에 대한 프로그래밍이 인에이블되는바, 이러한 비트라인들에 0 볼트를 인가함으로써 프로그래밍이 인에이블된다. 단계 578에서, 선택된 금지 방안에 대한 바이어스 조건들이 적용된다. 본 발명의 일실시예에서, 단계 574 및 576 은 동시에 수행된다. 일실시예에서는, 이러한 단계들은 단계 578 의 일부로서 수행된다. 바이어스 조건들을 적용한 이후에, 단계 580 에서, 선택된 워드라인에 프로그램 전압 펄스가 인가된다.
전술한 실시예들은 NAND 타입 플래시 메모리에 관해 제공되었다. 하지만, 본 발명의 원리들은, 부스팅을 이용하는 다른 타입의 비휘발성 메모리들에도 응용될 수 있으며, 이러한 다른 타입의 비휘발성 메모리들에는 현존하는 메모리들 뿐만 아니라 현재 개발되고 있는 새로운 기술을 이용하기 위해 기획된 비휘발성 메모리들도 포함된다.
본 발명의 실시예들에 관한 전술한 내용들은 예시와 설명을 위해 제공되었다. 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 자명할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되고 기술되었으며, 따라서 해당 기술분야의 당업자들은 다양한 실시예들에 따른 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 사용에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (25)

  1. 비휘발성 저장장치를 프로그래밍하는 방법에 있어서,
    프로그래밍을 위한 프로그램 전압 신호를 다수의 워드라인들 중에서 어떤 워드라인이 수신할지를 판별하는 단계 -상기 워드라인은 비휘발성 저장소자들의 제 1 그룹의 제 1 비휘발성 저장소자 및 비휘발성 저장소자들의 제 2 그룹의 제 2 비휘발성 저장소자에 커플링되며, 상기 제 1 비휘발성 저장소자는 프로그래밍이 금지되며 상기 제 2 비휘발성 저장소자는 프로그래밍되며- 와;
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 기초하여 프로그램 금지 방안을 선택하는 단계와;
    상기 선택된 프로그램 금지 방안을 이용하여 비휘발성 저장소자들의 상기 제 1 그룹의 채널의 전위를 부스팅하는 단계와; 그리고
    비휘발성 저장소자들의 상기 제 2 그룹에 대한 프로그래밍을 인에이블하는 단계
    를 포함하여 이루어진 비휘발성 저장장치를 프로그래밍하는 방법.
  2. 제 1 항에 있어서,
    프로그램 금지 방안을 선택하는 상기 단계는,
    상기 다수의 워드라인들을 프로그래밍하는 순서에 기초하여 상기 프로그램 금지 방안을 선택하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방 법.
  3. 제 2 항에 있어서,
    프로그래밍의 순서에 기초하여 상기 프로그램 금지 방안을 선택하는 것은,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인이 상기 다수의 워드라인들의 제 1 범위 또는 제 2 범위 내에 있는지를 판별하는 단계 -상기 제 1 범위는 상기 제 2 범위보다 앞서서 프로그래밍됨- 와;
    상기 워드라인이 상기 제 1 범위 내에 있다면 제 1 프로그램 금지 방안을 선택하고, 상기 워드라인이 상기 제 2 범위 내에 있다면 제 2 프로그램 금지 방안을 선택하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 프로그램 금지 방안은 셀프 부스팅 프로그램 금지 방안이고; 및
    상기 제 2 프로그램 금지 방안은 소거 영역 셀프 부스팅 프로그램 금지 방안인 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  5. 제 4 항에 있어서,
    상기 워드라인은 상기 제 1 범위 내에 있으며; 그리고
    상기 셀프 부스팅 프로그램 금지 방안을 이용하여 상기 채널의 전위를 부스 팅하는 상기 단계는,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 상기 프로그램 전압 신호를 인가하는 단계와, 그리고
    상기 다수의 워드라인들 중에서 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  6. 제 3 항에 있어서,
    상기 워드라인은 상기 제 2 범위 내에 있으며;
    상기 다수의 워드라인들은, 소스 측 방향으로 상기 워드라인에 인접하는 이웃 워드라인을 포함하며; 그리고
    상기 제 2 프로그램 금지 방안을 이용하여 상기 제 1 그룹의 상기 채널의 전위를 부스팅하는 상기 단계는,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 상기 프로그램 전압 신호를 인가하는 단계와,
    상기 소스 측으로 인접한 워드라인에 0 볼트를 인가하는 단계와, 그리고
    상기 다수의 워드라인들 중에서 남아있는 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  7. 제 3 항에 있어서,
    상기 워드라인은 상기 제 2 범위 내에 있으며;
    상기 다수의 워드라인들은, 소스 측 방향으로 상기 워드라인에 인접한 워드라인 및 드레인 측 방향으로 상기 워드라인에 인접한 워드라인을 포함하며; 그리고
    상기 제 2 프로그램 금지 방안을 이용하여 상기 제 1 그룹의 상기 채널의 전위를 부스팅하는 상기 단계는,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 상기 프로그램 전압 신호를 인가하는 단계와,
    상기 소스 측으로 인접한 워드라인에 0 볼트를 인가하는 단계와,
    상기 드레인 측으로 인접한 워드라인에 0 볼트를 인가하는 단계와, 그리고
    상기 다수의 워드라인들 중에서 남아있는 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  8. 제 3 항에 있어서,
    상기 워드라인은 상기 제 2 범위 내에 있으며;
    상기 다수의 워드라인들은 소스 측 방향으로 상기 워드라인에 인접한 제 2 워드라인을 포함하며;
    상기 다수의 워드라인들은 소스 측 방향으로 상기 제 2 워드라인에 인접한 제 3 워드라인을 포함하며; 그리고
    상기 제 2 프로그램 금지 방안을 이용하여 상기 제 1 그룹의 상기 채널의 전위를 부스팅하는 상기 단계는,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 상기 프로그램 전압 신호를 인가하는 단계와,
    0 볼트보다 큰 제 1 전압을 상기 제 2 워드라인에 인가하는 단계와,
    상기 제 3 워드라인에 0 볼트를 인가하는 단계와, 그리고
    상기 다수의 워드라인들 중에서 남아있는 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  9. 제 1 항에 있어서,
    상기 프로그램 전압 신호를 수신하게 될 상기 워드라인에 기초하여 프로그램 금지 방안을 선택하는 상기 단계는,
    상기 프로그램 전압 신호의 펄스들에 대한 상승 속도를 선택하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  10. 제 9 항에 있어서,
    프로그램 금지 방안을 선택하는 상기 단계는,
    상기 워드라인이 상기 다수의 워드라인들의 제 1 범위 내에 있다면, 상기 프로그램 전압 신호의 펄스들에 대한 제 1 상승 속도를 선택하거나 또는 상기 워드라인이 상기 다수의 워드라인들의 제 2 범위 내에 있다면, 상기 프로그램 전압 신호의 펄스들에 대한 제 2 상승 속도를 선택하는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 범위는 상기 제 2 범위보다 앞서서 프로그램되며; 그리고
    상기 제 1 상승 속도는 상기 제 2 상승 속도보다 느린 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  12. 제 1 항에 있어서,
    상기 제 1 그룹 및 상기 제 2 그룹은 비휘발성 저장소자들의 어레이의 일부이며;
    상기 어레이는 호스트 시스템과 통신하며; 그리고
    상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  13. 제 1 항에 있어서,
    상기 제 1 그룹 및 상기 제 2 그룹은 비휘발성 저장소자들의 어레이의 일부 이며;
    상기 어레이는 호스트 시스템과 통신하며; 그리고
    상기 어레이는 상기 호스트 시스템에 내장되는 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  14. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 그룹 및 비휘발성 저장소자들의 상기 제 2 그룹은, 다중-상태 비휘발성 저장소자들의 그룹들인 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  15. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 그룹 및 비휘발성 저장소자들의 상기 제 2 그룹은, 이진 비휘발성 저장소자들의 그룹들인 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  16. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 그룹은 제 1 낸드 스트링이며; 그리고
    비휘발성 저장소자들의 상기 제 2 그룹은 제 2 낸드 스트링인 것을 특징으로 하는 비휘발성 저장장치를 프로그래밍하는 방법.
  17. 비휘발성 메모리 시스템에 있어서,
    다수의 워드라인들과;
    프로그래밍이 금지되는 제 1 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 1 그룹 -상기 제 1 비휘발성 저장소자는 제 1 워드라인에 커플링되며- 과;
    프로그래밍되는 제 2 비휘발성 저장소자를 갖는 비휘발성 저장소자들의 제 2 그룹 -상기 제 2 비휘발성 저장소자는 상기 제 1 워드라인에 커플링되며- 과;
    온도 센서와; 그리고
    상기 다수의 워드라인들, 비휘발성 저장소자들의 상기 제 1 및 제 2 그룹, 및 상기 온도 센서와 통신하는 관리회로
    를 포함하여 이루어지며,
    상기 관리회로는,
    상기 온도 센서로부터 상기 비휘발성 메모리 시스템의 온도를 판별하는 단계와;
    상기 온도에 근거하여 프로그램 금지 방안을 선택하는 단계와;
    상기 선택된 프로그램 금지 방안을 이용하여 비휘발성 저장소자들의 상기 제 1 그룹의 채널의 전위를 부스팅하는 단계와; 그리고
    비휘발성 저장소자들의 상기 제 2 그룹에 대한 프로그래밍을 인에이블하는 단계
    에 의해서 상기 제 2 비휘발성 저장소자를 프로그래밍하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  18. 제 17 항에 있어서,
    프로그램 금지 방안을 선택하는 상기 단계는,
    상기 온도가 중지점 레벨보다 높은지를 판별하는 단계와;
    상기 온도가 상기 중지점 레벨보다 높다면 제 1 프로그램 금지 방안을 선택하는 단계와; 그리고
    상기 온도가 상기 중지점 레벨보다 낮다면 제 2 프로그램 금지 방안을 선택하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 비휘발성 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 제 1 프로그램 금지 방안은 셀프 부스팅 프로그램 금지 방안이며; 그리고
    상기 제 2 프로그램 금지 방안은 수정된 소거 영역 셀프 부스팅 금지 방안인 것을 특징으로 하는 비휘발성 메모리 시스템.
  20. 제 18 항에 있어서,
    상기 제 1 프로그램 금지 방안을 이용하여 상기 채널 영역의 전위를 부스팅하는 상기 단계는,
    상기 프로그램 전압 신호를 상기 제 1 워드라인에 인가하는 단계와; 그리고
    상기 다수의 워드라인들 중에서 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 비휘발성 메모리 시스템.
  21. 제 18 항에 있어서,
    상기 다수의 워드라인들은, 소스 측 방향으로 상기 제 1 워드라인에 인접한 제 2 워드라인을 포함하고, 소스 측 방향으로 상기 제 2 워드라인에 인접한 제 3 워드라인을 포함하며;
    상기 제 2 프로그램 금지 방안을 이용하여 상기 채널 영역의 전위를 부스팅하는 상기 단계는,
    상기 프로그램 전압 신호를 상기 제 1 워드라인에 인가하는 단계와,
    0 볼트보다 큰 제 1 전압을 상기 제 2 워드라인에 인가하는 단계와,
    0 볼트를 상기 제 3 워드라인에 인가하는 단계와,
    상기 다수의 워드라인들 중에서 남아있는 비선택된 워드라인 각각에 패스 전압을 인가하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 비휘발성 메모리 시스템.
  22. 제 17 항에 있어서,
    상기 제 1 그룹 및 상기 제 2 그룹은 비휘발성 저장소자들의 어레이의 일부이며;
    상기 어레이는 호스트 시스템과 통신하며; 그리고
    상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 비휘발성 메모리 시스템.
  23. 제 17 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 그룹 및 비휘발성 저장소자들의 상기 제 2 그룹은, 다중-상태 비휘발성 저장소자들의 그룹들인 것을 특징으로 하는 비휘발성 메모리 시스템.
  24. 제 17 항에 있어서,
    비휘발성 저장소자들의 상기 제 1 그룹은 제 1 낸드 스트링이며; 그리고
    비휘발성 저장소자들의 상기 제 2 그룹은 제 2 낸드 스트링인 것을 특징으로 하는 비휘발성 메모리 시스템.
  25. 제 17 항에 있어서,
    상기 관리회로는,
    프로세서, 제어기, 및 상태 머신 중에서 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
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