TWI303826B - Selective application of program inhibit schemes in non-volatile memory - Google Patents

Description

1303826 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於程式化非揮發性記憶體裝置的技 術。 【先前技術】 半導體記憶體裝置已更普遍地用於各種電子裝置中。舉 例言之，非揮發性半導體記憶體用於行動電話、數位攝影 機、個人數位助理、行動計算裝置、非行動計算裝置及其 他裝置中。包括快閃EEPR〇M之電子可擦可程式唯讀記憶 體（EEPROM)及可擦可程式唯讀記憶體（EpR〇M)在最受歡 迎的非揮發性半導體記憶體當中。 快閃兄憶體系統之一實例使用NAND結構，其包括串聯 地排列夾於兩個選擇閘極之間的多個電晶體。該等串聯電 晶體及選擇閘極被稱為NAND串。圖丨為展示一 NAND串之 俯視圖。圖2為其等效電路。圖丨及圖2中所描述的 包括串聯的且夾於第一選擇閘極12〇與第二選擇閘極122之 間的四個電晶體100、1〇2、1〇4及1〇6。選擇閘極12〇經由 位元線鈿子126將該NAND串連接至一位元線。選擇閘極 122經由源極線端子128將該NAND串連接至一源極線。藉 由施加適當電壓以控制選擇閘極12〇之控制閘極來 控制選擇閘極120。藉由施加適當電壓以控制選擇閘極122 之控制閘極122CG來控制選擇閘極122。電晶體1〇Q、 102、104及106之每一個包括一控制閘極及一浮動閘極。 舉例吕之’電晶體1〇〇具有控制閘極1〇〇CG及浮動閘極 111098.doc 1303826 100FG。電晶體102包括控制閘極i〇2CG及浮動閘極 102FG。電晶體1〇4包括控制閘極1()4CG及浮動閘極 104FG。電晶體1〇6包括控制閘極106CG及浮動閘極 106FG。控制閘極i〇〇CG連接至字線WL3，控制閘極 102CG連接至字線WL2，控制閘極i〇4CG連接至字線 WL1，且控制閘極i〇6CG連接至字線WL0。 圖3提供上述NAND串的橫截面圖。如圖3中所描述的， NAND串之電晶體（亦稱為單元或記憶體單元）形成於p_井 區140。每一電晶體包括一由控制閘極（1〇〇cg、1〇2CG、 104CG 及 106CG)及一浮動閘極（100FG、1〇2FG、1〇41?(}及 106FG)組成的堆疊閘極結構。浮動閘極在一氧化物或其他 介電複合物薄膜之頂部上在p_井之表面上形成。控制閘極 在浮動閘極上方，一氧化物或其他絕緣介電層間隔控制閘 極與浮動閘極。注意到圖3看似描述電晶體12〇及122之控 制閘極及浮動閘極。然而，對於電晶體12〇及122而言，控 制閘極與浮動閘極係電性連接在一起的。記憶體單元 (100、102、104、106)之控制閘極形成字線。N+摻雜層 130、132、134、136及138在相鄰單元之間係共用的，藉 此該等單元彼此串聯以形成一 NAND串。此等N+摻雜層形 成每一單元之源極及汲極。舉例言之，N+摻雜層13〇用作 電阳體122之汲極及電晶體ι〇6之源極，N+摻雜層^ w用作 電晶體106之汲極及電晶體104之源極，N+摻雜區134用作 電晶體104之汲極及電晶體102之源極，N+摻雜區136用作 電晶體102之汲極及電晶體1〇〇之源極，及N+摻雜層138用 111098.doc 1303826 作電晶體100之汲極及電晶體120之源極。N+摻雜層126連 接至用於該NAND串的字元線，而N+摻雜層128連接至用 於多個NAND串的共同源極線。 注意儘管圖1 - 3展示NAND串中的四個記憶體單元，但 四個電晶體之使用僅作為一實例來提供的。一 NAND串可 具有少於四個的記憶體單元或四個以上的記憶體單元。舉 例言之，一些NAND串將包括八個記憶體單元，16個記憶 體單元，32個記憶體單元，等等。本文中之討論不限於在 > 一 NAND串中記憶體單元的任何特定數目。 使用NAND結構的快閃記憶體系統之一典型架構將包括 若干個NAND串。舉例言之，圖4展示具有許多更多NAND 串的一記憶體陣列的三個NAND串202、204及206。圖4之 NAND串的每一個包括兩個選擇電晶體及四個記憶體單 元。舉例言之，NAND串202包括選擇電晶體220及230，及 記憶體單元222、224、226及228。NAND串204包括選擇電 晶體240及250，及記憶體單元242、244、246及248。每一 i 串藉由其選擇電晶體（例如，選擇電晶體230及選擇電晶體 250)連接至源極線。使用選擇線SGS控制源極側選擇閘 極。各種NAND串藉由由選擇線SGD控制之選擇電晶體 220、240等來連接至個別位元線。在其他實施例中，選擇 線不必為共同的。字線WL3連接至記憶體單元222及記憶 體單元242之控制閘極。字線WL2連接至記憶體單元224及 記憶體單元244之控制閘極。字線WL1連接至記憶體單元 226及記憶體單元246之控制閘極。字線WL0連接至記憶體 111098.doc 1303826 單元228及記憶體單元248之控制閘極。如可看出的，每一 位元線及個別NAND串包含記憶體單元陣列的行。字線 (WL3、WL2、WL1&WL0)包含該陣列之列。每一字線連 接在該列中的每一記憶體單元的控制閘極。舉例言之，字 線WL2連接至記憶體單元224、244及m的控制閑極。 每一記憶體單元可儲存資料（類比或數位的）。當儲存一 位疋的數位資料時，記憶體單元的可能臨限電壓之範圍分 成被指派有邏輯資料”i，，及”0”的兩個範圍。在财通型快 閃記憶體之-實例中，在擦除記憶體單元後，臨限電壓為 負=，且將其定義為邏輯T。在一程式操作之後，臨限 電壓為正的’且將其定義為邏輯"〇"。當臨限電壓為負的 且猎由將〇伏施加至控制閘極來嘗試一讀取時，記體單 70將接通以指示正館存邏輯一。當臨限電壓為負的且藉由 將〇伏施加至控劁鬥榀忠哈# ^ 另」且稽田 主栓制間極來嘗試一讀取操料，記憶 將接通，其指示儲存邏輯一 心 的多個付m / °己6體早几亦可儲存資訊 準二：二數位資料的多個位元。在儲存多個位 數目個。舉例士之… 之扼圍刀成資料位準的 4t 右四個位準的資訊經儲存，則將在扁 指派至資料值”1"、，，、”01”，及"00，，的广存在 ^ ρη . Χτ 汉的四個臨限雷愿 耗圍。在NAND型記憶體之一實例 限電[ 限電麼為負的， 作後之臨 ，，1〇”、"〇1，，及”00,,。、 正段限電遂用於狀態 NAND型快閃記憶體及其操作的相關實 國專利/專利中这 、j鈇仏於下列美 申"案中，其皆以引用之方式倂入本文中： 111098.doc Ϊ303826 美國專利第5,570,3 15號，美國專利第5,774,397號，美國專 利第6,046,935號，美國專利第6,456,528號及美國專利申請 案序號第09/893,277號（公開案第]^2003/0002348號）。 在私式化快閃記憶體單元時，將一程式電壓施加至控制 閘極，且位元線接地。將來自p_井之電子注入浮動閘極。 畜電子聚積在浮動閘極中時，浮動閘極變為帶負電荷的， 且單元之臨限電壓上升。為了將程式電壓施加至經程式化 之單元的控制閘極，將彼程式電壓施加於適當之字線上。 如上述，彼字線亦連接至使用相同字線的其他nand串的 每一個中的一單元。舉例言之，當程式化圖4之單元224 時，程式電壓亦將施加至單元244之控制閘極，此係因為 兩個單7L共用相同的字線。當需要程式化在一字線上之一 單π而沒有程式化連接至相同字線的其他單元時，舉例言 之，备需要程式化單元224而不程式化單元244時，問題出 現了。因為程式電壓施加至連接至一字線的所有單元，一 連接至該字線的未經選擇單元（不打算經程式化的一單 兀0’尤其鄰接選擇用於程式化的單元的一單元，可無意 地被程式化。舉例言之，單元244鄰接單元224。當程式化 皁TC224時，考慮的係單元244可無意地經程式化。在經選 擇之字線上的未經選擇單元的無意程式化被稱為， 擾”。 可採用若干技術來防止程式干擾。在已知為”自我升遷” 的一方法令’未經選擇的位元線電性絕緣，且在程式化期 間將一通過電麼（例如，㈣）施加至未經選擇之字線。令 111098.doc -10 - 1303826 等未經選擇之字線耦接至對應於未經選擇之位元線的 NAND串的通道及源極/汲極區，產生一將外施於該等未經 選擇之位元線之通道及源極/汲極區中的電壓（例如，八 伏）’藉此防止程式干擾。自我升壓產生存在於通道中的 一電壓升高，其使越過穿隧氧化物的電壓降低且因此防止 程式干擾。 局部自我升壓（"LSB”）及擦除區域自我升壓（”eaSB")均 "式圖使先前經程式化之單元的通道與經禁止之單元的通道 隔離，以在經升壓之通道中保持一高電壓。舉例言之，若 圖4之單元224經程式化，則LSB及EASB藉由使單元244之 通道與先鈾經程式化之單元（246及248)隔離來試圖禁止在 單元244中之程式化。亦可採用此等升壓技術之變化。 儘管使用了程式化非揮發性記憶體之此等技術的一個， 但程式干擾仍可發生。因此，需要更好的機制以防止程式 干擾。 【發明内容】 程式化非揮發性記憶體系統，使得減少或避免程式干 擾。根據-實施例’一單一非揮發性記憶體系統採用多個 耘式禁止方案。基於經程式化之字線來選擇程式禁止方 案。已發現某些程式禁止方案較佳地最小化或消除在選擇 字線處的程式干擾。在一實施例中’選擇—程式禁止方案 括l擇私式電壓脈衝斜坡率。發現在施加至選擇字線 時=同斜坡率較佳地最小化程式干擾。在另—實施例中， 在程式操作之前或期間偵測記㈣系統之溫度。可基於該 111098.doc • 11 · 1303826 系統之溫度來選擇程式禁止方案。 在實施例中，提供一程式化非揮發性儲存之方法，其 包合判定複數個字線中的哪一個將接收用於程式化之程式 ，C efl號。所選之字線輕接至第—組非揮發性儲存元件之 第一非揮發性儲存元件及第二組非揮發性儲存元件之第二 非揮發性儲存元件。將禁止對第一非揮發儲存元件的程式 化’且將程式化第二非揮發性儲存元件。基於將接收程式 電產訊號之字線來選擇程式禁止方案。使用所選之程式禁 止方案來使第一組之通道上升至一電壓電位。在使第一組 之通道升麼後，啟動對第二組非揮發性儲存元件的程式 在另-實施例中，提供—程式化非揮發性储存之方法， 其包含判定該非揮發性儲存之溫度。該非揮發性儲存包括 被禁止程式化之第-組非揮發性儲存元件及將啟動程式化 之第二組非揮發性儲存元件。基於溫度來選擇程式枯止方 案。使用所選之程式禁止方案來使第一組非揮發性：存元 件之通道升Μ，且啟動第二組非揮發性儲存元#之 化〇 在又另-實施例中’提供一非揮發性記憶體系統，其包 含複數個字線、具有被禁止程式化之第__發性儲存元 件的第-組非揮發性儲存元件及具有將加以程式化之第二 非揮發性儲存元件之第二組非揮發性儲存元件^提供與= 數個字線及第-與第二組非揮發性儲存元件通信之管理電 路。該管理電路藉由料複數個字線中哪—個字線亦麵接 111098.doc -12-

1303826 〜丨丨个你八弟二非揮發性 件。彼字線為搞接至第一非揮發性儲存元件之 管理電路基於選擇用於程式化之第一字線來選擇程式禁止 方案。使用所選之程式禁止方案來 存元件之通道的電塵電位，且啟= '弟一組非揮發性儲 件之程式化。 隸動弟—組非揮發性儲存元 在另一實施例中，提供—兹彳外北如w 、矛式化非揮發性儲存之方法， 至第一字線之-或多個非揮發性儲存元 “弟—子線包括提高具有被禁止程式化之第 揮發性儲存元件之第一組非揮發性館存元件之一 第一非揮發性健存元件輕接至第一字線。根據第 第，止方案來完成升麼’且啟動具有將加以程式化之 弟一非揮發性儲存元件的第二組非揮發性儲存元件之程式 人 卜/二非揮發性儲存元件輕接至第一字線。該方法亦包 3Γ由提高具有將被禁止程式化之第三非揮發性健存元件 :二組：揮發性儲存元件之通道的電壓電位來程式化輕 弟—子線的一或多個非揮發性儲 性儲存元件輕接至第二字線。根據第一…f揮發 于深根據弟一耘式禁止方案來完 =且啟動具有將加以程式化之第四非揮發性健存元 的:―組非揮發性儲存元件之程式化。第四非揮發性儲 存疋件耦接至第二字線。 月曰圖式及申請專利範圍的總結中，可獲得木 i明之其他特徵、態樣及目標。 【實施方式】 111098.doc •13- 1303826 圖5為可用於建構本發明之快閃記憶體系統之一實施例 的方塊圖。記憶體單元陣列302由行控制電路3〇4、列控制 電路306、c-源極控制電路31〇&p_井控制電路3〇8控制。行 控制電路304連接至記憶體單元陣列3〇2之位元線，用於讀 取儲存於記憶體單元中之資料，用於在程式操作期間判定 記憶體單元之狀態，及用於控制位元線之電位位準以促進 或禁止程式化與擦除。列控制電路3〇6連接至字線以選擇 專子線之，施加讀取電壓，施加與由行控制電路3〇4 控制之位το線電位位準組合之程式電壓，及以施加一擦除 電壓。C-源極控制電路31〇控制連接至記憶體單元之共同 源極線（在圖6中標記為"C-源極”）。p_井控制電路3〇8控制 P-井電壓。 儲存於記憶體單元中之資料由行控制電路3〇4讀出，且 經由資料輸入/輸出緩衝器312將該資料輸出至外部ι/〇線。 將要儲存於記憶體單元中之程式資料經由外部Z / 〇線輪入 至資料輸入/輸出緩衝器312，且轉移至行控制電路二。 外部I/O線連接至控制器3 1 8。 用於控制快閃記憶體裝置之命令資料輸入至控制器 318。該命令資料通知快閃記憶體請求何種操作。將輸1 命令轉移至控制行控制電路3〇4、列控制電路3 勒入 控制電路31〇、P_井控制電路及資料輸入/輸出。 312之狀態機316。I態機316亦可輸出快閃記憶 ： 資料，諸如READY/BUsy 或 PASS/fail。 怨 控制器318連接至（或可連接至）一主機系統，諸如個人 111098.doc -14- 1303826 電腦、數位：相機、或個人數位助理，等等。其與起始命 7之主桟通L諸如將資料儲存至記憶體陣列302或自記 憶體陣列3G2讀取資料，及提供或接收該資料。控制器318 將該等命令轉換為可由與狀態機316通信之命令電路314解 澤及執行之印7 A遽。控制II 3 i 8通常含有緩衝記憶體， 使得用戶資料寫人記憶體陣列或自記憶體陣列讀取。 -例不性記憶體系統包含一積體電路，其包括控制器 318及或夕個積體電路晶片，每一積體電路晶片包含 5己憶體P車列，及相關控制、輸入/輸出及狀態機電路。 存在將系統之，己憶體陣列及控制器電路共㈣成在一或多 個積體電路晶片上的趨勢。記憶體系統可經嵌入作為主機 系統之-^分，或可包括於可拆卸地插人主機系統中的記 憶卡(或其他封裝)中。該卡可包括整個記憶體系統(例如， 包括控制器）或僅包括具有相關周邊電路的（多個）記憶體陣 列（控制器或控制功能嵌人主機中）。因此，控制器可散入 主機中或包括於可拆卸記憶體系統中。 參看圖6，描述了記憶體單元陣列3〇2之一例示性結構。 作為一實例，描述了劃分為1〇24個區塊的nand快閃 EEPROM。同時擦除儲存於每一區塊中之資料。在一實施 例中，區塊為同時擦除之單元的最小單元。在此實例中， 在每一區塊中，存在分成偶數行或奇數行之8,512行。位 70線亦分成偶數位元線（BLe)及奇數位元線（BL〇)。圖6展 不經串聯地連接以形成一 NAND串之四個記憶體單元。儘 管展示了每一NAND串中包括四個單元，但可使用大於或 111098.doc -15 · 1303826 小於四個的單元（例如，16、32,或另一數目）。脚〇串 之端子匕由第-選擇電晶體SGD連接至一相應位元線， 且另-端子經由第二選擇電晶體SGS連接至c_源極。 在-實把例之讀取及程式化操作中，同時選擇4,256個 記憶體單元。所選之記憶體單元具有相同的字線（例如， WL2-i)’及同類之位元線（例如，偶數位元線）。因此，可 同時讀取或程式化資料的532個位元組。同時讀取或程式 化之資料的此等個532位元組形成一邏輯頁面。因此，在 此實例中’ 一區塊可儲存至少八個頁面。在每一記憶體單 元儲存兩位元的資料時（例如，多級單元）時，一區塊儲存 16個頁面。 根據實施例，亦可使用其他架構。一實施例使用所有的 位元線架構，藉此位元線不被分成偶數及奇數行。在該等 實施例中，在讀取及程式化操作中，同時選擇在一區塊中 之每一位元線。同時程式化沿著一共同字線且連接至任何 位元線之記憶體單元。

使用奇數/偶數位元線程式化之一架構的實例可在美國 專利第6,522,58〇及6,643，1δ8號中找到；此二者全部以引用 之方式倂入本文中。關於使用所有位元線程式化之一架構 的更多資訊可在以引用之方式全部倂入的下列美國專利文 件中找到：美國專利申請公開案US 2004/0057283 ;美國 專利申請公開案US2004/0060031 ;美國專利申請公開案 US 2004/0057285 ；美國專利申請公開案US 2004/005 72 87 ;美國專利申請公開案US 2004/0057318 ;美 111098.doc -16- 1303826 國專利申請公開案US 2003/0161182 ;美國專利申請公開 案US 2004/0047182。另外，在2005年4月5曰提出的，以 引用之方式全部倂入的，標題為’’COMPENSATING FOR FLOATING GATE COUPLING DURING READ OPERATIONS”的美國專利申請公開案序號第1 1/099,133號 描述了所有位元線程式化架構及奇數/偶數位元線程式化 架構之全順序及兩遍程式化的實例。 在一實施例中，可藉由將P-井升高至擦除電壓（例如， 20伏）且使一所選之區塊的字線接地同時源極及位元線浮 動來擦除記憶體單元。歸因於電容耦合，未經選擇之字線 (例如，在未經選擇的，不將擦除之區塊中的彼等字線）、 位元線、選擇線，及C-源極亦升高至高的正電位（例如， 20 V)。因此一強電場施加至一所選區塊之記憶體單元的 穿隧氧化層，且在浮動閘極之電子發射至基板時，擦除所 選的記憶體陣列的資料。當足夠的電子自浮動閘極轉移至 P-井區時，所選單元之臨限電壓變為負的。可對整個記憶 體陣列、陣列之多個區塊，或另一單位之單元執行擦除。 在讀取及驗證操作中，一所選區塊之選擇閘極（SGD及 SGS)升高至一或多個選擇電壓，且該所選區塊之未經選擇 字線（例如，WL0、WL1及WL3)升高至讀取通過電壓（例 如，4 · 5伏）以使得電晶體如通過閘般操作。所選區塊之所 選字線（例如，WL2)連接至一參考電壓，其一位準係為每 一讀取及驗證操作指定的，以判定有關的記憶體單元之臨 限電壓是否高於或低於此位準。舉例言之，在一位元記憶 111098.doc -17· 1303826 體單元之讀取操作中，所選字線WL2接地，使得偵測臨限 電麼是否高於0 V。在一位元記憶體單元之驗證操作中， 所選字線WL2連接至0.8 V，舉例言之，使得在程式化在進 仃時驗證臨限電壓是否已達到〇8 v。在讀取及驗證期 間，源極及p-井處於零伏。將所選字元線（BLe)預先充電 至一位準’例如，0.7 v。若臨限電壓高於讀取或驗證位 準，則有關的位元線（BLe)之電位位準保持在高位準，此 歸因於相關聯之非傳導記憶體單元。另一方面，若臨限電 壓低於讀取或驗證位準，則有關位元線（BLe)之電位位準 減少至—低位準，例如，小於G 5 v，此歸因於傳導記憶 體單元。記憶體單元之狀態由連接至位元線且感應所得: 位元線電屋的感應放大器來㈣。記憶體單元係經程式化 或係經擦除之間的^異取決於淨負電荷是否儲存於浮動閉 極中。舉例言之負電荷儲存於浮動閘極中，則臨限電 壓變得更高且電晶體可處於操作的增強模式。 上述之擦除、讀取及驗證操作係根據此項技術巾已知之 技術來執仃的。因&，熟習此項技術者可改變所說明的許 多詳細内容。 在、實例中，在程式化一記憶體單元時，汲極及P-井接 收0伏’而控制閘極接收量值漸增之-系列的程式化脈 衝。在一實施例中，在該系列中的脈衝的量值在自15伏至 ^伏的範圍中。在其他實施例中，該系列中的脈衝的範圍 ’、同的例如，具有12伏的起始位準。在記憶體單元 之程式化_ ’在程式化脈衝之間的㈣巾執行驗證操 111098.doc -18- 1303826 w卩在每私式化脈衝之間讀取經並行地程式化之一 、’且早疋的母一單元的程式化位準以判定其是否已達到或超 j其經程式化至之驗證位準。—種驗證程式化之方法為在 ；；特定比較點處载傳導性。藉由為所有隨後的程式化脈 衝將位το線電壓自〇升高至Vdd(例如，2.5伏)來將經驗證以 足夠耘式化之單元封鎖（例如）於nand單元中，以終止 對彼等單元的程式化處理。在一些情況下，脈衝之數目將 文到限制（例如’ 2G個脈衝），且若最後之脈衝沒有充分程 式化定記憶體單元，則假定—錯誤。在—些實施例 在％式化之則擦除記憶體單元（在區塊或其他單位 中）。 圖7描繪根據一實施例之程式電壓訊號。此訊號具有量 • ㈣增的—組脈衝。每-脈衝以-預定步長增加來使得該 • 之里值增加。在包括儲存多位元資料的記憶體單元 的實施例中，例示性步長為〇讀。在每一程式脈衝之間 籲存在驗證脈衝。圖7之訊號假定四狀態記憶體單元，因 此，其包括三個驗證脈衝。舉例言之，在程式化脈衝 與332之間存在三個連續的驗證脈衝。第-驗證脈衝334處 於零伏驗證電壓位準。第二驗證脈衝336跟隨第一驗證脈 衝並處於第一驗證電壓位準。第三驗證脈衝338跟隨第 二驗，脈衝336,並處於第三驗證電壓位準。能夠儲存八 個狀態的資料的多狀態記憶體單元可需要對七個比較點執 行驗證操作。因此，順次地施加七個驗證脈衝以在兩個連 續的程式化脈衝之間在七個驗證位準時執行七個驗證操 111098.doc •19- 1303826 作。基於該等七個驗證操作，系統可判定記憶體單元之狀 態。一種減少驗證之時間負荷的方法為使用更有效的驗證 %序，例如，如在2002年12月5日提出的，以引用之方式 王部併入的’標題為”Sman Multi_State

Memories’的美國專利申請案序號第i〇/3i4,〇55號中所揭示 的。 圖8為描述一種程式化非揮發性記憶體系統之方法的流 程圖。如對於熟習此項技術者而言將顯而易見的，在仍保 持在本揭示案之範似精神内的情況下，取決於特定應用 或κ施例，可修正、增加、或移除各種步驟。在各種實施 例中，在程式化之前擦除記憶體單元（在區塊或其他單位 中）。在圖8之步驟350時（及參看圖5)，由控制器318發出一 貝料裝載命令，且將該命令輸入至命令電路314，允許資 料輸入至資料輸入/輸出緩衝器312。該輸入資料被認為為 一命令且經由一命令鎖存訊號（未圖示）藉由狀態機316鎖 存，輸入至命令電路3 14。在步驟352中，指定頁面位址之 位址貝料自控制器3丨8輸入列控制器3〇6。該輸入資料被認 為為頁面位址且經由狀態機316鎖存，受到輸入至命令電 路314之位址鎖存訊號的影響。在步驟354時，532個位元 組之程式資料輸入至資料輸入/輸出緩衝器312。應注意， 532個位元組之程式資料對於所描述之特定實施例而言為 特定的，且其他實施例將要求或使用各種其他大小之程式 資料。彼資料可鎖存於用於所選位元線之暫存器中。在一 些實轭例中，貧料亦鎖存於用於所選位元線之第二暫存器 111098.doc -20- 1303826 中’以用於驗證操作。在步驟3 5 6時，一程式命令由控制 器3 1 8發出，且輸入至資料輸入/輸出緩衝器3 } 2。該命令 經由輸入至命令電路314之命令鎖存訊號藉由狀態機316鎖 存。 在步驟358時，施加至所選字線的程式化脈衝電壓位準 Vpgm經初始化至起始脈衝（例如，1 5伏），且由狀態機3 16 維持之程式計數器PC在0伏時初始化。在步驟360時，一程 式電壓（Vpgm)脈衝施加至所選字線，例如，圖4之WL2。 使包括將經程式化之記憶體單元的位元線接地，以啟動程 式化’而其他位元線連接至Vdd以在施加程式化脈衝期間 禁止程式化。在下文中將提供有關步驟36〇的更多細節， 包括各種升壓及程式化禁止系統及技術。 在步驟362時，驗證所選記憶體單元之狀態。若偵測到 所選單元之目標臨限電壓已達到適當位準（例如，用於邏 輯〇的經程式化位準，或多狀態單元之特定狀態），則所選 單元在經程式化至其目標狀態時得以驗證。若偵測到臨限 電壓未達到適當位準，則所選單元在經程式化至其目標狀 態時未得以驗證。在步驟362時在經程式化至目標狀態時 加以驗證的彼等單元將不需要進一步的程式化。在步驟 364時，判定是否已驗證經程式化之所有單元以經程式化 至其相應狀態，諸如藉由查核一設計用於偵測及訊號通知 此種狀態的適當資料儲存暫存器。若係，則程式化程序完 成且為成功的，因為所有所選之記憶體單元經程式化且2 驗證至其目標狀態。在步驟366中報告一通過狀態。若在 111098.doc -21 · 1303826 步驟364時’判定並非該等記憶體的所有皆經如此地驗 證’則程式程序繼續。在步驟368時，相對於一程式極限 值來查核程式計數器pC。程式極限值之一實例為2〇。若程 式計數器PC不小於2〇，則在步驟369時判定未經成功程式 化之記憶體單元的數目是否等於或小於預定數目。若未成 功私式化之§己憶體單元的數目等於或小於預定數目，則將 私式化程序標記為通過，且在步驟317報告一通過狀態。 在讀取程序期間可使用錯誤校正來改正未成功程式化之記

憶體單兀。然而，若未成功程式化之記憶體單元的數目大 於預疋數目，則將程式程序標記為失敗且在步驟37〇時報 °失敗狀態。若程式計數器PC小於20，則在步驟372中

VpgnWi準增加了步長那麼多，且程式計數器PC增加。在 步驟372之後，程序循環返回至步驟36〇以施加下一個 Vpgm脈衝。 圖 法0 8之流程圖料如可用於：進位儲存之單遍程式化方 在如可用於夕級健存之兩遍程式化方法中，且如下文 :所描述的，例如，多個程式化或驗證步驟可在流程圖之 單一重複中使用。可為程式化操作之每一遍執行步驟游 372在第遍中，可施加一或多個程式脈衝，且驗證其 、。果以冑單it疋否處於適當的中間狀態。在第二遍 中’可％加-或多個程式脈衝，且驗證其結果以判定該單 元是否處於適當的最終狀態。 在成力私式私序之末尾，記憶體單元之臨限電壓應在 經程式化記憶體單元的臨限電壓的一或多個分佈内或在經 111098.doc -22- 1303826 擦除之記憶體單元的臨限電壓的一分佈0。圖9說明在每 - $己憶體早元儲存—位元的f料時記憶體單元陣列之臨限 電壓分佈。圖9展示用於經擦除記憶體單元之臨限電壓的 第-分佈380及用於經程式化記憶體單元之臨限電壓的第 -刀佈382。| _實施例中，在第—分佈中的臨限電壓位 準為負的，且在第二分佈中的臨限電壓位準為正的。 圖^說明在每—記憶體單域存具有四個實體狀態的兩 位元資料時δ己憶體單元陣列之例示性臨限電壓分佈。分佈 384表示處於擦除狀態（儲存，，η")的單元之臨限電壓的分 佈，其具有負臨限電壓位準。分佈386表示處於第一經程 式化狀態（儲存”10”）之單元的臨限電壓的分佈。分佈“^表 示地於第一、、二私式化狀態（儲存”〇〇”）之單元的臨限電壓的 为佈。分佈390表示處於第三經程式化狀態（儲存，，ι〇")之單 元的臨限電壓的分佈。在此實例中，儲存於—單—記憶體 單元中之兩個位元的每一個來自不同的邏輯頁面。即，儲 存於每圮憶體單元中的兩個位元的每一個位元含有不同 的邏輯頁面位址。在正方形中顯示的位元對應於較下頁 面。在圓中顯示的位元對應於較上頁面。在一實施例中， 使用格雷碼（gray code)次序來將邏輯狀態指派至記憶體單 兀之連續實體狀態，使得若浮動閘極之臨限電壓錯誤地偏 移至離其最近的相鄰臨限電壓狀態範圍，則僅一個位元受 到衫響。為了提供改良的可靠性，個別分佈較佳變緊密 (分佈縮小），因為較緊密的分佈產生較寬的讀取邊緣（相鄰 的狀態臨限分佈之間的距離）。 111098.doc

-23 - 1303826 圖:1說明程式化諸如其臨限電壓分佈說明於圖! 〇中的陣 :^己憶體單it的—4·狀態财刪己憶體單元的兩遍技術 _例。在第一遍程式化中，根據將經程式化至較下邏輯 ”1面，的位元來設置單元之臨限電餘準。若彼位元為邏輯 貝i臨限電麼不改變，因為作為經先前擦除之結果， ς處於適當狀態。然而，若將經程式化之位元為邏輯 、】如蔚頭394所示’單元之臨限位準經增力口以處於臨 限電麼分佈386中。此結束了第一遍程式化。 一在第一遍耘式化中，根據經程式化至較上邏輯頁面之位 一 、Ό δ由第遍私式化所建立之現有邏輯位準來設置單 ”一之臨限電壓位準。若較上邏輯頁面位元將儲存一邏輯 貝J ’又有耘式化發生，因為單元取決於較下邏輯頁面 位凡之程式化而處於對應於臨限電壓分佈Μ*或之實體 狀L的個中，該等實體狀態均含有一較上頁面位元 ^而，若較上頁面位元為一邏輯”〇”，則單元經再次 矛式化若第一遍導致單元保持在對應於臨限分佈之 經擦除狀態’則在第二階段中程式化該單元，使得如箭頭 398所示，臨限電壓經增加以處於臨限分佈中。若如作 為第-遍程式化之結果’軍元已經程式化至對應於臨限分 佈386之狀恶，則在第二遍中進一步程式化記憶體單元， 使得如箭頭396所描繪的，臨限電壓經增加以處於臨限電 壓分佈388中。第二遍之結果為將單元程式化至經指定以 為較上頁面儲存一邏輯”〇”的狀態，而沒有改變第一遍程 式化之邏輯狀態。 111098.doc •24· 1303826 當然’若記憶ϋ以四個以上之實體狀態來操#，則在記 憶體單元之經界定電壓臨限窗内存在許多臨限電壓分佈， 其數目等純態之數目。另彳，儘管已將特定位域式指 派至該等分佈或實體狀態之每—個，但不同位元模式可: 如此指派，在此種情況下，在其間程式化發生的狀態可不 同於圖9-11中所描繪的彼等狀態。

通常，經並行程式化之單元沿著一字線為交替的。舉例 言之，圖4說明沿著一字線WL2之大量單元的三個記憶體 單元224、244及252。包括單元224及252之一組交替單元 儲存邏輯頁面0及1(”偶數頁面或偶數行”）之位元，而包括 單元244之另一組交替單元儲存邏輯頁面2及3(”奇數頁面 或奇數行π)之位元。 如上所述，圖8之步驟360之每一重複包括諸如脈衝 (Vpgm)的程式化電壓之施加。藉由將程式電壓施加至適當 字線來將一程式電壓施加至選擇用於程式化之一記憶體單 元的控制閘極。如先前所描述的，一共同字線架構造成無 意中程式化未經選擇之記憶體單元的可能，或另外在程式 化期間造成程式干擾。舉例言之，在程式化圖4之記憶體 單元224時，一程式電壓亦施加至記憶體單元244，因為其 亦連接至WL2。通常使含有一未經程式化但連接至選擇用 於程式化之一字線的記憶體（一定址但未經選擇之記憶體 單元）的NAND串之通道升壓，使其高於一最小位準，以確 保程式干擾低於一預定水平。 可使用各種升壓或程式禁止方案以消除或最小化程式干 111098.doc -25- 1303826 擾。根據實施例，在_裔，^ »L· ^ 早一非揮發性儲存系統内使用多個 矛王式禁止方案以將程式+攝々义义 枉式干擾之發生降到最小。吾人發現， 與其他字線相比，某些程式禁止方案對某些字線起到較佳 的作用。此係因為：-實施例包括基於經程式化之字線來 選擇-程式禁止方案。使用各種數目的程式禁止方案及為 了某一方案之應用而將字線劃分成多個範圍。

一普通程式禁止方案被稱為自我升壓。圖Η描繪一含有 在程式程序期間經禁止之記憶體單元的NAND串4〇〇的偏 壓。在圖12中，程式化連接至在其他nand串上之字線 WL3 1的選擇吞己憶體單元。因此，Vp㈣施加至肌”，且 禁止程式化在NAND串400中的耦接至WL31的記憶體單 元。自我升壓之原理依賴於用於減少或消除程式干擾之一 經升壓通道及源極/汲極區。一電壓¥肿“施加至在該 nand串中的每一未經選擇之字線。同時，以vdd來驅動 NAND串400之位元線以禁止程式化。Vpass電壓（例如，7_ 1 〇伏）將耦接至對應於未經選擇之位元線的NAND串的通道 及源極/汲極區，且產生一將外施於臀以丨處之記憶體單元 的通道區及該NAND串之源極/汲極區4〇2、4〇4、4〇7、 408、409等中的升高電壓。該在通道中之升高電壓使越過 記憶體單元424之穿隧氧化物之電場降低，且因此減少無 意中程式化之可能。 如先前所論述的，通常自源極側至汲極側（例如，自 WL0至WL31)順次地程式化記憶體單元之一區塊。一典型 的程式化次序可涉及程式化一第一字線之一或多個頁面及 111098.doc -26 -

1303826 接著程式化與汲極側相鄰之字線的—或多個頁面，及如此 類推’直到每一字線之記憶體單元已經程式化。在程式化 料準備好程式化NAND串之最後—個（或接近最後一個） 子二的記憶體單元時’若在經禁止之串上的先前經程式化 之單元的所有或許多(例如，記憶體單元412、414、420， 及422與其他未圖示之記憶體單W經程式化，則-負電荷 存在於彼等先^經程式化之單元的浮動閘極中。歸因於在 汗動閘極上之此負電荷，升高電位可不足夠高，且在最後 的(或接近最後的)字線上可存在程式干擾。此可限制在 NAND串4GG之通道中的升高位準，且可能允許記憶體單元 424之程式干擾。 另一自我升壓技術為試圖將先前經程式化之單元的通道 與經禁止之單元的通道隔離的擦除區域自我升壓（EASB)。 圖13描繪使職綱對一例轉NAND串進行之偏壓。將源 極側相鄰字線（在此實例中的字線WL3〇)設置至一低壓（例 如，0 V)，而將剩餘的未經選擇字線（WL0_WL29)設置為

Vpass。在一實施例中，Vpass在7_1〇伏之間。之值由 升壓及干擾之因素來約束。應選擇一足夠大之值，使得在 通道中之升壓足以防止程式干擾。然而，應選擇一足夠低 之值，使得未經選擇之字線不經無意地程式化（列外干 擾）。 EASB可取決於源極側相鄰記憶體單元之經程式化狀態 來提出問題。若該源極側相鄰單元經程式化，則在彼單元 處存在負電荷。當將0伏施加至控制閘極時，在該帶負 111098.doc 1303826 閘極下方存在一經南度反向偏壓的接面，其可引起閘 極引發汲極漏電流（GIDL)。GIDL$及漏進該升壓通道之 電子。GIDL與在接面中的一大的偏壓及一低的或負的閘 極電壓一起出現，此正好為在源極側相鄰單元經程式化且 汲極接面經升壓時出現的情況。GIDL可產生升高電壓以 過早地漏出，導致一程式化錯誤。具有在測定單元尺寸時 所需之一突然且高度摻雜的接面的GIDL更嚴重。若漏電 流足夠高，則在通道區中之升高電位將變低，且可存在程 式干擾。 若源極側相鄰記憶體單元被擦除，則在浮動閘極上存在 正電荷，且電晶體之臨限電壓有可能為負的。甚至在將零 伏施加至字線時，電晶體可不斷開（或當處於較低字線下 方之通道經充分升壓時，可稍後斷開）。若記憶體單元接 通，則NAND串不以EASB模式來操作。相反，彼串以自我 升壓模式來操作，且自我升壓模式具有上述之問題。 吾人發現當程式化較高（稍後經程式化的）字線時，與擦 除區域自我升壓相關聯的問題更明顯。當程式化較高字線 時’看出在升高通道中GIDL的增加。然而，儘管在較高 字線處GIDL增加，但EASB在較高字線處演示了比習知自 我升壓方案更有效的程式禁止能力。 在修正擦除區域自我升壓（REASB)中，在升壓期間將一 逐漸減至0 V的源極側字線電壓施加至直接源極相鄰者， 而不將〇 v施加至該直接源極相鄰者。吾人發現REASB在 較高字線處良好地起作用以避免程式干擾。然而，吾人亦 111098.doc -28 - 1303826 發現REASB在較低字線處沒有同樣良好地起作用。圖14 描繪一在禁止程式化之字線WL2處具有一記憶體單元的 NAND串。Vpgm施加於WL2。Vn-Ι施加於在字線WL1處的 直接源極側相鄰者。各種值可用於Vn-1。Vn-1低於Vpgm 或Vpass，但高於〇 V，使得產生至〇 V之逐漸減小。在一 實施例中，Vn-1等於Vdd。可使用一個以上之降壓電壓， 諸如Vn-Ι。舉例言之，Vn_i可施加至直接源極側相鄰者 414，且Vn-2(低於Vn-Ι)可施加至下一個源極側相鄰者 4 12。在圖14之實施例中，將〇 v施加至WL0以隔離WL2周 圍的區。

除了為了禁止方案將源極及沒極側相鄰者均設置至〇 V

外，局部自我升壓（LSB)與EASB類似。圖15描繪使用LSB 方案對一NAND串進行之偏壓。如所說明的，WL2之記憶 體單元經程式化。Vpgm供應至WL2，而〇 V供應至相鄰源 極側線WL1及相鄰汲極側線WL3。將〇 ¥施加至兩個相鄰 字線將進一步隔離圍繞記憶體單元416之區。然而，將〇 v 施加至沒極侧字線同樣可減少通道之升高電壓。為了增加 升高位準，可使用類似於REASB之一修正局部自我升壓 (RLSB)技術。為直接汲極及源極側字線（例如，線I。及 WL3)供應-中間電遂⑽，在—實施例中其可為州。為 接下來之汲極及源極側相鄰線提供〇 v且為剩餘的未經選 擇之字線提供Vpass。 ' 認識到此等各種程式禁止方案的有益處及缺陷，吾人提 議基於經程式化之特定字線來選擇性地選擇一程式禁止方 111098.doc -29- 1303826 案。SB在較低字線處比在較高字線處更好地起作用。另— 方面，EASB及REASB在較高字線處比在較低字線處更好 地起作用，REASB演示了如所述之進一步改良。 以非限制性之舉例方式，圖丨6描繪了基於經程式化之字 線來應用選擇程式禁止方案的各種選項的表格。儘管相對 於—32記憶體單兀NAND串來演示此等選項，但應瞭解彼 等實施例沒有受到如此的限制。在第一種方法中，字線分 成兩個區。在自WL0至WLn-丨之第一區中，當程式化一經 選擇之字線時，為一被禁止之記憶體單元之一 NAND串應 用一第一程式禁止方案。在自WLns WL31之第二區中，

應用一第二程式禁止方案。在一實施例中，第一程式禁止 方案PIS1為一自我升壓方案，且第二程式禁止方案PIS2為 一擦除區域自我升壓方案或一修正擦除區域自我升壓方 案。藉由使用在自WL0至WLn]之字線上的自我升壓，將 以較高字線處的自我升壓來識別之問題最小化。同樣，藉 由對字、線WLn+1至WL3 i使用REASB，最小化奸趟在^ 低字線處之問題。在一實施例中，使用pisi方案（例如， SB)來程式化之字線的數目為四，且使用^以方案來程式 化之字線的數目為28。在其他實施例中，可使用其他範圍 的字線。 如圖16"二種方法演示的，可基於字線來應用之不同 程式禁止方案的數目不限於二。在第二種方法中，字線分 成三個區。在WL〇-WLrM之第—區中，應用一第—程式学 止方案簡。在机❻机㈤之第：區中，應用_第二： 111098.doc -30 - 1303826 式禁止方案PIS2。在自WLm至WL3 1之第三區中，應用一 第二程式禁止方案PIS3。在一實施例中，pIsl為一自我升 壓方案，PIS 2為一擦除區域或修正擦除區域自我升壓方 案，及PIS3為一修正擦除區域自我升壓方案。在一實施例 中，使用PIS 1方案程式化之字線的數目為四，使用pig2方 案程式化之字線的數目為八，且使用PIS3方案程式化之字 線的數目為20。如第一種方法一樣，可使用各種範圍的字 線。

圖16之第三種方法演示取決於經程式化之字線可應用任 何數目的程式禁止方案。在第三種方法中，為财膽串之 每一字線使用一不同的程式禁止方案。 吾人亦已發現程式電壓脈衝增加的速率可經操縱以最小 化在耦接至經程式化之字線的未經選擇之記憶體單元上的 程式干擾。如圖7所示的，在程式化期間，施加至一所選 字線的程式電壓脈衝存在某斜率。吾人已發現程式干擾與 程式電壓脈衝之斜率之間的相關性。此外，吾人已發現歸 因於斜率之程式干擾效應在經較早程式化之較低字線上 大〇 因此’提議基於經程式化之字絲選擇—程式電壓脈衝 斜率或斜坡率。圖17描述兩個程式電壓脈衝訊號。訊號 502表不如圖7中描述的—訊號的—脈衝。—相對急速或快 速的程式電壓脈衝斜坡率在脈衝5〇2上看到。訊號5〇4表示 具有-較平緩的斜率或較緩慢的斜坡率的另一脈衝。藉由 將具有較緩慢之斜坡率的程式電壓脈衝施加至較低字二 111098.doc -31- 1303826 可減少程式干擾之數量。在 t 在僅較低字線上選擇使用較緩慢 的逮率可改良效能。較高 w又 坡〜…从 '之予線展出可歸因於程式電壓斜 , 了為该較緩慢斜坡率訊號選擇其將 訊號。 另外，可使用許多變化斜坡率 =包括用於取決於經程式化之字線來選擇一程式電壓 斜坡率的三個不同選項。在篦 ,arR 、貞在弟—種方法中，將字線分成兩 心圍’且在程式化第-範圍（机㈣^)中之一字線 一丁鈿加第-程式電壓脈衝斜坡率咖卜且在程式化第 二範圍(WLn_WL31)中之-字線時，施加-第二程式電壓 脈衝斜坡率PPR2ePPR1可包括—較咖緩慢之斜坡率， 使得最小化在第-範时之較低字線上的記憶體單元的程 式干擾。 方法2及3演示了可使用兩個以上之斜坡率。在方法二 中，一第一斜坡率PPR1用於字線WLO-WLnd，一第二斜 坡率用於字線WLn-WL.i，及一第三斜坡率用於字線 WLm-WL31。PPR1 可較 PPR2 緩慢，且 ppR^ppR3 緩慢。 該種方案可最小化程式干擾，同時保持記憶體系統之效 月b。在方法3中，每一字線可使用一不同的斜坡率。在一 實施例中’斜坡率隨著每一更高字線增加。 不同的程式電壓脈衝斜坡率可與各種程式禁止方案結合 使用。舉例言之，圖16之方法1與圖18之方法1可經結合， 使得程式禁止方案實際上包括一選擇程式電壓脈衝斜坡率 的施加。若此等方法經結合，則在程式化字線WL〇_ wLn_工 111098.doc -32- 1303826 時’較下斜坡率PPR1可與PIS1 (例如，自我升壓）一起使 用 在程式化字線WLn-WL3 1時，較快斜坡率ppR2可與 PIS2(例如’ REASB)一起使用。可根據實施例來使用圖16 及1 8中描述的方法的大量組合及變化。 圖19為根據一實施例用於程式化記憶體單元之一區塊的 机私圖。在一實施例中，圖丨9中描繪的方法在圖8之步驟 360執行。每當施加一程式電壓脈衝時，可執行圖19之方 法以升高未經選擇之NAND串中的通道電壓電位，以將程 式干擾之出現降至最低。 圖19開始於步驟55〇，在步驟55〇中，做出關於具有一施 加至其的程式電壓訊號的所選字線處於所選記憶體區塊之 子線的那一範圍中的判定。例如，參看圖16，步驟可 判定所選之字線是否在WL〇_ WLnd或WLn_ WL3i之範圍 中。在其他實施例中，使用更多的範圍（例如，圖16之方 法2)，因此，步驟550將包含判定所選之字線在複數個範

固T，便仔將一不同方案施加至每一字線。 在判定字線之範圍後，可選擇相應的程式禁止方案。在 Θ之方法1中，若子線在Wl〇與WLn_l之間，則選擇方

111098.doc 之間，則選擇方案PSI2。 圍，則可使用更多之方案，且將自所增加 在只知例中，為每一個別字線選擇一選 私式禁止方案可包括選擇一程式電壓脈衝 ，除了選擇用於一程式禁止方案之 -33 _ 1303826 特定偏壓條件之外，選擇斜坡率。 在V驟554 a守，禁止程式化至含有一將經禁止之記憶體 單元的串。舉例言 <，可將此等串之位it線升高至Vdd以 禁止程式化。在步驟556時，將具有一在下一個脈衝期間 將經程式化之記憶體單元的每一 NAND串的位元線設置至〇 v，以啟動程式化。在步驟558時，施加用於所選擇之程式 禁止方案（步驟552)的偏壓條件。舉例言之，若正使用 EASB，則源極側相鄰字線可具有施加至其之〇 v，且剩餘 的未經選擇之字線具有經施加之Vpass。在一實施例中， 在步驟558設置偏壓條件與步驟554及/或步驟556同時執 行在步驟560時，將程式電壓訊號Vpgm脈衝施加至經選 擇之字線以程式化經啟動之位元線的記憶體單元。在一些 實施例中，步驟560包括施加具有一在步驟552選擇的斜坡 率的程式電壓脈衝。 吾人亦已發現溫度對程式禁止方案之效力有影響。吾人 已發現一些方案在較高的溫度下較佳地起作用，而其他方 案在較低溫度下較佳地起作用。在一實施例中，使用一祚 揮發性儲存糸統之溫度以在程式化時選擇一適當程式禁土 方案。一溫度感應器3 17與非揮發性記憶體系統（圖5) 一起 提供，且可感應在程式化操作之前或期間的溫度。狀態機 3 16可自感應裔3 17接收溫度資料，且產生一將應用於經選 擇之記憶體區塊的相應程式禁止方案。 圖20為根據一實施例用於使用溫度來選擇一特定程式禁 止方案之流程圖。與圖19一樣，可在圖8之步驟360時一程 111098.doc -34-

1303826 式電壓脈衝之施加期間使用圖2〇之方法。在步驟57〇時， 1度感應器感應儲存系統之溫度。在步驟572時，至少部 刀基於所感應之溫度來選擇一程式禁止方案。舉例言之， 已發現自我升壓在高溫下較佳地起作用，而擦除區域自我 升壓及修正擦除區域自我升壓在低溫下較佳地起作用。因 此，在-實施例中提供一斷點溫度。若所感應之溫度高於 該斷點，則在步驟572選擇自我㈣。若所感應之溫度低 於該斷，點，則應用修正擦除區域自我升遷。彳使用其他變 化，包括但不限於使用兩個以上的方案，及因此兩個以上 的斷點水平。除了犯及虹鳩外，亦可使用其他方案。 在步驟574時’具有一將被禁止之記憶體單元的nand串 藉由升高彼等串之位元線電壓來禁止將其程式化。在步驟 576時，藉由將〇伏施加至彼等位元線來為具有將經程式化 之記憶體單元的NAND串啟動程式化。在步驟爪時，施加 用於經選擇之禁止方案的偏壓條件。在一實施例中，同時 執行步驟574及576。在一實施例中，此等步驟作為步驟 578之一部分來執行。在施加偏壓條件後，在步驟580將程 式電壓脈衝施加至經選擇之字線。 上述實例係相對於NAND型快閃記憶體來提供的。然 而，本發明之原理可適用於使用升壓之其他類型的非揮發 f生。己L體包括彼4現有的及彼等預期使用經開發之新技 術的非揮發性記憶體。 出於說明及描述之目的，提出本發明之上述詳細描述。 其不意欲為徹底的，或將本發明限於所揭示之精確形式。 111098.doc -35- 1303826 根據上述教示的許多修改及變化為可能的。選擇所描述之 實施例以最好地解釋本發明之原理及其實際制，藉此使 熟習此項技術者能在各種實施例中最好地使用本發明且與 所預期之特定使用適合之各種修改一起來最好地使用本發 月本毛明之範臂意欲由所附之申請專利範圍來限定。 【圖式簡單說明】 圖1為一 NAND串之俯視圖。 圖2為圖1中所描述之NAND串的等效電路圖。 圖3為圖1之NAND串的橫截面圖。 圖4為描繪三個NAND串之電路圖。 圖5為本發明之各種態樣可在其中建構之非揮發性記憶 體系統之一實施例的方塊圖。 圖6說明一記憶體陣列之例示性組織。 圖7描繪根據實施例可施加至一所選字線之例示性程式/ 驗證電壓訊號。 圖8為根據一實施例的用於執行程式操作的例示性流程 圖。 圖9描繪經程式化至兩個狀態的一組記憶體單元的例示 性臨限分佈。 圖10描繪經程式化至四個狀態的一組記憶體單元的例示 性臨限分佈。 圖11描繪一組記憶體單元之例示性臨限分佈及程式化多 狀態記憶體單元之例示性程序。 圖12描繪一例示性NAND串及自我升壓程式禁止方案之

111098.doc -36- S 1303826 橫截面。 圖13描綠一例示性NAND串及擦除區域自我升壓程式禁 止方案之橫截面。 圖14描緣—例示性NAND串及修正擦除區域自我升壓程 式禁止方案之橫截面。 圖15描繪一例示性NAND串及局部自我升壓程式禁止方 案之橫截面。 圖16為根據一實施例描繪使用不同程式禁止方案的例示 性方法的表格。 圖1 7為根據一實施例描繪各種程式電壓脈衝之斜率的圖 表0 圖18為根據一實施例描繪使用不同程式電壓脈衝斜坡率 的例示性方法的表格。 圖19為根據一實施例基於經程式化之字線來使用不同程 式禁止方案的流程圖。 圖20為根據一實施例基於記憶體系統之溫度來使用不同 程式禁止方案的流程圖。 【主要元件符號說明】 100 100CG 100FG 102 102CG 102FG 111098.doc 電晶體 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 37- 1303826 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極/電晶體 120CG 控制閘極 122 選擇閘極 122CG 控制閘極 126 位元線端子/N+摻雜層 128 源極線端子/N+摻雜層 130, 132, 134, 136, 138 N+摻雜層 140 p-井區 202, 204, 206 NAND 串 220, 230 選擇電晶體 222, 224, 226, 228 記憶體單元 240, 250 選擇電晶體 242, 244, 246, 248, 252 記憶體單元 302 記憶體單元陣列 304 行控制電路 306 列控制電路 308 P-井控制電路 310 C -源極控制電路 111098.doc -38- 312 1303826

314 316 317 318 330, 332 334 336 338 380 382 384, 386, 388, 390 394, 396, 398 400 4〇2, 404, 407, 408, 409 412, 414, 420, 422, 424 502, 504 資料輸入/輸出緩衝器 命令電路 狀態機 溫度感應器 控制器 程式化脈衝 第一驗證脈衝 第二驗證脈衝 第三驗證脈衝 臨限電壓的第一分佈 臨限電壓的第二分佈 分佈 箭頭 NAND 串 源極/汲極區 記憶體單元 訊號 111098.doc -39

Claims (1)

130%@6〗697〇號專利申請案 中文申請專利範圍替換本(97年7月） 丄申請專利範圍： -種程式化非揮發性儲存之方法，1包含. :定複數個字線之哪一個將接收：用於程式化之程式 —:w ’该字線純至_第__組非揮發性儲存元件之 弟非揮發性儲存疋件及一第二組非揮發性儲 =第Γ非揮發性儲存元件，㈣-非揮發性儲存元件 不不止私式化’ ^該第二非揮發性儲存元件待程式化； 基於，亥將接收該程式電麼訊號之字線來選擇一程式禁 止方案； 使用該所選程式禁止方荦來 一 系木升回该弟一組非揮發性儲 存元件之一通道的一電壓電位；及 啟動該第二組非揮發性儲存元件之程式化。 2.如請求項！之方法，其中該選擇一程式禁止方案之步驟包 括： 基於程式化該複數個字線之一順序來選擇該程式禁止 方案。 ^ 3·如凊求項2之方法，其中基於程式化之_順序來選擇該程 式禁止方案包括： 判定該將接收該程式電壓訊號之字線是否在該複數個 字線之mum圍中，㈣—範圍在該第 二範圍之前經程式化；及 若該字線在該第一範圍中，則選擇一第一程式禁止方 案，且若該字線在該第二範圍中，則選擇一第二程式梵 止方案。 $ 111098-970701.doc ^ 1303826 |年月日修正替換頁 .如凊求項3之方法，其中·· L〇l!X^X^丄^------------—— . ㈣—程式禁止方案為—自我升麼程式禁止方案；且 、ς 5亥第二程式禁止方案為-擦除區域自我升壓方案。 •如請求項4之方法，其中·· /、 該字線在該第一範圍中；且 該使用該自我升壓裎放# μ古安 > 布式不止方案來升南該通道該電 壓電位的步驟包括： ㈣程式電壓訊號施加至該將接收該程式電壓訊號 之字線，及 將通過電壓施加至該複數個字線之每一未經選擇 之子線。 6·如請求項3之方法，其中·· 該字線在該第二範圍中； 該複數個線包括在一源極财向上鄰接該字線之一 相鄰字線；且 _ "亥使用该第二程式禁止方案來升高該第一組之該通道 的該電壓電位的步驟包括： 將該程式電壓訊號施加至該將接收該程式電壓訊號 之字線， 將零伏施加至該源極側相鄰字線，及 將一通過電壓施加至該複數個字線之每一剩餘的未 經選擇之字線。 7 ·如請求項3之方法，其中： 該字線在該第二範圍中； 111098-970701.doc

1303826 该複數個字線包括在一源極側方向上鄰接該字線之一 字線及在一汲極側方向上鄰接該字線之一字線；且 該使用該第二程式禁±彳案來升高言亥第一矣且之該通道 的該電壓電位的步驟包括·· 將該程式電壓訊號施加至該將接收該程式電壓訊號 之字線， 將零伏施加至該源極側相鄰字線， 將零伏施加至該 >及極側相鄰字線，及 將一通過電壓施加至該複數個字線之每一剩餘的未 經選擇之字線。 8·如請求項3之方法，其中： 該字線在該第二範圍中； 该複數個字線包括在一源極側方向上鄰接該字線之一 第二字線； $亥複數個子線包括在該源極側方向上鄰接該第二字線 之一第三字線；且 該使用該第二程式禁止方案來升高該第一組之該通道 的該電壓電位的步驟包括： 將該程式電壓訊號施加至該將接收該程式電壓訊號 之字線， 將一第一電壓施加至該第二字線，該第一電壓大於 零伏， 將零伏施加至該第三字線，及 將一通過電壓施加至該複數個字線之每一剩餘的未 111098-970701.doc 1303826 一 I年月日修正替換I 經選擇之字線。 L〇l!Z—-------—— 9·如請求項1之方法，其中·· :亥基於該將接收該程式電壓訊號之字線來選擇一程 方案的步驟包括為該程式電屡訊號之脈衝選擇-斜 太反罕0 10·如請求項9之方法，苴 含： ，、中忒選擇一程式禁止方案之步驟包

:子線在一第一範圍中，則為該程式電壓訊號之該 選擇"第—斜坡率，或若該字線在該複數個字缘 之—第二範圍中，㈣擇—第：斜坡率。 、、友 u·如請求項10之方法，其中： 該第範圍在該第二範圍之前經程式化；且 Λ第斜坡率較該第二斜坡率緩慢。 12.如請求項1之方法，其中··

该等第一組及該第二組非揮發性儲存 性儲存元件陣列之一部分； 元件為一非揮發 該陣列與一主機系統通信；且 該陣列可自該主機系統移除。 13·如請求項1之方法，其中： 一非揮發 κ等第一組及該第二組非揮發性儲存元件為 性儲存元件陣列之一部分； 該陣列與一主機系統通信；且 該陣列嵌入該主機系統中。 14 ·如請求項1之方法，其中： 111098-970701.doc 1303826 f修正替換頁 y γ γ 1 該第一組非揮發性儲存元件乃二 元件為多壯&非扭 及。亥弟一、、且非揮發性儲存 ’、、、夕狀4非揮發性儲存元件之集合。 1 5 ·如請求項〗之方法，其中·· 元：第：=發性储存元件及該第二組非揮發性儲存 牛為一 7C非揮發性儲存元件之集合。 16·如請求項1之方法，其中·· 該f —組非揮發性儲存元件為-第-NAND串；且 5亥弟—組非揮發性儲存元件為一第二NAND串。 17, -種程式化非揮發性儲存之方法，其包含·· 判定該非揮發性儲存之一、曰 -第-组蔣⑽u /皿度’该非揮發性儲存包括 、皮 程式化之非揮發性儲存元件及一第_ 組將啟動程式化之非揮發性儲存元件； 弟- 基於該溫度選擇一程式禁止方案； 使用该所選程式禁止方案來升高該第一組 存元件之一通道的一電屢電位；及 储 啟動該第二組非揮發性儲存元件之程式化。 1 8 ·如請求項1 7之方法，苴中兮、登 u 選擇一程式禁止方案之步驟 包括： ％ 判定該溫度是否高於一斷點水平； 右该溫度高於該斷點kt 辦，、、、占水千，則選擇一第一程式禁止方 案；及 若該溫度低於該斷點水平， 十 &十則遥擇一第二程式禁止方 案。 19.如請求項18之方法，其中： 111098-970701.doc 1303826 9 7:: 4曰修正替換頁 該第一程式禁止方幸為_ & & 二卜 茶為自我升壓程式禁止方案；且 該第二程式禁止方幸Α _ 案 /、；、、、 正擦除區域自我升壓方 20·如請求項18之方法，其中·· —該第-組非揮發性儲存元件包括一將被禁止程式化之 弟一非揮發㈣存μ，該第—非揮發性儲存元件搞接 至該複數個字線之一第一字線； 該第二組非揮發性儲存元件包括一將被程式化之第二 非揮發性儲存元件，㈣：非揮發性儲存元件_接至該 第一字線； 錢用4第-程式禁止方案來升高該通道區之該電壓 電位的步驟包含： i 將一程式電壓訊號施加至該第一字線，及 將-通過電壓施加至該複數個字線之每一未經選擇 之字線。 2 1 ·如請求項1 8之方法，其中： 一該第-組非揮發性儲存元件包括一將被禁止程式化之 第非揮發性儲存疋件，該第一非揮發性儲存元件耗接 至該複數個字線之一第一字線，該複數個字線包括一在 一祕側方向上鄰接該第—字線之第二字線；且 第一字線； 該使用該第 該第二組非揮發性儲存元件包括一將經程式化之第二 非揮發性儲存元件，該第二非揮發性儲存元件㈣至該 钕_々μ · 禁止方案來升高該通道區之該電壓 111098-970701.doc 1303826 _— 9n日修正替換頁 電位的步驟包含： 將一程式電壓施加至該第一字線， 將零伏施加至該第二字線，及 將一通過電壓施加至該複數個字線之每一剩餘的未 經選擇之字線。 2 2 ·如清求項1 8之方法，其中： 該第一組非揮發性儲存元件包括一將被禁止程式化之 第一非揮發性儲存元件，該第一非揮發性儲存元件耦接 至該複數個字線之一第一字線，該複數個字線包括一在 一源極側方向上鄰接該第一字線之第二字線及一在一汲 極側方向上鄰接該第一字線之第三字線； 该第二組非揮發性儲存元件包括一將經程式化之第二 非揮發性儲存元件’該第二非揮發性儲存元件耦接至該 第一字線；且 以吏用該第二程式禁止方案來升高該通道區之該 電位的步驟包含·· 將一程式電屬施加至該第一字線， 將零伏施加至該第二字線， 將零伏施加至該第三字線，及 將一通過電麼施加至該複數個字線之每—剩餘的未 經選擇之字線。 23·如請求項18之方法，其中·· 該第-組非揮發性儲存元件包括一將被禁止程式化之 第一非揮發性儲存元件’該第一非揮發性儲存元件耗接 111098-970701.doc 1303826 年月r修正替換頁 至該複數個字線之一第一字線，該複數個字線包括一在 一源極側方向上鄰接該第一字線之第二字線及一在一源 極側方向上鄰接該第二字線之第三字線； 該第二組非揮發性儲存元件包括一將經程式化之第二 非揮發性儲存元件，該第二非揮發性儲存元件耦接至該 第一字線； 孩使用邊弟二程式禁止方案來升高該通道區之該電壓 電位的步驟包含： 將一程式電壓施加至該第一字線， 將—第一電壓施加至該第二字線，該第一電壓大於 零伏， 將零伏施加至該第三字線， 將-通過電壓施加至該複數個字線之每—剩餘 經選擇之字線。 24·如請求項1 7之方法，其中··

«亥等第一組及該第二組非揮發性儲存元件為一 性儲存元件陣列之一部分； 非揮發 該陣列與一主機系統通信；且 該陣列可自該主機系統移除。 25·如請求項1 7之方法，其中·· 組非揮發性儲存元件及該第二組_ 疋件為夕狀態非揮發性儲存元件之集合。 儲存 26·如請求項17之方法，其中·· 、口 且 該第'组非揮發性儲存元件為-第一細D串； 111098-970701.doc 1303826 p修正替換頁 該第二组非揮發性儲存元件^第二勵d串。 •種非揮發性記憶體系統，其包含： 複數個字線； -：有-將被禁止程式化之第一非揮發性儲存元件之 弟一組非揮發性儲存元件； -具有-將經程式化之第二非揮發性儲存元件之第二 組非揮發性儲存元件；及 與該複數個字線及該篝笛 n嗤 从、 及弟二組非揮發性儲存元 件通信的管理電路，該管 吕 笔路精由下列步驟來程式化 該第二非揮發性儲存元件·· 判疋孩複數個予線之哪一字線耦接至該第二非揮發 性儲存元件，該字魂兔^^楚 /予綠為一弟一字線且亦耦接至該第一 非揮發性儲存元件， 基於該經選擇用於招a a & @ _ 、伴用π%式化之弟一字線來選擇一程式 禁止方案， Φ 使用該所選程式禁止方案來升高該第一組非揮發性 儲存元件之一通道的一電壓電位，及 啟動该第二組非揮發性儲存元件之程式化。 28. 如請求項27之非揮發性記憶體系統，其中該選擇一程式 禁止方案之步驟包括： 基於程式化該複數個字線之一順序來選擇該程式禁止 方案。 順序來選擇該程式禁止方案包括： 29. 如請求項28之非揮發性記憶體系統，其中基於程式化之 111098-970701.doc 判定該第一字線是否在該 1303826 第一範圍或 之 一第二範圍中，該第一範圍在_ m _ ’ - _仕通弟一靶圍之前經程式 化；及 若該字線在該第一範圍中，則選擇一第一程式禁止方 案，且若該字線在該第二範圍中，則選擇n式禁 止方案。 3 0·如請求項29之非揮發性記憶體系統，其中： 1 亥第一程式禁止方案為-自我升壓程式禁止方案； 該第二程式禁止方案為一修正擦除區域自我升壓方 案。 3 1 ·如請求項29之非揮發性記憶體系統，其中： 該第一字線在該第一範圍中； 該使用該第-程式禁止方案來升高該通道之該電壓電 位的步驟包括： 將一程式電壓訊號施加至該第一字線，及 • 將一通過電壓施加至該複數個字線之每一未經選擇 之字線。 32·如請求項29之非揮發性記憶體系統，其中： 該第一子線在該第二範圍中； 該複數個字線包括在一源極側方向上鄰接該第一字線 之一第二字線； 該複數個子線包括在該源極側方向上鄰接該第二字線 之一第三字線； 該使用該第二程式禁止方案來升高該第一組非揮發性 111098-970701.doc -10- 1303826 ---— ^ j 替換頁 儲存元件之該通道的該電壓電位的步驟包括： 將一程式電壓施加至該第一字線， 將一第一電壓施加至該第二字線，該第一電壓大於 零伏， 將零伏施加至該第三字線， 將一通過電壓施加至該複數個字線之每一剩餘的未 經選擇之字線。

33.如請求項27之非揮發性記憶體系統，其中： 该基於該經選擇用於程式化之第一字線來選擇一程式 禁止方案的步驟包括為該程式電壓訊號之脈衝選擇一斜 坡率。 3 4 ·如％求項3 3之非揮發性記憶體系統，其中該選擇一程式 禁止方案之步驟包含： 若該字線在該複數個字線之一第一範圍中，則為該程 式電壓訊號之該等脈衝選擇一第一斜坡率，及 若該字線在該複數個字線之一第二範圍中，則為該程 式電壓訊號之該等脈衝選擇一第二斜坡率。 35·如請求項34之非揮發性記憶體系統，其中·· 該第一範圍在該第二範圍之前經程式化；且 该第一斜坡率較該第二斜坡率緩慢。 36.如請求項27之非揮發性記憶體系統，其中： 一非揮發 該等第一組及該第二組非揮發性儲存元件為 性儲存元件陣列之一部分； 該陣列與一主機系統通信；且 111098-970701.doc •11- 1303826 •修正替換頁丨 該陣列可自該主機系^ --1 3 7·如請求項27之非揮發性記憶體系統，其中·· _該第一組非揮發性儲存元件及該第二組非揮發性儲存 元件為多狀態非揮發性儲存元件之集合。 38.如請求項27之非揮發性記憶體系統，其中·· 該第一組非揮發性儲存元件為-第-NAND串；且 該第二組非揮發性儲存元件為一第二ΝΑΝ〇串。

39·如請求項27之非揮發性記憶體系統，其中·· 一控制器，及 一處理器之 該管理電路包括一狀態機 至少一個。 40. —種非揮發性記憶體系統，其包含： 複數個字線； 一具有一將被禁止程式化之帛一非揮發性儲存元件之 第-組非揮發性儲存元件’該第—非揮發性儲存元件耗 接至一第一字線； 一具有一將經程式化之第二非揮發性儲存元件之第二 組非揮發性儲存元件，該第二非揮發性儲存元件轉接至 該第一字線； 一溫度感應器；及 與該複數個字線、該等第—及第二組非揮發性儲存元 件，及該溫度感應器通信之管理電路，該管理電路藉由 下列步驟來程式化該第二非揮發性儲存元件： 曰 自該溫度感應器判定該非揮發性記憶體系統之一溫 度， ’凰 111098-970701.doc -12- 1303826 I™— __一 爷】日修正替彳3 基於該溫度選擇， 使用相選程式禁止方案來升高該第—組非揮發性 儲存元件之一通道的一電壓電位，及 啟動該第二組非揮發性儲存㈣之程式化。 4!•如請求項40之非揮發性記憶㈣統，其中該選擇一程式 禁止方案之步驟包括·· 判定該溫度是否高於一斷點水平，· 若該溫度高於該斷點水平，則選擇一第一程式禁止方 案；及 若該溫度低於該斷點水平，則選擇一第二程式禁止方 案。 42·如請求項41之非揮發性記憶體系統，其中： 該第-程式禁止方案為-自我升壓程式禁止方案；且 β亥第一程式禁止方案為一修正擦除區域自我升壓方 案。 43·如請求項41之非揮發性記憶體系統，其中該使用該第一 程式禁止方案來升高該通道區之該電壓電位的步驟包 含： 將一程式電壓訊號施加至該第一字線，及 將一通過電壓施加至該複數個字線之每一未經選擇之 字線。 44.如請求項41之非揮發性記憶體系統，其中·· 該複數個字線包括在一源極側方向上鄰接該第一字線 之一第二字線及在一源極側方向上鄰接該第二字線之一 111098-970701.doc -13 - ,1303826 9彖1 曰修正替換頁 第三字線； 一一 一〜 _使職第二程式禁止方案來升高該it道區之該電壓 電位的步驟包含： 將一程式電壓施加至該第_字、線， 將-第-電Μ施加至該第二字線，該第—電壓大於 零伏， 將零伏施加至該第三字線， • 將一通過電壓施加至該複數 灵数個子線之母一剩餘的未 經選擇之字線。 45·如請求項40之非揮發性記憶體系統，其中·· 該等第-組及該第二組非揮發性儲存元件為一非揮發 性儲存元件陣列之一部分； χ 該陣列與一主機系統通信；且 該陣列可自該主機系統移除。 46.如請求項4〇之非揮發性記憶體系統其中： 該第一組非揮發性儲存元件及誃 _ Λ第一組非揮發存麥六 元件為多狀態非揮發性儲存元件之集人 子 叼’如請求項40之非揮發性記憶體系統，其中· 且 =一組非揮發性儲衫件為—第1娜串； 包括一處理器 以弟-組非揮發性儲存元件為一第二咖 48.如請求項4〇之非揮發性記憶體系統，其中： 狀態機^ 至少一個 制器，及 49. -種程式化非揮發性記憶體系統之方 在’其包含： 111098-970701.doc 14 1303826 la£l/日鉍替換頁1 程式化麵接至-第一字線之一或多個非揮發性儲存元 件，該程式化包括： 升高具有將被禁止程式化之一第一非揮魏儲存元 件之一第一組非揮發性儲存元件之一通道的一電壓電 位，該第一非揮發性儲存元件耦接至該第一字線，該 升高之電壓電位根據一第一#呈式禁止方案來完成，及 啟動具有經程式化之一第二非揮發性儲存元件之一 第二組非揮發性儲存元件的程式化，該第二非揮發性 儲存元件輕接至該第一字線；及 私式化耦接至一第二字線之一或多個非揮發性儲存 元件，該程式化包括： 升高具有將被禁止程式化之一第三非揮發性儲存 元件之該第一組非揮發性儲存元件之該通道的一電 壓電位，該第三非揮發性儲存元件耦接至該第二字 線，該升高之電壓電位根據一第二程式禁止方案來 完成，及 ^ 啟動具有將經程式化之一第四非揮發性儲存元件 之該第二組非揮發性儲存元件的程式化，該第四非 揮發性儲存元件耦接至該第二字線。 5〇·如請求項49之方法，其中： 對於該非揮發性記憶體系統而言，在程式化該第二字 線之前，程式化該第一字線。 5 1 ·如請求項5 0之方法，其中： 该第一程式禁止方案為一自我升壓方案； 省第_私式禁止方案為一修正擦除區域自我升壓方 案0 111098-970701.doc •15-