TWI470642B

TWI470642B - 在效能增強模式下由串列式快閃記憶體與記憶體控制器執行的方法

Info

Publication number: TWI470642B
Application number: TW101118494A
Authority: TW
Inventors: Yu Shan Chou; Jien Jia Su; Cheng Ting Wu
Original assignee: Mediatek Inc
Priority date: 2012-02-15
Filing date: 2012-05-24
Publication date: 2015-01-21
Also published as: CN103257926B; CN103257926A; BR102012011617A2; TW201333969A

Description

在效能增強模式下由串列式快閃記憶體與記憶體控制器執行的方法

本發明係有關於串列式快閃記憶體(serial flash memory)，更具體地，係有關於增強串列式快閃記憶體效能的方法。

並列式快閃記憶體(parallel flash memory)與串列式快閃記憶體係兩種不同的快閃記憶體。通常地，與並列式快閃記憶體相比，串列式快閃記憶體一般具有較少的接腳(pin)，在電路板(Printed Circuit Board,PCB)上佔用較少面積，消耗較少電力，較容易控制，以及能降低整個系統成本。因此，串列式快閃記憶體廣泛應用於各種電子裝置，其包含可攜式電子裝置，例如行動電話、桌上型個人電腦、可攜式多媒體播放器、掌上型遊戲機或者其他裝置。

然而，除了上述優勢，串列式快閃記憶體的讀寫速度相對較普通。特別地，當串列式快閃記憶體係位於需要高資料頻寬(high data bandwidth)的電子裝置中，上述特點將成為不利條件。為了適合上述電子裝置，串列式快閃記憶體必須有效運作以提高資料吞吐量以及減少延遲時間。

有鑒於此，本發明提出一種在效能增強模式下由串列式快閃記憶體與記憶體控制器執行的方法。

一種在效能增強模式下由串列式快閃記憶體執行的方法，其中該串列式快閃記憶體透過至少一串列式時鐘線、一串列式晶片選擇線以及複數條串列式輸入/輸出線與一記憶體控制器相連，該在效能增強模式下串列式快閃記憶體執行的方法包含：對一賦能階段計時，其中在該賦能階段該串列式晶片選擇線一直維持在一賦能狀態；如果該賦能階段大於在該串列式時鐘線上一時鐘訊號的一門檻數目的週期，則將在該賦能階段透過該串列式輸入/輸出線從該記憶體控制器接收的資訊作為一省略命令讀指令；以及如果該賦能階段等於或者小於在該串列式時鐘線上該時鐘訊號的該門檻數目的週期，則將在該賦能階段透過該串列式輸入/輸出線從該記憶體控制器接收的資訊作為一非讀指令。

一種在效能增強模式下由記憶體控制器執行的方法，其中該記憶體控制器透過至少一串列式時鐘線、一串列式晶片選擇線以及複數條串列式輸入/輸出線與一串列式快閃記憶體相連，該在效能增強模式下記憶體控制器執行的方法包含：如果需要向該串列式快閃記憶體發送一省略命令讀指令，則在一第一賦能階段將該串列式晶片選擇線維持在一賦能狀態，並且在該第一賦能階段透過該串列式輸入/輸出線向該串列式快閃記憶體發送該省略命令讀指令；以及如果需要向該串列式快閃記憶體發送一非讀指令，則在一第二賦能階段將該串列式晶片選擇線維持在該賦能狀態，並且在該第二賦能階段透過該串列式輸入/輸出線向該串列式快閃記憶體發送該非讀指令。

本發明提供的在效能增強模式下由串列式快閃記憶體與記憶體控制器執行的方法可節省時間並且提高效能。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。間接的電氣連接手段包括通過其他裝置進行連接。

關於本發明的多個實施例將作為詳細參考，附圖係描述本發明的實施例所作。

第1圖係描述用以實施本發明方法的記憶體模組示意圖。本實施例的記憶體模組100包含一記憶體控制器120與一串列式快閃記憶體140。雖然未進行描述，但串列式快閃記憶體140可包含記憶體陣列以及由記憶體控制器120控制存取記憶體陣列的驅動器。記憶體模組100係包含於電子裝置中，以致於電子裝置的其他元件(例如處理器)可存取記憶體模組100提供的存儲空間。在本例中，記憶體控制器120係作為處理器與串列式快閃記憶體140的中間部分，以為處理器控制以及存取串列式快閃記憶體140。

為了更好地說明本發明，第1圖省略了與本實施例無關的裝置與元件。進一步地，接下來的段落將主要說明本實施例，即記憶體控制器120、串列式快閃記憶體140以及兩元件之間的互連部分。

記憶體控制器120與串列式快閃記憶體140至少透過串列式時鐘(Serial Clock,SCK)線、串列式晶片選擇(Serial Chip Select,SCS)線以及複數條串列式輸入/輸出(Serial Input/Output,SIO)線互連。SCK線允許記憶體控制器120向串列式快閃記憶體140發送SCK訊號以同步兩個元件的運作。SCS線亦可稱為串列式晶片賦能(Serial Chip Enable,SCE)線，其允許記憶體控制器120向串列式快閃記憶體發送SCS訊號，從而通知串列式快閃記憶體140上述兩個元件之間何時可以以及何時不可以進行通訊。例如，記憶體控制器120可在兩種狀態之間切換SCS訊號，上述狀態包含賦能狀態(enabled state)與禁能狀態(disabled state)。賦能狀態可為低電壓位準狀態，其指示允許記憶體控制器120在其與串列式快閃記憶體140之間的通訊。禁能狀態可為高電壓位準狀態，其指示不允許記憶體控制器120在其與串列式快閃記憶體140之間的通訊。

每一條SIO線可為單向線(unidirectional line)或者雙向線(bidirectional line)，其中單向線係從記憶體控制器120至串列式快閃記憶體140或者相反。換句話說，SIO線可為串列式輸入線、串列式輸出線或者串列式輸入/輸出線。在本實施例中，存在4條SIO線，包含SIO[0]線、SIO[1]線、SIO[2]線、SIO[3]線。如果記憶體模組100只支援串列式週邊界面(Serial Peripheral Interface,SPI)模式、雙輸入/輸出(Dual Input/ Output,Dual-IO)模式、雙輸出(Dual-Output)模式或者其組合，則在SIO[2]線與SIO[3]線保持未活動狀態時，SIO[0]線與SIO[1]線可同時運作以實施讀操作。如果記憶體模組100支援四元串列式週邊界面(SPI-Quad)模式、四元週邊界面(Quad Peripheral Interface,QPI)模式或者其組合，則四條SIO線可同時運作以實施讀操作。

記憶體模組100的一個特徵係其具有效能增強模式(performance-enhanced mode)，亦可稱為連續讀模式(continuous read mode)。因為記憶體控制器120與串列式快閃記憶體140組成記憶體模組100，所以不管上述三個中的任何一個處於特定模式，其他兩個也處於該特定模式中。

在上述效能增強模式下，記憶體控制器120可透過向串列式快閃記憶體140發送省略命令讀指令(command-omitted read instruction)使得串列式快閃記憶體140執行讀操作。因為省略命令讀指令包含位址區段，不包含命令區段，因此其比普通的即包含命令區段又包含位址區段的讀指令要短。作為回應，串列式快閃記憶體140將執行基於上述位址的讀操作。換句話說，在效能增強模式下，即使串列式快閃記憶體140事實上並未接收讀命令，但是串列式快閃記憶體140假設其從記憶體控制器120接收的每個位址皆與讀命令相關聯。

因為讀指令可能為最頻繁發布的指令中的一個，所以允許不包含命令區段的每個讀指令可節省記憶體模組100很多時間並且大幅度提高其效能。例如，如果普通讀指令的命令區段的長度係8位元並且記憶體模組100係處於效能增強SPI模式、效能增強四元SPI模式或者效能增強雙輸出模式下，每個讀操作可為記憶體模組100節省相當於SCK訊號8個週期的時間。如果普通讀指令的命令區段的長度係8位元並且記憶體模組100係處於效能增強雙輸入/輸出模式下，每個讀操作可為記憶體模組100節省相當於SCK訊號4個週期的時間。如果普通讀指令的命令區段的長度係8位元並且記憶體模組100係處於效能增強QPI模式下，每個讀操作可為記憶體模組100節省相當於SCK訊號2個週期的時間。即使在雙資料率(double-data-rate,DDR)的情況下發送8位元長的命令，記憶體模組100仍可節省上述一半的時間。當具有記憶體模組100的電子裝置需要高資料頻寬時，上述節省的時間係非常有益。

對於記憶體控制器120，存在几種方式將記憶體模組100從普通模式轉化為效能增強模式。普通模式可為普通SPI模式、普通四元SPI模式、普通QPI模式、普通雙輸入/輸出模式或者普通雙輸出模式；效能增強模式可為效能增強SPI模式、效能增強四元SPI模式、效能增強QPI模式、效能增強雙輸入/輸出模式或者效能增強雙輸出模式；任何普通及效能增強模式皆允許DDR傳輸。例如，在普通模式中，記憶體控制器120可透過向串列式快閃記憶體140發送特定命令、透過寫入串列式快閃記憶體140的狀態註冊機或者透過在虛擬週期(dummy cycle)或發送至串列式快閃記憶體140的訊號的模式位元週期(mode-bit cycle)中放置特定位元類型使得記憶體模組100進入效能增強模式。相似地，記憶體控制器120可利用上述方法中的一種將記憶體模組100從效能增強模式轉變回普通模式。

如上述，效能增強模式的一優勢係其允許使用省略命令讀指令來增強讀效能。效能增強模式的另一優勢係在不首先引起記憶體模組100離開效能增強模式的情況下，記憶體控制器120可向串列式快閃記憶體140發布複數個非讀指令(non-read instruction)，其中非讀指令包含除了讀命令外的其他命令。不可避免地，進入以及離開效能增強模式的操作將佔用一些時間並且消耗部分能量。此外，在返回普通模式後，記憶體模組100在讀操作下不能節省時間。因此，當記憶體模組100仍處於效能增強模式下透過允許記憶體控制器120向串列式快閃記憶體140發布非讀指令，本實施例可進一步增強記憶體模組100的效能以及降低其能量消耗。

第2圖係當記憶體模組100處於效能增強模式下由記憶體控制器120執行的方法示意圖。為了避免離題，本圖未描述與進入以及離開效能增強模式相關的步驟，同時也不包含與效能增強模式無關的步驟。

在步驟210，記憶體控制器120維持SCS線在禁能狀態。接著，在步驟220，記憶體控制器120決定是否需要向串列式快閃記憶體140發布指令。如果答案為是，則記憶體控制器120進入步驟230。否則其返回到步驟210。

在步驟230，記憶體控制器120決定其需要發布何種指令。具體地，記憶體控制器120決定發布的指令為省略命令讀指令還是非讀指令。如果記憶體控制器120需要發布省略命令讀指令，則其進入步驟240。如果記憶體控制器120需要發布非讀指令，則進入步驟250。

在步驟240，記憶體控制器120將SCS線切換至賦能狀態並在第一賦能階段將其維持在賦能狀態，以及在第一賦能階段透過SIO線向串列式快閃記憶體140發送省略命令讀指令。為了提供省略命令讀操作，第一賦能階段大於SCK訊號的門檻數目的週期。因此，第一賦能階段的長度向串列式快閃記憶體140表明記憶體控制器120正在發布省略命令讀指令而不是非讀指令。

具體地，在步驟240，在第一賦能階段的開端未首先發送讀命令的情況下，記憶體控制器120直接透過SIO線向串列式快閃記憶體140發送位址。接著，在幾個虛擬週期之後並且第一賦能階段結束之前，記憶體控制器120透過SIO線從串列式快閃記憶體140接收資料。該資料係由串列式快閃記憶體140從特定位址擷取。在步驟240後，透過將SCS線切換回禁能狀態記憶體控制器120返回至步驟210。

另一方面，如果記憶體控制器120需要發布非讀指令，則在步驟250，記憶體控制器120將SCS線切換至賦能狀態並且在第二賦能階段將其維持在賦能狀態，以及在該第二賦能階段透過SIO線向串列式快閃記憶體140發送非讀指令。因為第二賦能階段只需適應非讀指令，其比省略命令讀指令要短，所以第二賦能階段等於或小於上述SCK訊號的門檻數目的週期。因此，第二賦能階段的長度將向串列式快閃記憶體140表明，記憶體控制器120正在發布非讀指令而不是省略命令讀指令。在步驟250後，記憶體控制器120透過將SCS線切換回禁能狀態返回步驟210。

在本實施例中，SCK訊號週期的門檻數目可等於或者小於省略命令讀指令的位址與虛擬週期的數目。如另一示例，SCK訊號週期的門檻數目可等於或者小於省略命令讀指令的位址週期的數目。因為可共容的非讀命令必須等於或者小於SCK訊號的門檻數目的週期，所以門檻數目影響可共容的非讀命令的數目。

第3圖係當記憶體模組100處於效能增強模式下由串列式快閃記憶體140執行的方法示意圖。為了避免離題，本圖未描述與進入以及離開效能增強模式相關的步驟，同時也不包含與效能增強模式無關的步驟。

首先，在步驟310，串列式快閃記憶體140監測SCS線的狀態。然後，在步驟320，串列式快閃記憶體140確定SCS線是否已經從禁能狀態切換至賦能狀態。如果答案為是，則串列式快閃記憶體140進入步驟330。否則，如果SCS線維持在禁能狀態，則串列式快閃記憶體140返回步驟310。

在SCS線已經切換至賦能狀態後，在步驟330，串列式快閃記憶體140對SCS訊號持續維持在賦能階段的時間計時(count)。在步驟340，串列式快閃記憶體140比較賦能階段的長度與上述SCK訊號的門檻數目的週期。如果SCS訊號係在第一賦能階段維持在賦能狀態並且第一賦能階段大於SCK訊號的門檻數目的週期，則串列式快閃記憶體140確定記憶體控制器120正在第一賦能階段發布省略命令讀指令。作為響應，串列式快閃記憶體140進入步驟350。另一方面，如果SCS訊號係在第二賦能階段維持在賦能狀態並且第二賦能階段等於或者小於SCK訊號的門檻數目的週期，則串列式快閃記憶體140確定記憶體控制器120正在第二賦能階段發布非讀指令。作為響應，串列式快閃記憶體140進入步驟360。

在步驟350，串列式快閃記憶體140將在第一賦能階段透過SIO線從記憶體控制器120接收的資訊作為省略命令讀指令。如上述，省略命令讀指令包含位址區段但並不包含命令區段。然後，串列式快閃記憶體140執行基於該位址的讀操作。接著，在記憶體控制器120將SCS訊號切換回禁能狀態之前，串列式快閃記憶體140透過SIO線將從該位址擷取的資料發送至記憶體控制器120。之後，串列式快閃記憶體140返回至步驟310等待SCS線再次切換至賦能狀態。

第4圖係在普遍效能增強模式下由記憶體模組100執行的兩個示意操作的時序圖。具體地，上圖表係描述省略命令讀操作；下圖表係描述非讀操作。在該兩個示例中，參數m、n與k分別表示在省略命令讀操作中位址週期的數目、虛擬週期的數目以及資料週期的數目。

在該兩個示例中，門檻係SCK訊號的至多(m+n)個週期。在上圖表中，因為賦能階段大於SCK訊號的門檻數目的週期，所以串列式快閃記憶體140將透過SIO[3：0]線從記憶體控制器120接收的資訊作為用於讀操作的位址。作為響應，串列式快閃記憶體140 從特定位址擷取資料，接著在賦能階段結束之前透過SIO[3：0]線向記憶體控制器120發送已擷取的資料。因為在該讀操作中省略了讀命令，所以該讀操作比普通讀操作花費更少時間。

另一方面，在下圖表中，賦能階段小於SCK訊號的門檻數目的週期。因此，串列式快閃記憶體140將透過SIO[3：0]線從記憶體控制器120接收的資訊作為非讀命令。然後，串列式快閃記憶體140相應地執行非讀命令。

串列式快閃記憶體的幾個示例模型允許調整每個讀操作的虛擬週期的數目(即n的值)，例如，在4與18之間進行調整。換句話說，n的值可以達到18。而且，在效能增強SPI模式下，m可為24。因此，上述門檻可為24與18的和42或者更小值。因為只可利用SIO[3：0]線中的一條，例如只是SIO[0]線，來傳輸非讀命令，所以可共容的非讀命令的最大長度為42位元。在效能增強四元QPI模式下，m可為6。因此，該門檻可為6與18的和24或者更小值。因為所有4條SIO[3：0]線都可用於傳輸非讀命令，所以可共容的非讀命令的最大長度為96位元。

第5圖係在效能增強SPI模式下由記憶體模組100執行的兩個示意操作的時序圖。在該模式下，記憶體控制器120只利用SIO[0]線向串列式快閃記憶體140發送命令與位址，並且串列式快閃記憶體140只利用SIO[1]線向記憶體控制器120發送回資料。如圖所示，在效能增強SPI模式下，上述參數m、n與k可分別為24、18與16。此外，門檻可為24與18的和42。

第6圖係在效能增強四元SPI模式下由記憶體模組100執行的兩個示意操作的時序圖。在該模式下，記憶體控制器120只利用SIO[0]線向串列式快閃記憶體140發送命令並且利用所有四條SIO[3：0]線向串列式快閃記憶體140發送位址。而且，串列式快閃記憶體140利用所有四條SIO[3：0]線向記憶體控制器120發送回資料。如圖所示，在效能增強四元SPI模式下，上述參數m、n與k可分別為6、18與4。此外，門檻可為6與18的和24。

第7圖係在效能增強QPI模式下由記憶體模組100執行的兩個示意操作的時序圖。在該模式下，記憶體控制器120利用所有四條SIO[3：0]線向串列式快閃記憶體140發送命令與位址，並且串列式快閃記憶體140利用所有四條SIO[3：0]線向記憶體控制器120發送回資料。如圖所示，在效能增強QPI模式下，上述參數m、n與k可分別為6、18與4。此外，門檻可為6與18的和24。雖然第7圖與第6圖相似，但是第7圖中的非讀命令的位元長度可為第6圖中的非讀命令的位元長度的四倍。

如上所述，在省略命令讀操作中，門檻也可等於或小於m，即位址週期的數目，並且不受n的值的影響。例如，在效能增強雙輸出模式下，m可為24。因此，門檻可為24或者更小值。因為只可利用SIO[3：0]線中的一條，例如SIO[0]線，來傳輸非讀命令，所以可共容的非讀命令的最大長度為24位元，即3個位元組的長度。在效能增強雙輸入/輸出模式下，m可為12。因此，門檻可為12或者更小值。因為可利用SIO[3：0]線中的兩條，例如SIO[0]線與SIO[1]線，來傳輸非讀命令，所以可共容的非讀命令的最大長度為24位元，即3個位元組的長度。

如果記憶體模組100在雙資料率下運作，例如兩倍於SCK訊號的頻率，上述門檻可進一步除2。

上述實施例允許在效能增強模式下利用省略命令讀指令以增強讀效能。而且，實施例允許記憶體控制器120向串列式快閃記憶體140發表非讀指令，其在未首先引起記憶體模組離開效能增強模式的情況下發生。因此，上述實施例通過提高其讀效能並且減少其時間以增強整個記憶體模組100的效能。

以上所述僅為本發明之較佳實施例，然本發明並不侷限於此，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧記憶體模組

120‧‧‧記憶體控制器

140‧‧‧串列式快閃記憶體

210、220、230、240、250、310、320、330、340、350、360‧‧‧步驟

附圖中，相同符號表示相似元件，用以描述本發明的實施例。

第1圖係描述用以實施本發明方法的記憶體模組示意圖。

第2圖係當記憶體模組100處於效能增強模式下由記憶體控制器120執行的方法示意圖。

第3圖係當記憶體模組100處於效能增強模式下由串列式快閃記憶體140執行的方法示意圖。

第4圖係在普遍效能增強模式下由記憶體模組100執行的兩個示意操作的時序圖。

第5圖係在效能增強SPI模式下由記憶體模組100執行的兩個示意操作的時序圖。

第6圖係在效能增強四元SPI模式由下記憶體模組100執行的兩個示意操作的時序圖。

第7圖係在效能增強QPI模式下由記憶體模組100執行的兩個示意操作的時序圖。

310、320、330、340、350、360‧‧‧步驟

Claims

一種在效能增強模式下由串列式快閃記憶體執行的方法，其中該串列式快閃記憶體透過至少一串列式時鐘線、一串列式晶片選擇線以及複數條串列式輸入/輸出線與一記憶體控制器相連，該在效能增強模式下串列式快閃記憶體執行的方法包含：對一賦能階段計時，其中在該賦能階段該串列式晶片選擇線持續維持在一賦能狀態；如果該賦能階段大於在該串列式時鐘線上一時鐘訊號的一門檻數目的週期，則將在該賦能階段透過該串列式輸入/輸出線從該記憶體控制器接收的資訊作為一省略命令讀指令；以及如果該賦能階段等於或者小於在該串列式時鐘線上該時鐘訊號的該門檻數目的週期，則將在該賦能階段透過該串列式輸入/輸出線從該記憶體控制器接收的資訊作為一非讀指令。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該門檻數目等於或者小於該省略命令讀指令的位址以及虛擬週期的數目。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該門檻數目等於或者小於該省略命令讀指令的位址週期的數目。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該效能增強模式係一效能增強串列式週邊界面模式，以及該門檻數目等於或者小於42。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該效能增強模式係一效能增強四元串列式週邊界面模式，以及該門檻數目等於或者小於24。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該效能增強模式係一效能增強四元週邊界面模式，以及該門檻數目等於或者小於24。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該效能增強模式係一效能增強雙輸出模式，以及該門檻數目等於或者小於42。
如申請專利範圍第1項所述之在效能增強模式下由串列式快閃記憶體執行的方法，其中，該效能增強模式係一效能增強雙輸入/輸出模式，以及該門檻數目等於或者小於30。
一種在效能增強模式下由記憶體控制器執行的方法，其中該記憶體控制器透過至少一串列式時鐘線、一串列式晶片選擇線以及複數條串列式輸入/輸出線與一串列式快閃記憶體相連，該在效能增強模式下記憶體控制器執行的方法包含：如果需要向該串列式快閃記憶體發送一省略命令讀指令，則在一第一賦能階段將該串列式晶片選擇線維持在一賦能狀態，並且在該第一賦能階段透過該串列式輸入/輸出線向該串列式快閃記憶體發送該省略命令讀指令；以及如果需要向該串列式快閃記憶體發送一非讀指令，則在一第二賦能階段將該串列式晶片選擇線維持在該賦能狀態，並且在該第二賦能階段透過該串列式輸入/輸出線向該串列式快閃記憶體發送該非讀指令。
如申請專利範圍第9項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該第一賦能階段大於該串列式時鐘線上的一時鐘訊號的一門檻數目的週期，以及該第二賦能階段等於或者小於該串列式時鐘線上的該時鐘訊號的該門檻數目的週期。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該門檻數目等於或者小於該省略命令讀指令的位址以及虛擬週期的數目。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該門檻數目等於或者小於該省略命令讀指令的位址週期的數目。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該效能增強模式係一效能增強串列式週邊界面模式，以及該門檻數目等於或者小於42。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該效能增強模式係一效能增強四元串列式週邊界面模式，以及該門檻數目等於或者小於24。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該效能增強模式係一效能增強四元週邊界面模式，以及該門檻數目等於或者小於24。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該效能增強模式係一效能增強雙輸出模式，以及該門檻數目等於或者小於42。
如申請專利範圍第10項所述之在效能增強模式下由記憶體控制器執行的方法，其中，該效能增強模式係一效能增強雙輸入/輸出模式，以及該門檻數目等於或者小於30。