TWI830830B - 訊號發送及接收裝置、其操作方法、記憶體元件以及其操作方法 - Google Patents

Abstract

一種訊號發送及接收裝置包括：第一晶粒上終端電路，連接至第一引腳且當被賦能時，第一晶粒上終端電路被配置成向連接至第一引腳的訊號線提供第一終端電阻，第一訊號經由第一引腳進行發送或接收；第二晶粒上終端電路，連接至第二引腳且當被賦能時，第二晶粒上終端電路被配置成向連接至第二引腳的訊號線提供第二終端電阻，第二訊號經由第二引腳進行發送或接收；以及晶粒上終端控制電路，被配置成獨立地控制第一晶粒上終端電路及第二晶粒上終端電路中的每一者的賦能時間及去能時間。

Description

訊號發送及接收裝置、其操作方法、記憶體元件以及其操作方法

本發明概念是有關於各自包括晶粒上終端（on-die termination，ODT）電路的一種訊號發送及接收裝置以及一種記憶體元件，以及一種操作訊號發送及接收裝置以及記憶體元件中的每一者的方法。 [相關申請案的交叉參考]

本申請案主張於2018年12月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0167576號及於2019年4月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0049826號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

包括低功率雙倍資料速率（low-power double data rate，LPDDR）同步動態隨機存取記憶體（synchronous dynamic random access memory，SDRAM）的以行動為導向的記憶體元件用於例如智慧型電話、平板個人電腦（personal computer，PC）及超外本（ultra book）等行動電子元件。此乃因LPDDR SDRAM消耗低的功率量。隨著作業系統（operating system，OS）的大小增加以支援行動電子元件中的多任務分配（multi-tasking），行動電子元件可具有增強的低功耗特性及高速操作效能。

晶粒上終端是一種藉由抑制發送元件與接收元件之間的介面中的訊號反射來提高訊號完整性（signal integrity）的技術。舉例而言，晶粒上終端技術包括位於半導體晶片、而非印刷電路板內部的用於在發送線（transmission line）中進行阻抗匹配的終端電阻器。

根據本發明概念的示例性實施例，提供一種訊號發送及接收裝置，所述訊號發送及接收裝置包括：第一晶粒上終端電路，連接至第一引腳，且當被賦能時，第一晶粒上終端電路被配置成向連接至第一引腳的訊號線提供第一終端電阻，第一訊號經由第一引腳進行發送或接收；第二晶粒上終端電路，連接至第二引腳，且當被賦能時，第二晶粒上終端電路被配置成向連接至第二引腳的訊號線提供第二終端電阻，第二訊號經由第二引腳進行發送或接收；以及晶粒上終端控制電路，被配置成獨立地控制第一晶粒上終端電路及第二晶粒上終端電路中的每一者的賦能時間及去能時間。

根據本發明概念的另一示例性實施例，提供一種操作經由第一引腳及第二引腳發送或接收訊號的裝置的方法，所述方法包括：對第一晶粒上終端電路及第二晶粒上終端電路進行去能，第一晶粒上終端電路連接至第一引腳，且當被賦能時，第一晶粒上終端電路向連接至第一引腳的訊號線提供第一終端電阻，且第二晶粒上終端電路連接至第二引腳，且當被賦能時，第二晶粒上終端電路向連接至第二引腳的訊號線提供第二終端電阻；對第一晶粒上終端電路進行賦能；以及在對第一晶粒上終端電路進行賦能之後的一時間週期後對第二晶粒上終端電路進行賦能。

根據本發明概念的另一示例性實施例，提供一種記憶體元件，所述記憶體元件包括：第一晶粒上終端電路，連接至用於發送或接收資料訊號的資料引腳，且當被賦能時，第一晶粒上終端電路被配置成向連接至資料引腳的訊號線提供第一終端電阻；第二晶粒上終端電路，連接至用於發送或接收讀取資料選通訊號的讀取資料選通引腳，且當被賦能時，第二晶粒上終端電路被配置成向連接至讀取資料選通引腳的訊號線提供第二終端電阻；以及晶粒上終端控制電路，被配置成獨立地控制第一晶粒上終端電路的賦能定時或去能定時以及第二晶粒上終端電路的賦能定時或去能定時。

根據本發明概念的另一示例性實施例，提供一種操作記憶體元件的方法，所述記憶體元件經由資料引腳發送或接收資料訊號且經由讀取資料選通引腳發送讀取資料選通訊號，所述方法包括：自記憶體元件外部接收資料讀取命令；對第一晶粒上終端電路及第二晶粒上終端電路進行去能，第一晶粒上終端電路連接至資料引腳，且當被賦能時，第一晶粒上終端電路向連接至資料引腳的訊號線提供第一終端電阻，且第二晶粒上終端電路連接至讀取資料選通引腳，且當被賦能時，第二晶粒上終端電路向連接至讀取資料選通引腳的訊號線提供第二終端電阻；對第一晶粒上終端電路進行賦能；以及在第一晶粒上終端電路被賦能之後的一時間週期後對第二晶粒上終端電路進行賦能。

根據本發明概念的另一示例性實施例，提供一種包括多個記憶體組的子記憶體系統，其中所述多個記憶體組中的至少一者包括：第一晶粒上終端電路，連接至用於發送或接收資料訊號的資料引腳；以及第二晶粒上終端電路，連接至用於發送讀取資料選通訊號的讀取資料選通引腳，其中在目標記憶體組的讀取操作期間，所述多個記憶體組中的非目標記憶體組的第一晶粒上終端電路及第二晶粒上終端電路被賦能，所述多個記憶體組中的目標記憶體組的第一晶粒上終端電路及第二晶粒上終端電路被去能；且在目標記憶體組的讀取操作中，目標記憶體組的第一晶粒上終端電路被去能的時間週期包括於目標記憶體組的第二晶粒上終端電路被去能的時間週期中。

根據本發明概念的示例性實施例，提供一種操作記憶體元件的方法，所述方法包括：接收資料讀取命令；在第一時間週期之後對第二晶粒上終端電路進行去能，且在第二時間週期之後對第一晶粒上終端電路進行去能，其中第二時間週期大於第一時間週期，第一時間週期及第二時間週期開始於接收到資料讀取命令時；在第三時間週期之後對第一晶粒上終端電路進行賦能，且在第四時間週期之後對第二晶粒上終端電路進行賦能，其中第四時間週期大於第三時間週期，第三時間週期及第四時間週期開始於接收到資料讀取命令時；以及當在第二晶粒上終端電路被賦能之前、第一晶粒上終端電路被賦能時，經由連接至第一晶粒上終端電路的資料引腳接收資料。

在下文中，將參照附圖詳細闡述本發明概念的示例性實施例。在圖式中，相同的參考編號可指代相同的組件。

圖1示出根據本發明概念示例性實施例的訊號發送及接收裝置10。訊號發送及接收裝置10可包括第一晶粒上終端電路100、第二晶粒上終端電路200、晶粒上終端控制電路300、第一引腳410及第二引腳420。在下文中，為說明方便起見，第一晶粒上終端電路100可被稱為第一ODT電路100，第二晶粒上終端電路200可被稱為第二ODT電路200，且晶粒上終端控制電路300可被稱為ODT控制電路300。

訊號發送及接收裝置10可經由第一引腳410將第一訊號Sig_1發送至訊號發送及接收裝置10外部，且經由第一引腳410自訊號發送及接收裝置10外部接收第一訊號Sig_1。欲經由第一引腳410發送的第一訊號Sig_1可經由第一訊號路徑510提供至第一引腳410。經由第一引腳410接收的第一訊號Sig_1可經由第一訊號路徑510在訊號發送及接收裝置10內部傳遞。第一訊號路徑510可包括處理第一訊號Sig_1的各種電路組件。

訊號發送及接收裝置10可經由第二引腳420將第二訊號Sig_2發送至訊號發送及接收裝置10外部，且經由第二引腳420自訊號發送及接收裝置10外部接收第二訊號Sig_2。欲經由第二引腳420發送的第二訊號Sig_2可經由第二訊號路徑520提供至第二引腳420。經由第二引腳420接收的第二訊號Sig_2可經由第二訊號路徑520在訊號發送及接收裝置10內部傳遞。第二訊號路徑520可包括處理第二訊號Sig_2的各種電路組件。

就第一引腳410及第二引腳420而言，用語「引腳」可指與積體電路的電性連接，且可包括例如接墊或積體電路上的另一電性接觸點。

第一ODT電路100可電性連接至第一引腳410，且當第一ODT電路100被賦能時，向連接至第一引腳410的訊號線提供終端電阻。第一ODT電路100可由ODT控制電路300控制。舉例而言，第一ODT電路100可基於由ODT控制電路300提供的第一控制訊號CTRL_1來控制。在本發明概念的示例性實施例中，可基於第一控制訊號CTRL_1對第一ODT電路100進行賦能或去能，且因此，可改變第一ODT電路100的終端電阻。

第二ODT電路200可電性連接至第二引腳420，且當第二ODT電路200被賦能時，向連接至第二引腳420的訊號線提供終端電阻。第二ODT電路200可由ODT控制電路300控制。舉例而言，第二ODT電路200可基於由ODT控制電路300提供的第二控制訊號CTRL_2來控制。在本發明概念的示例性實施例中，可基於第二控制訊號CTRL_2對第二ODT電路200進行賦能或去能，且因此，可改變第二ODT電路200的終端電阻。

ODT控制電路300可控制第一ODT電路100及第二ODT電路200。舉例而言，ODT控制電路300可藉由向第一ODT電路100提供第一控制訊號CTRL_1來控制第一ODT電路100，且藉由向第二ODT電路200提供第二控制訊號CTRL_2來控制第二ODT電路200。

ODT控制電路300可在訊號發送及接收裝置10中以各種形式實施。根據本發明概念的示例性實施例，ODT控制電路300可藉由硬體或軟體實施。當ODT控制電路300藉由硬體實施時，ODT控制電路300可包括控制第一ODT電路100及第二ODT電路200的電路。當ODT控制電路300藉由軟體實施時，可藉由使用內部控制邏輯或至少一個內部處理器執行程式（或指令）來控制第一ODT電路100及第二ODT電路200。程式或指令可儲存於訊號發送及接收裝置10的記憶體中。然而，ODT控制電路300不限於該些實施例，且可藉由軟體與硬體的組合（例如，韌體）實施。

根據本發明概念的示例性實施例，ODT控制電路300可單獨地或獨立地控制第一ODT電路100及第二ODT電路200。在本發明概念的示例性實施例中，ODT控制電路300可獨立地控制第一ODT電路100及第二ODT電路200的賦能及/或去能定時。

舉例而言，當第一引腳410及第二引腳420中的每一者處於不需要終端電阻的第一模式時，ODT控制電路300可控制第一ODT電路100及第二ODT電路200在不同的時間點處去能。在本發明概念的示例性實施例中，第一模式可指將訊號發送至訊號發送及接收裝置10外部的模式，但不限於此。

在本發明概念的示例性實施例中，當第一引腳410及第二引腳420中的每一者自不需要終端電阻的第一模式改變為需要終端電阻的第二模式時，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第一ODT電路100的賦能定時不同於第二ODT電路200的賦能定時。在本發明概念的示例性實施例中，第二模式可指自訊號發送及接收裝置10外部接收訊號的模式，但不限於此。

在本發明概念的示例性實施例中，當第一引腳410及第二引腳420中的每一者自第一模式改變為第二模式時，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第二ODT電路200在第一ODT電路100被賦能之後的預定時間後被賦能。訊號發送及接收裝置10可在第一ODT電路100被賦能之後、第二ODT電路200被賦能之前經由第一引腳410發送或接收第一訊號Sig_1。在第二ODT電路200被賦能之後、第一ODT電路100被賦能的情形中，訊號發送及接收裝置10可在第二ODT電路200被賦能之後、第一ODT電路100被賦能之前經由第二引腳420發送或接收第二訊號Sig_2。

根據本發明概念的示例性實施例，由於訊號發送及接收裝置10可獨立地控制第一ODT電路100及第二ODT電路200的賦能及/或去能定時，因此當第二ODT電路200被去能時，第一ODT電路100可被賦能。因此，訊號發送及接收裝置10可在需要終端電阻的第二模式下經由第一引腳410發送或接收第一訊號Sig_1。因此，可防止當訊號發送及接收裝置中存在ODT電路時可能發生的由前同步碼（preamble）及/或後同步碼（postamble）時間導致的效能劣化。

圖2示出根據本發明概念示例性實施例的操作訊號發送及接收裝置的方法。將參照圖1及圖2進行闡述。

在操作S120中，訊號發送及接收裝置10可對第一ODT電路100及第二ODT電路200進行去能。舉例而言，當第一引腳410及第二引腳420處於不需要終端電阻的第一模式時，ODT控制電路300可控制第一ODT電路100及第二ODT電路200被去能。

在操作S140中，訊號發送及接收裝置10可對第一ODT電路100進行賦能。舉例而言，當第一引腳410自不需要終端電阻的第一模式改變為需要終端電阻的第二模式時，ODT控制電路300可控制第一ODT電路100被賦能。

在操作S160中，訊號發送及接收裝置10可對第二ODT電路200進行賦能。舉例而言，當第二引腳420自不需要終端電阻的第一模式改變為需要終端電阻的第二模式時，ODT控制電路300可控制第二ODT電路200被賦能。在本發明概念的示例性實施例中，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第二ODT電路200的賦能時間點不同於第一ODT電路100的賦能時間點。舉例而言，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第二ODT電路200在第一ODT電路100被賦能之後的預定時間後被賦能。

在本發明概念的示例性實施例中，訊號發送及接收裝置10可在第一ODT電路100被賦能之後、第二ODT電路200被賦能之前經由第一引腳410接收第一訊號Sig_1。

根據本發明概念的示例性實施例，由於訊號發送及接收裝置10可獨立地控制第一ODT電路100及第二ODT電路200的賦能及/或去能定時，因此當第二ODT電路200被去能時，第一ODT電路100可被賦能。因此，訊號發送及接收裝置10可在需要終端電阻的第二模式下經由第一引腳410接收第一訊號Sig_1。因此，可防止當訊號發送及接收裝置10中存在ODT電路時可能發生的由前同步碼及/或後同步碼時間導致的效能劣化。

圖3示出根據本發明概念示例性實施例的操作訊號發送及接收裝置的方法。具體而言，圖3可示出圖2中操作S120的子操作。將參照圖1及圖3進行闡述。

在操作S122中，訊號發送及接收裝置10可對第二ODT電路200進行去能。舉例而言，當第二引腳420處於不需要終端電阻的第一模式下時，ODT控制電路300可控制第二ODT電路200被去能。舉例而言，第二控制訊號CTRL_2可對第二ODT電路200進行去能。

在操作S124中，訊號發送及接收裝置10可對第一ODT電路100進行去能。舉例而言，當第一引腳410處於不需要終端電阻的第一模式下時，ODT控制電路300可控制第一ODT電路100被去能。舉例而言，第一控制訊號CTRL_1可對第一ODT電路100進行去能。在本發明概念的示例性實施例中，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第一ODT電路100的去能時間點不同於第二ODT電路200的去能時間點。舉例而言，ODT控制電路300可控制第一ODT電路100及第二ODT電路200，進而使得第一ODT電路100在第二ODT電路200被去能之後的預定時間後被去能。

以下將參照圖式詳細闡述控制第一ODT電路100及第二ODT電路200的方法。

圖4是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態隨時間變化的時序圖。將參照圖1及圖4進行闡述。

在本發明概念的示例性實施例中，在預設情況下，第一ODT電路100及第二ODT電路200可維持在賦能狀態。

在時間點T1處，第二ODT電路200可被去能。舉例而言，ODT控制電路300可控制第二ODT電路200在第一時間點T1處去能。舉例而言，第二控制訊號CTRL_2可對第二ODT電路200進行去能。

在第二時間點T2處，例如，在自第一時間點T1起經過第一時間週期dT1之後，第一ODT電路100可被去能。舉例而言，第一控制訊號CTRL_1可對第一ODT電路100進行去能。第一時間週期dT1可為預定時間，且可為儲存於訊號發送及接收裝置10的ODT控制電路300中的值。換言之，ODT控制電路300可在第二ODT電路200被去能的同時，在經過第一時間週期dT1之後對第一ODT電路100進行去能。

在第三時間點T3處，可對第一ODT電路100進行賦能。舉例而言，當第一引腳410自不需要終端電阻的第一模式改變為需要終端電阻的第二模式時，ODT控制電路300可控制第一ODT電路100被賦能。舉例而言，第一控制訊號CTRL_1可對第一ODT電路100進行賦能。

在第四時間點T4處，例如，在自第三時間點T3起經過第二時間週期dT2之後，可對第二ODT電路200進行賦能。舉例而言，第二控制訊號CTRL_2可對第二ODT電路200進行賦能。第二時間週期dT2可為預定時間，且可為儲存於訊號發送及接收裝置10的ODT控制電路300中的值。根據本發明概念的示例性實施例，第二時間週期dT2可與第一時間週期dT1相同或不同。換言之，ODT控制電路300可在第一ODT電路100被賦能的同時，在經過第二時間週期dT2之後對第二ODT電路200進行賦能。

根據本發明概念的示例性實施例，訊號發送及接收裝置10可在第三時間點T3與第四時間點T4之間的時間週期中，在需要終端電阻的第二模式下經由第一引腳410接收第一訊號Sig_1。換言之，訊號發送及接收裝置10在第二ODT電路200被去能的時間週期中在第二模式下經由第一引腳410接收訊號，藉此增強訊號發送及接收裝置10的效能。

圖5A及圖5B是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態、第一訊號Sig_1及第二訊號Sig_2隨時間變化的時序圖。具體而言，除圖4所示時序圖以外，圖5A及5B進一步示出第一訊號Sig_1及第二訊號Sig_2的時序。將參照圖1、圖5A及圖5B進行闡述，且將省略參照圖4進行的冗餘闡述。

參照圖5A，在第二時間點T2與第三時間點T3之間的時間週期中，訊號發送及接收裝置10可在不需要終端電阻的第一模式下經由第二引腳420發送第二訊號Sig_2。在本發明概念的示例性實施例中，第一模式可指將訊號發送至訊號發送及接收裝置10外部的模式（但不限於此）。訊號發送及接收裝置10可在第二時間點T2與第三時間點T3之間的時間週期中經由第二引腳420將第二訊號Sig_2發送至訊號發送及接收裝置10外部。

在第五時間點T5與第六時間點T6之間的時間週期中，訊號發送及接收裝置10可在不需要終端電阻的第一模式下經由第一引腳410發送第一訊號Sig_1。訊號發送及接收裝置10可在第五時間點T5與第六時間點T6之間的時間週期中經由第一引腳410將第一訊號Sig_1發送至訊號發送及接收裝置10外部。

第五時間點T5可在自第二時間點T2起經過第三時間週期dT3之後到來。第六時間點T6可較第三時間點T3早第四時間週期dT4。根據本發明概念的示例性實施例，第三時間週期dT3可與第四時間週期dT4相同或不同。

當發送第一訊號Sig_1及第二訊號Sig_2時，根據訊號發送及接收裝置10的規格，在發送第一訊號Sig_1及第二訊號Sig_2中的每一者的時間週期之前及之後存在時間裕度（time margin）的情況下，第二ODT電路200欲被去能。根據相關技術，第一ODT電路100與第二ODT電路200被控制成同時賦能及/或去能。在此種情形中，第一ODT電路100在對應於時間裕度的時間週期期間維持在去能狀態。

相反，根據本發明概念的示例性實施例，訊號發送及接收裝置10獨立地控制第一ODT電路100及第二ODT電路200。在此種情形中，第一ODT電路100可被控制成在第三時間點T3與第四時間點T4之間的時間週期中處於賦能狀態，在所述時間週期期間，第二ODT電路200處於去能狀態。因此，訊號發送及接收裝置10可在需要終端電阻的第二模式下，在第三時間點T3與第四時間點T4之間的時間週期中經由第一引腳410接收第一訊號Sig_1。換言之，即使在第二ODT電路200被去能的時間週期中，訊號發送及接收裝置10亦可藉由在第二模式下經由第一引腳410接收訊號而具有增強的效能。

參照圖5B，在第七時間點T7與第八時間點T8之間的時間週期中，訊號發送及接收裝置10可在不需要終端電阻的第一模式下經由第二引腳420發送第二訊號Sig_2。訊號發送及接收裝置10可在第七時間點T7與第八時間點T8之間的時間週期中經由第二引腳420將第二訊號Sig_2發送至訊號發送及接收裝置10外部。

第七時間點T7可在自第一時間點T1起經過第五時間週期dT5之後到來。第八時間點T8可較第四時間點T4早第六時間週期dT6。根據本發明概念的示例性實施例，第五時間週期dT5可與第六時間週期dT6相同或不同。

圖6A及圖6B是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態、第一訊號Sig_1及第二訊號Sig_2隨時間變化的時序圖。具體而言，除圖5A及圖5B所示時序圖以外，圖6A及圖6B進一步分別示出在第二模式下接收的第一訊號Sig_1的時序。將參照圖1、6A及6B進行闡述，且將省略參照圖4、圖5A及圖5B進行的冗餘闡述。

參照圖6A，在第三時間點T3與第四時間點T4之間的時間週期中，訊號發送及接收裝置10可在需要終端電阻的第二模式下經由第一引腳410接收第一訊號Sig_1。換言之，在第一ODT電路100被賦能之後、第二ODT電路200被賦能之前，訊號發送及接收裝置10可在第二模式下經由第一引腳410接收第一訊號Sig_1。

參照圖6B，在第三時間點T3與第四時間點T4之間的時間週期中，訊號發送及接收裝置10可在需要終端電阻的第二模式下經由第一引腳410接收第一訊號Sig_1。換言之，在第一ODT電路100被賦能之後、第二ODT電路200被賦能之前，訊號發送及接收裝置10可在第二模式下經由第一引腳410接收第一訊號Sig_1。

根據本發明概念的示例性實施例，訊號發送及接收裝置10可在第三時間點T3與第四時間點T4之間的時間週期中，在需要終端電阻的第二模式下經由第一引腳410接收第一訊號Sig_1。換言之，訊號發送及接收裝置10可藉由在第二模式下經由第一引腳410接收訊號而具有增強的效能，而無需等待第二ODT電路200在第四時間點T4處賦能。

圖7示出根據本發明概念示例性實施例的資料處理系統1000。資料處理系統1000可包括主機1100、記憶體控制器1200及子記憶體系統1300。資料處理系統1000可應用於使用記憶體的各種電子裝置，例如各種伺服器、桌上型電腦、膝上型電腦、智慧型電話、平板個人電腦（PC）、列印機、掃描儀、監視器、數位相機、數位音訊播放器、數位媒體記錄器及可攜式遊戲主控台（portable game console），但不限於此。包括於圖7中的子記憶體系統1300中的第一記憶體組1310至第N記憶體組1320中的每一者可包括以上參照圖1至圖6B闡述的訊號發送及接收裝置10，其中N是自然數。

主機1100可向記憶體控制器1200提供資料DATA及請求訊號REQ。舉例而言，主機1100可向記憶體控制器1200提供例如對資料DATA的讀取請求或寫入請求等請求訊號REQ。另外，主機1100可向記憶體控制器1200提供命令、位址、優先級資訊等，且不限於此。主機1100可基於例如通用串列匯流排（universal serial bus，USB）協定、多媒體卡（multimedia card，MMC）協定、序列先進技術附接（advanced technology attachment，ATA）協定、並行先進技術附接協定、小型電腦小型介面（small computer small interface，SCSI）協定、增強型小型磁碟介面（enhanced small disk interface，ESDI）協定或整合驅動電子（integrated drive electronics，IDE）協定等各種介面協定與記憶體控制器1200交換資料及訊號。主機1100及記憶體控制器1200可一起實施為各自包括中央處理單元（central processing unit，CPU）及/或圖形處理單元（graphics processing unit，GPU）的晶片上系統（system-on-chip，SoC）或應用處理器。

記憶體控制器1200可因應於主機1100的請求訊號REQ來控制子記憶體系統1300。舉例而言，記憶體控制器1200可因應於自主機1100接收的讀取請求來控制子記憶體系統1300讀取資料DQ。記憶體控制器1200可控制子記憶體系統1300因應於自主機1100接收的寫入請求來寫入資料DQ。對於該些操作，記憶體控制器1200可向子記憶體系統1300提供命令CMD及位址ADDR，且可在記憶體控制器1200與子記憶體系統1300之間發送及接收欲寫入的資料DQ或已被讀取的資料DQ。記憶體控制器1200可向子記憶體系統1300提供主時鐘訊號CK及資料時鐘訊號WCK。主時鐘訊號CK及資料時鐘訊號WCK可在記憶體控制器1200及子記憶體系統1300中用於資料通訊。作為非限制性實例，資料時鐘訊號WCK的頻率可為主時鐘訊號CK的頻率的兩倍或四倍。

子記憶體系統1300可包括多個記憶體組。舉例而言，子記憶體系統1300可包括第一記憶體組1310至第N記憶體組1320。記憶體組中的每一者可包括多個晶粒上終端電路及晶粒上終端控制電路。舉例而言，第一記憶體組1310可包括第一晶粒上終端電路1311、第二晶粒上終端電路1312及晶粒上終端控制電路1313。為說明方便起見，「晶粒上終端」在下文中縮寫為「ODT」。舉例而言，第一晶粒上終端電路1311可被稱為第一ODT電路1311，第二晶粒上終端電路1312可被稱為第二ODT電路1312，且晶粒上終端控制電路1313可被稱為ODT控制電路1313。

作為記憶體組的代表，闡述了第一記憶體組1310。

第一ODT電路1311及第二ODT電路1312中的每一者可藉由提供與發送線阻抗匹配的終端電阻來抑制訊號反射。

在本發明概念的示例性實施例中，第一ODT電路1311可電性連接至資料引腳，資料DQ經由所述資料引腳進行發送或接收。第一ODT電路1311可基於來自ODT控制電路1313的第一控制訊號CTRL_1而被賦能或去能。另外，第一ODT電路1311的終端電阻的大小可基於第一控制訊號CTRL_1而改變。

在本發明概念的示例性實施例中，第二ODT電路1312可電性連接至資料選通引腳，資料選通訊號經由所述資料選通引腳進行發送。第二ODT電路1312可基於來自ODT控制電路1313的第二控制訊號CTRL_2而被賦能或去能。另外，第二ODT電路1312的終端電阻的大小可基於第二控制訊號CTRL_2來改變。在本發明概念的示例性實施例中，資料選通訊號可對應於讀取資料選通訊號RDQS，且資料選通引腳可對應於讀取資料選通引腳。

換言之，可控制第一ODT電路1311及第二ODT電路1312的賦能及去能定時。具體而言，根據本發明概念的示例性實施例，第一記憶體組1310可使用第一控制訊號CTRL_1及第二控制訊號CTRL_2單獨地或獨立地控制第一ODT電路1311及第二ODT電路1312。換言之，第一ODT電路1311的賦能及去能定時可不同於第二ODT電路1312的賦能及去能定時。以下將參照圖式詳細闡述第一ODT電路1311及第二ODT電路1312的定時。

ODT控制電路1313可控制第一ODT電路1311及第二ODT電路1312。舉例而言，ODT控制電路1313可使用第一控制訊號CTRL_1來控制第一ODT電路1311，且使用第二控制訊號CTRL_2來控制第二ODT電路1312。

ODT控制電路1313可在第一記憶體組1310中以各種形式實施。根據本發明概念的示例性實施例，ODT控制電路1313可藉由硬體或軟體來實施。舉例而言，當ODT控制電路1313藉由硬體來實施時，ODT控制電路1313可包括控制ODT電路的電路，例如第一ODT電路1311及第二ODT電路1312。當ODT控制電路1313藉由軟體來實施時，可藉由使用內部控制邏輯或至少一個內部處理器執行各自儲存於第一記憶體組1310中的程式（或指令）及/或隨機輸入/輸出碼來控制ODT電路，例如第一ODT電路1311及第二ODT電路1312。然而，ODT控制電路1313不限於該些實施例，且可藉由軟體與硬體（例如，韌體）的組合來實施。

第一記憶體組1310可包括至少一個記憶體元件。此處，記憶體元件可為揮發性記憶體元件。揮發性記憶體元件可為隨機存取記憶體（random access memory，RAM）、動態隨機存取記憶體（dynamic RAM，DRAM）或靜態隨機存取記憶體（static RAM，SRAM），但不限於此。記憶體元件的實例可包括雙倍資料速率（DDR）同步動態隨機存取記憶體（SDRAM）、低功率雙倍資料速率（LPDDR）同步動態隨機存取記憶體、圖形低功率雙倍資料速率（GDDR）同步動態隨機存取記憶體及蘭巴斯動態隨機存取記憶體（Rambus DRAM，RDRAM）。作為另一選擇，記憶體元件可為高頻寬記憶體（high bandwidth memory，HBM）。在本發明概念的示例性實施例中，記憶體元件可為非揮發性記憶體元件。舉例而言，記憶體元件可為例如相變隨機存取記憶體（phase-change RAM，PRAM）、磁性隨機存取記憶體（magnetic RAM，MRAM）或電阻式隨機存取記憶體（resistive RAM，RRAM）等電阻型記憶體。在一些情形中，多個記憶體組中的每一者可被稱為記憶體元件。

使用ODT技術的記憶體組可在非目標ODT模式或正常ODT模式下操作。此處，正常的ODT模式可指基於由記憶體控制器提供的命令來對ODT電路進行賦能或去能的模式。非目標ODT模式可指ODT電路在預設情況下被賦能且僅當在對應的記憶體組上實行資料讀取操作時在記憶體控制器的控制下被去能的模式。根據本發明概念的示例性實施例，子記憶體系統1300或多個記憶體組可在非目標ODT模式下操作。將參照圖8詳細闡述非目標ODT模式。

在本發明概念的示例性實施例中，子記憶體系統1300可在資料讀取操作中向記憶體控制器1200提供讀取資料選通訊號RDQS。在本發明概念的示例性實施例中，讀取資料選通訊號RDQS可與資料時鐘訊號WCK同步。記憶體控制器1200可基於由子記憶體系統1300提供的讀取資料選通訊號RDQS接收讀取資料DQ。

在本發明概念的示例性實施例中，子記憶體系統1300可向記憶體控制器1200提供指示器訊號INDICATOR。指示器訊號INDICATOR可指示子記憶體系統1300支援非目標ODT模式及/或第一ODT電路1311及第二ODT電路1312可被單獨地控制。在本發明概念的示例性實施例中，子記憶體系統1300可藉由模式暫存器向記憶體控制器1200提供指示器訊號INDICATOR，且記憶體控制器1200可藉由讀取模式暫存器來獲得指示器訊號INDICATOR。基於指示器訊號INDICATOR，記憶體控制器1200可辨識出子記憶體系統1300支援非目標ODT模式及/或第一ODT電路1311及第二ODT電路1312被單獨地控制。

根據本發明概念的示例性實施例，由於第一記憶體組1310獨立地對資料處理系統1000中的第一ODT電路1311及第二ODT電路1312實行賦能及/或去能定時控制，因此可減少由讀取資料選通訊號RDQS前同步碼及/或後同步碼導致的效能劣化。

另外，由於即使當第一記憶體組1310在非目標ODT模式下操作時，第一記憶體組1310亦提供與正常ODT模式下的定時控制相同的定時控制，因此可統一記憶體控制器1200的控制操作。因此，可促進記憶體控制器1200的控制操作。

圖8示出根據本發明概念示例性實施例的用於闡釋非目標ODT模式的訊號時序圖。將參照圖7及圖8進行闡述。圖8中的第一時間點T1至第六時間點T6指示與圖4至圖6B中的時間點不同的時間點。

子記憶體系統1300可包括多個記憶體組。記憶體組可包括實行當前資料操作（例如，寫入操作或讀取操作）的目標記憶體組及不實行當前資料操作的非目標記憶體組。圖8是示出包括於非目標記憶體組中的ODT電路及包括於目標記憶體組中的ODT電路是否被賦能的時序圖。

子記憶體系統1300可在第一時間點T1與第六時間點T6之間的時間週期中通電。在子記憶體系統1300開始通電的第一時間點T1處，非目標記憶體組的ODT電路及目標記憶體組的ODT電路可被賦能。

此後，非目標記憶體組的ODT電路可維持賦能。舉例而言，非目標記憶體組的ODT電路可在第一時間點T1與第六時間點T6之間的時間週期中賦能。在本發明概念的示例性實施例中，在預設情況下，非目標記憶體組的ODT電路可維持賦能。換言之，除非記憶體控制器對非目標記憶體組的ODT電路進行去能，否則非目標記憶體組的ODT電路可維持賦能。

目標記憶體組的ODT電路可在寫入操作期間維持賦能。舉例而言，目標記憶體組的ODT電路可在實行寫入操作的第二時間點T2與第三時間點T3之間的時間週期中維持賦能。

當實行讀取操作時，目標記憶體組的ODT電路可被去能。舉例而言，目標記憶體組的ODT電路可在實行讀取操作的第四時間點T4與第五時間點T5之間的時間週期中被去能。

換言之，僅當實行讀取操作時，目標記憶體組的ODT電路才可被去能。

圖9示出根據本發明概念示例性實施例的第一記憶體組1310。圖9所示第一記憶體組1310可對應於圖1所示訊號發送及接收裝置10。將省略參照圖7對第一記憶體組1310進行的冗餘闡述。將參照圖7及圖9進行闡述。

第一記憶體組1310可包括第一ODT電路1311、第二ODT電路1312、ODT控制電路1313、資料引腳1314_1、讀取資料選通引腳1314_2及資料時鐘訊號引腳1314_3。

第一記憶體組1310可經由資料引腳1314_1將資料DQ發送至第一記憶體組1310外部的記憶體控制器1200，且可經由資料引腳1314_1自第一記憶體組1310外部接收資料DQ。欲經由資料引腳1314_1發送的資料DQ可經由第一訊號路徑1315_1提供至資料引腳1314_1。經由資料引腳1314_1接收的資料DQ可經由第一訊號路徑1315_1在第一記憶體組1310內部傳遞。第一訊號路徑1315_1可包括處理資料DQ的各種電路組件。舉例而言，第一訊號路徑1315_1可包括資料輸入/輸出緩衝器。

第一記憶體組1310可經由讀取資料選通引腳1314_2將讀取資料選通訊號RDQS發送至第一記憶體組1310外部。欲經由讀取資料選通引腳1314_2發送的讀取資料選通訊號RDQS可經由第二訊號路徑1315_2提供至讀取資料選通引腳1314_2。第二訊號路徑1315_2可包括處理讀取資料選通訊號RDQS的各種電路組件。

就資料引腳1314_1及讀取資料選通引腳1314_2而言，用語「引腳」可指與積體電路的電性連接，且可包括例如接墊或積體電路上的另一電性接觸點。

第一ODT電路1311可電性連接至資料引腳1314_1，且當第一ODT電路1311被賦能時，向連接至資料引腳1314_1的訊號線提供終端電阻。第一ODT電路1311可由ODT控制電路1313控制。舉例而言，第一ODT電路1311可基於由ODT控制電路1313提供的第一控制訊號CTRL_1來控制。在本發明概念的示例性實施例中，可基於第一控制訊號CTRL_1對第一ODT電路1311進行賦能或去能，且因此，可改變第一ODT電路1311的終端電阻。此外，第一ODT電路1311的電阻量可由ODT控制電路1313控制。

第二ODT電路1312可電性連接至讀取資料選通引腳1314_2，且當第二ODT電路1312被賦能時，向連接至讀取資料選通引腳1314_2的訊號線提供終端電阻。第二ODT電路1312可由ODT控制電路1313控制。舉例而言，第二ODT電路1312可基於由ODT控制電路1313提供的第二控制訊號CTRL_2來控制。在本發明概念的示例性實施例中，可基於第二控制訊號CTRL_2對第二ODT電路1312進行賦能或去能，且因此，可改變第二ODT電路1312的終端電阻。此外，第二ODT電路1312的電阻量可由ODT控制電路1313控制。

ODT控制電路1313可控制第一ODT電路1311及第二ODT電路1312。舉例而言，ODT控制電路1313可藉由向第一ODT電路1311提供第一控制訊號CTRL_1來控制第一ODT電路1311，且藉由向第二ODT電路1312提供第二控制訊號CTRL_2來控制第二ODT電路1312。

根據本發明概念的示例性實施例，ODT控制電路1313可單獨地或獨立地控制第一ODT電路1311及第二ODT電路1312。舉例而言，ODT控制電路1313可獨立地控制第一ODT電路1311及第二ODT電路1312的賦能及/或去能定時。

舉例而言，ODT控制電路1313可控制第一ODT電路1311及第二ODT電路1312在資料讀取操作中被去能。在此種情形中，第一ODT電路1311的去能時間點可不同於第二ODT電路1312的去能時間點。

在本發明概念的示例性實施例中，在資料讀取操作完成之前或之後，ODT控制電路1313可控制第一ODT電路1311及第二ODT電路1312被賦能，進而使得第一ODT電路1311的賦能定時可不同於第二ODT電路1312的賦能定時。

在本發明概念的示例性實施例中，在資料讀取操作完成之前或之後，ODT控制電路1313可控制第一ODT電路1311及第二ODT電路1312，進而使得第二ODT電路1312在第一ODT電路1311被賦能之後的預定時間後被賦能。第一記憶體組1310可在第一ODT電路1311被賦能之後、第二ODT電路1312被賦能之前經由資料引腳1314_1接收資料DQ。

根據本發明概念的示例性實施例，第一記憶體組1310可獨立地控制第一ODT電路1311及第二ODT電路1312的賦能及/或去能定時，藉此經由資料引腳1314_1接收資料DQ。因此，可防止當記憶體組中存在ODT電路時可能發生的由前同步碼及/或後同步碼時間導致的效能劣化。

圖10是根據相關技術的記憶體組的各種訊號的時序圖。具體而言，圖10示出當記憶體組接收資料讀取命令時的時序圖。

在根據相關技術的記憶體組中，連接至資料引腳的ODT電路與連接至讀取資料選通引腳的ODT電路被同時賦能或去能。換言之，連接至資料引腳的ODT電路與連接至讀取資料選通引腳的ODT電路被以相同的方式控制。在根據相關技術的記憶體組中，連接至資料引腳的ODT電路及連接至讀取資料選通引腳的ODT電路分別被稱為第一ODT電路及第二ODT電路。在下文中，為說明方便起見，資料訊號被稱為DQ訊號，且讀取資料選通訊號被稱為RDQS訊號。

參照圖10，在第一時間點T1處，接收資料讀取命令RD CMD。

在接收到資料讀取命令RD CMD之後，在第二時間點T2處，可對第一ODT電路及第二ODT電路進行去能。在經過特定時間之後，接收到RDQS訊號。當第一ODT電路及第二ODT電路被去能時與當接收到RDQS訊號時之間的時間差可為RDQS前同步碼時間dT_pre。

即使在RDQS訊號被完全接收之後，第一ODT電路及第二ODT電路在後處理的特定時間週期期間保持去能。僅當經過特定時間週期時，第一ODT電路及第二ODT電路才被賦能。當RDQS訊號被完全接收時與當第一ODT電路及第二ODT電路被賦能時之間的時間差可為RDQS後同步碼時間dT_post。

換言之，由於即使在所有資料均被讀取之後，第一ODT電路及第二ODT電路在RDQS後同步碼時間dT_post期間仍保持去能，寫入資料可能無法輸入至資料引腳。換言之，可能無法在RDQS後同步碼時間dT_post期間寫入資料。舉例而言，在讀取至寫入操作的情形中，當根據上述相關技術將資料寫入記憶體組中時，可能由於RDQS後同步碼而導致出現時間延遲，從而導致整個記憶體組的效能劣化。

圖11是根據本發明概念示例性實施例的記憶體組的各種訊號的時序圖。具體而言，圖11示出當記憶體組接收資料讀取命令時的時序圖。將參照圖9及圖11進行闡述。為方便說明起見，假設第一記憶體組1310是目標記憶體組。然而，本發明概念不限於此。

在第一時間點T1處，資料讀取命令RD CMD可輸入至第一記憶體組1310。

在第二時間點T2處，第一記憶體組1310可對第二ODT電路1312進行去能，換言之，在自第一時間點T1起經過第一時間週期dT1之後。舉例而言，ODT控制電路1313可控制第二ODT電路1312在第二時間點T2處去能。第一時間週期dT1可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第一時間週期dT1可為不變值或可隨著讀取潛時（read latency）而變化的可變值。

在第三時間點T3處，第一記憶體組1310可對第一ODT電路1311進行去能，換言之，在自第一時間點T1起經過第二時間週期dT2之後。舉例而言，ODT控制電路1313可控制第一ODT電路1311在第三時間點T3處去能。第二時間週期dT2可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第二時間週期dT2可為不變值或可隨著讀取潛時而變化的可變值。第二時間週期dT2可較第一時間週期dT1大RDQS前同步碼時間dT_pre。作為非限制性實例，RDQS前同步碼時間dT_pre可對應於資料時鐘訊號WCK的一至四個時鐘循環，且可根據本發明概念的示例性實施例而變化。

在第四時間點T4處，換言之，在自第一時間點T1起經過第三時間週期dT3之後，第一記憶體組1310可對第一ODT電路1311進行賦能。舉例而言，ODT控制電路1313可控制第一ODT電路1311在第四時間點T4處賦能。第三時間週期dT3可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第三時間週期dT3可為不變值或可隨著讀取潛時而變化的可變值。

在本發明概念的示例性實施例中，在第三時間點T3與第四時間點T4之間的時間週期中，可自第一記憶體組1310輸出RDQS訊號。另外，可在輸出RDQS訊號的時間週期的一部分期間輸出DQ訊號。DQ訊號可代表自第一記憶體組1310的記憶體胞元讀取的資料。

在第五時間點T5處，換言之，在自第一時間點T1起經過第四時間週期dT4之後，第一記憶體組1310可對第二ODT電路1312進行賦能。舉例而言，ODT控制電路1313可控制第二ODT電路1312在第五時間點T5處賦能。第四時間週期dT4可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第四時間週期dT4可為不變值或可隨著讀取潛時而變化的可變值。第四時間週期dT4可較第三時間週期dT3大RDQS後同步碼時間dT_post。作為非限制性實例，RDQS後同步碼時間dT_post可對應於資料時鐘訊號WCK的一至四個時鐘循環，且可根據本發明概念的示例性實施例而變化。

圖12是根據本發明概念的示例性實施例的記憶體組的各種訊號的時序圖。將著重闡述圖11與圖12之間的差異。將參照圖9及圖12進行闡述。

在第六時間點T6處，換言之，在自第一時間點T1起經過第二時間週期dT2之後，第一記憶體組1310可對第一ODT電路1311進行去能。舉例而言，在第六時間點T6處，ODT控制電路1313可控制第一ODT電路1311被去能。第二時間週期dT2可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第二時間週期dT2可為不變值或可隨著讀取潛時而變化的可變值。作為非限制性實例，RDQS前同步碼時間dT_pre可對應於資料時鐘訊號WCK的一至四個時鐘循環，且可根據本發明概念的示例性實施例而變化。

在第七時間點T7處，換言之，在自第一時間點T1起經過第三時間週期dT3之後，第一記憶體組1310可對第一ODT電路1311進行賦能。舉例而言，在第七時間點T7處，ODT控制電路1313可控制第一ODT電路1311被賦能。第三時間週期dT3可為預定值，且儲存於第一記憶體組1310中所包括的模式暫存器中。在本發明概念的示例性實施例中，第三時間週期dT3可為不變值或可隨著讀取潛時而變化的可變值。

與圖11中所示的實施例不同，第一ODT電路1311被去能的第六時間點T6可早於RDQS訊號開始輸出的第三時間點T3。另外，第一ODT電路1311被賦能的第七時間點T7可晚於RDQS訊號被完全輸出的第四時間點T4。

圖13是根據本發明概念示例性實施例的操作記憶體組的方法的流程圖。將參照圖9至圖13進行闡述。為說明方便起見，假設記憶體組是第一記憶體組1310，且第一記憶體組1310是目標記憶體組。然而，本發明概念不限於此。

在操作S220中，第一記憶體組1310可接收資料讀取命令RD CMD。舉例而言，第一記憶體組1310可自記憶體控制器接收資料讀取命令RD CMD。可在第一時間點T1處接收資料讀取命令RD CMD。

在操作S240中，第一記憶體組1310可在自第一時間點T1起經過第一時間週期dT1之後對第二ODT電路1312進行去能，且在自第一時間點T1起經過第二時間週期dT2之後對第一ODT電路1311進行去能。第二時間週期dT2可不同於第一時間週期dT1，且第二時間週期dT2可大於第一時間週期dT1。第二時間週期dT2的一部分可與第一時間週期dT1重疊。

在操作S260中，第一記憶體組1310可在自第一時間點T1起經過第三時間週期dT3之後對第一ODT電路1311進行賦能，且在自第一時間點T1起經過第四時間週期dT4之後對第二ODT電路1312進行賦能。第四時間週期dT4可不同於第三時間週期dT3，且第四時間週期dT4可大於第三時間週期dT3。第四時間週期dT4的一部分可與第三時間週期dT3重疊。

在操作S280中，在第一ODT電路1311被賦能之後、第二ODT電路1312被賦能之前，第一記憶體組1310可經由資料引腳1314_1接收資料DQ。

根據本發明概念的示例性實施例，第一記憶體組1310可獨立地控制第一ODT電路1311的賦能定時及第二ODT電路1312的賦能定時，藉此經由資料引腳1314_1接收資料DQ，而無需等待第二ODT電路1312被賦能。因此，可防止包括此種電路的元件的效能劣化。

具體而言，當連續實行資料讀取操作及資料寫入操作時，例如在讀取至寫入操作中，第一記憶體組1310可經由資料引腳1314_1接收資料DQ，而無需在RDQS後同步碼時間期間待機，藉此增強效能。

儘管已參照本發明概念的示例性實施例具體示出並闡述了本發明概念，然而將理解，在不背離如以下申請專利範圍中闡述的本發明概念的精神及範圍的條件下，可對其作出形式及細節上的各種改變。

10:訊號發送及接收裝置 100、1311:第一晶粒上終端（ODT）電路 200、1312:第二晶粒上終端（ODT）電路 300、1313:晶粒上終端（ODT）控制電路 410:第一引腳 420:第二引腳 510、1315_1:第一訊號路徑 520、1315_2:第二訊號路徑 1000:資料處理系統 1100:主機 1200:記憶體控制器 1300:子記憶體系統 1310:第一記憶體組 1314_1:資料引腳 1314_2:讀取資料選通引腳 1314_3:資料時鐘訊號引腳 1320:第N記憶體組 ADDR:位址 CK:主時鐘訊號 CMD:命令 CTRL_1:第一控制訊號 CTRL_2:第二控制訊號 DATA、DQ:資料 dT_pre:RDQS前同步碼時間 dT_post:RDQS後同步碼時間 dT1:第一時間週期 dT2:第二時間週期 dT3:第三時間週期 dT4:第四時間週期 dT5:第五時間週期 dT6:第六時間週期 INDICATOR:指示器訊號 RD CMD:資料讀取命令 RDQS:讀取資料選通訊號 REQ:請求訊號 S120、S122、S124、S140、S160、S220、S240、S260、S280:操作 Sig_1:第一訊號 Sig_2:第二訊號 T1:時間點/第一時間點 T2:第二時間點 T3:第三時間點 T4:第四時間點 T5:第五時間點 T6:第六時間點 T7:第七時間點 T8:第八時間點 WCK:資料時鐘訊號

藉由參照附圖詳細闡述本發明概念的示例性實施例，將更清楚地理解本發明概念的以上及其他特徵，在附圖中： 圖1示出根據本發明概念示例性實施例的訊號發送及接收裝置。 圖2示出根據本發明概念示例性實施例的操作訊號發送及接收裝置的方法。 圖3示出根據本發明概念示例性實施例的操作訊號發送及接收裝置的方法。 圖4是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態隨時間變化的時序圖。 圖5A及5B是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態、第一訊號及第二訊號隨時間變化的時序圖。 圖6A及6B是示出根據本發明概念示例性實施例的第一晶粒上終端電路及第二晶粒上終端電路的狀態、第一訊號及第二訊號隨時間變化的時序圖。 圖7示出根據本發明概念示例性實施例的資料處理系統。 圖8示出根據本發明概念示例性實施例的用於闡釋非目標晶粒上終端模式的訊號時序圖。 圖9示出根據本發明概念示例性實施例的第一記憶體組。 圖10是根據相關技術的記憶體組的各種訊號的時序圖。 圖11是根據本發明概念示例性實施例的記憶體組的各種訊號的時序圖。 圖12是根據本發明概念示例性實施例的記憶體組的各種訊號的時序圖。 圖13是根據本發明概念示例性實施例的操作記憶體組的方法的流程圖。

10:訊號發送及接收裝置

100:第一晶粒上終端(ODT)電路

200:第二晶粒上終端(ODT)電路

300:晶粒上終端(ODT)控制電路

410:第一引腳

420:第二引腳

510:第一訊號路徑

520:第二訊號路徑

CTRL_1:第一控制訊號

CTRL_2:第二控制訊號

Sig_1:第一訊號

Sig_2:第二訊號

Claims (22)

1. 一種訊號發送及接收裝置，包括：第一晶粒上終端電路，連接至第一引腳，且當所述第一晶粒上終端電路被賦能時，所述第一晶粒上終端電路被配置成向連接至所述第一引腳的訊號線提供第一終端電阻，第一訊號經由所述第一引腳進行發送或接收；第二晶粒上終端電路，連接至第二引腳，且當所述第二晶粒上終端電路被賦能時，所述第二晶粒上終端電路被配置成向連接至所述第二引腳的訊號線提供第二終端電阻，第二訊號經由所述第二引腳進行發送或接收；以及晶粒上終端控制電路，被配置成獨立地控制所述第一晶粒上終端電路及所述第二晶粒上終端電路中的每一者的賦能時間及去能時間，其中在所述第一晶粒上終端電路被賦能之後、所述第二晶粒上終端電路被賦能之前，所述訊號發送及接收裝置經由所述第一引腳接收所述第一訊號。
2. 如請求項1項所述的訊號發送及接收裝置，其中，當處於所述第一引腳不需要所述第一終端電阻且所述第二引腳需要所述第二終端電阻的第一模式時，所述晶粒上終端控制電路被配置成對所述第一晶粒上終端電路及所述第二晶粒上終端電路進行去能。
3. 如請求項2所述的訊號發送及接收裝置， 其中，當所述第一引腳需要所述第一終端電阻且所述第二引腳需要所述第二終端電阻的第二模式切換至所述第一模式時，所述晶粒上終端控制電路被配置成在所述第二晶粒上終端電路被去能之後的預定時間後對所述第一晶粒上終端電路進行去能。
4. 如請求項1所述的訊號發送及接收裝置，其中，當所述第一引腳不需要所述第一終端電阻且所述第二引腳不需要所述第二終端電阻的第一模式切換至所述第一引腳需要所述第一終端電阻且所述第二引腳需要所述第二終端電阻的第二模式時，所述晶粒上終端控制電路被配置成在所述第一晶粒上終端電路被賦能之後的預定時間後對所述第二晶粒上終端電路進行賦能。
5. 如請求項1所述的訊號發送及接收裝置，其中所述第一晶粒上終端電路被去能的時間週期包括於所述第二晶粒上終端電路被去能的時間週期中。
6. 如請求項5所述的訊號發送及接收裝置，其中所述訊號發送及接收裝置在所述第一晶粒上終端電路被去能的所述時間週期中經由所述第一引腳發送所述第一訊號，且在所述第二晶粒上終端電路被去能的所述時間週期中經由所述第二引腳發送所述第二訊號。
7. 如請求項6所述的訊號發送及接收裝置，其中所述訊號發送及接收裝置在所述第一晶粒上終端電路被去能的所述時間週期中經由所述第二引腳發送所述第二訊號。
8. 一種操作經由第一引腳及第二引腳發送或接收訊號的裝置的方法，所述方法包括：對第一晶粒上終端電路及第二晶粒上終端電路進行去能，所述第一晶粒上終端電路連接至所述第一引腳，且當所述第一晶粒上終端電路被賦能時，所述第一晶粒上終端電路向連接至所述第一引腳的訊號線提供第一終端電阻，且所述第二晶粒上終端電路連接至所述第二引腳，且當所述第二晶粒上終端電路被賦能時，所述第二晶粒上終端電路向連接至所述第二引腳的訊號線提供第二終端電阻；對所述第一晶粒上終端電路進行賦能；在所述第一晶粒上終端電路被賦能之後的一時間週期後對所述第二晶粒上終端電路進行賦能；以及在所述第一晶粒上終端電路被賦能之後、所述第二晶粒上終端電路被賦能之前，經由所述第一引腳接收所述訊號。
9. 如請求項8所述的方法，其中對所述第一晶粒上終端電路及所述第二晶粒上終端電路進行去能包括：對所述第二晶粒上終端電路進行去能；以及在自所述第二晶粒上終端電路被去能時起經過第一時間週期之後，對所述第一晶粒上終端電路進行去能。
10. 如請求項8所述的方法，更包括：在所述第一晶粒上終端電路被去能之後、所述第一晶粒上終 端電路被賦能之前，經由所述第一引腳發送第一訊號；以及在所述第二晶粒上終端電路被去能之後、所述第二晶粒上終端電路被賦能之前，經由所述第二引腳發送第二訊號。
11. 如請求項10所述的方法，其中發送所述第二訊號包括在所述第一晶粒上終端電路被去能之後、所述第一晶粒上終端電路被賦能之前，經由所述第二引腳發送所述第二訊號。
12. 一種記憶體元件，包括：第一晶粒上終端電路，連接至用於發送或接收資料訊號的資料引腳，且當所述第一晶粒上終端電路被賦能時，所述第一晶粒上終端電路被配置成向連接至所述資料引腳的訊號線提供第一終端電阻；第二晶粒上終端電路，連接至用於發送或接收讀取資料選通訊號的讀取資料選通引腳，且當所述第二晶粒上終端電路被賦能時，所述第二晶粒上終端電路被配置成向連接至所述讀取資料選通引腳的訊號線提供第二終端電阻；以及晶粒上終端控制電路，被配置成獨立地控制所述第一晶粒上終端電路的賦能定時或去能定時以及所述第二晶粒上終端電路的賦能定時或去能定時，其中在所述第一晶粒上終端電路被賦能之後、所述第二晶粒上終端電路被賦能之前，所述記憶體元件經由所述資料引腳自所述記憶體元件外部接收所述資料訊號。
13. 如請求項12所述的記憶體元件，其中所述晶粒上終端控制電路被配置成在自所述記憶體元件接收到資料讀取命令起經過第一時間週期之後對所述第二晶粒上終端電路進行去能，且在自所述記憶體元件接收到所述資料讀取命令起經過第二時間週期之後對所述第一晶粒上終端電路進行去能，所述第二時間週期大於所述第一時間週期。
14. 如請求項12所述的記憶體元件，其中所述晶粒上終端控制電路被配置成在自所述記憶體元件接收到資料讀取命令起經過第三時間週期之後對所述第一晶粒上終端電路進行賦能，且在自所述記憶體元件接收到所述資料讀取命令起經過第四時間週期之後對所述第二晶粒上終端電路進行賦能，所述第四時間週期大於所述第三時間週期。
15. 如請求項12所述的記憶體元件，其中在所述第一晶粒上終端電路被去能之後、所述第一晶粒上終端電路被賦能之前，所述記憶體元件經由所述資料引腳將所述資料訊號發送至所述記憶體元件外部，且經由所述讀取資料選通引腳將所述讀取資料選通訊號發送至所述記憶體元件外部。
16. 如請求項12所述的記憶體元件，更包括用於自所述記憶體元件外部接收資料時鐘訊號的資料時鐘訊號引腳，其中所述讀取資料選通引腳被配置成在所述記憶體元件的讀取操作中輸出與所述資料時鐘訊號同步的訊號作為所述讀取資料 選通訊號。
17. 如請求項12所述的記憶體元件，其中所述記憶體元件藉由模式暫存器在所述記憶體元件外部提供指示訊號，所述指示器訊號指示所述記憶體元件具有獨立地控制所述第一晶粒上終端電路及所述第二晶粒上終端電路的能力。
18. 一種操作記憶體元件的方法，所述記憶體元件經由資料引腳發送或接收資料訊號且經由讀取資料選通引腳發送讀取資料選通訊號，所述方法包括：自所述記憶體元件外部接收資料讀取命令；對第一晶粒上終端電路及第二晶粒上終端電路進行去能，所述第一晶粒上終端電路連接至所述資料引腳，且當所述第一晶粒上終端電路被賦能時，所述第一晶粒上終端電路向連接至所述資料引腳的訊號線提供第一終端電阻，且所述第二晶粒上終端電路連接至所述讀取資料選通引腳，且當所述第二晶粒上終端電路被賦能時，所述第二晶粒上終端電路向連接至所述讀取資料選通引腳的訊號線提供第二終端電阻；對所述第一晶粒上終端電路進行賦能；以及在所述第一晶粒上終端電路被賦能之後的一時間週期後，對所述第二晶粒上終端電路進行賦能。
19. 如請求項18所述的方法，其中對所述第一晶粒上終端電路及所述第二晶粒上終端電路 進行去能包括：自接收到所述資料讀取命令時起經過第一時間週期之後，對所述第二晶粒上終端電路進行去能；以及自接收到所述資料讀取命令時起經過第二時間週期之後，對所述第一晶粒上終端電路進行去能，所述第二時間週期大於所述第一時間週期。
20. 如請求項18所述的方法，更包括在所述第一晶粒上終端電路被賦能之後、所述第二晶粒上終端電路被賦能之前，經由所述資料引腳自所述記憶體元件外部接收所述資料訊號。
21. 如請求項18所述的方法，更包括在所述第一晶粒上終端電路被去能之後、所述第一晶粒上終端電路被賦能之前，經由所述資料引腳將所述資料訊號發送至所述記憶體元件外部，且經由所述讀取資料選通引腳將所述讀取資料選通訊號發送至所述記憶體元件外部。
22. 如請求項18所述的方法，更包括藉由模式暫存器在所述記憶體元件外部提供指示器訊號，所述指示器訊號指示所述記憶體元件具有獨立地控制所述第一晶粒上終端電路及所述第二晶粒上終端電路的能力。

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