TWI733460B

TWI733460B - 記憶體裝置的寫入方法及記憶體系統

Info

Publication number: TWI733460B
Application number: TW109117028A
Authority: TW
Inventors: 李亞叡; 陳冠復
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-05-22
Filing date: 2020-05-22
Publication date: 2021-07-11
Also published as: TW202145208A

Abstract

本發明提供一種記憶體裝置的寫入方法及一種記憶體系統，其中所述記憶體裝置的寫入方法包括以下步驟。首先，提出寫入命令。接著，根據記憶體裝置的溫度資料決定欲對記憶體裝置包括的記憶胞串提供的脈衝的寬度。再來，對記憶胞串提供脈衝，以進行寫入操作。上述脈衝的寬度隨著記憶體裝置的溫度升高而減小。

Description

記憶體裝置的寫入方法及記憶體系統

本發明是有關於一種半導體裝置及其操作方法，且特別是有關於一種記憶體裝置的寫入方法及一種記憶體系統。

在對記憶體裝置進行寫入操作時，記憶體裝置中被選定的字元線會被施加寫入脈衝以供給至被選定的記憶胞，對於在同一字元線上未被選定的記憶胞而言，通常會對其所在的記憶串施加抑制電壓以使其具有較高的通道電位，藉以避免未被選定的記憶胞產生FN穿隧效應（Fowler-Nordheim Tunneling Effect）。然而，當記憶體裝置在高溫下進行寫入操作時，記憶胞產生的漏電流較大，其使未被選定的記憶胞的通道電位在進行寫入操作的過程時逐步地下降，最終使其受到嚴重的寫入干擾。

圖1示出習知技術的記憶體裝置在進行寫入操作時的電壓波形圖。如圖1所示，施加至字元線的脈衝（包括寫入脈衝VPGM_C以及通過脈衝VPASS_C）的寬度BW_C不隨溫度而改變，因此，當習知技術的記憶體裝置在高溫下進行寫入操作時，在被選定的字元線上的未被選定的記憶胞的通道電位Vch_C的值將因較大漏電流的產生而從Vch_C1逐步下降為Vch_C2，其具有較大的下降幅度量∆Vch_C。此將使得同一字元線上未被選定的記憶胞受到影響而降低防止寫入干擾的能力。

本發明提供一種記憶體裝置的寫入方法及一種記憶體系統，其可避免未被選定的記憶胞受到寫入干擾。

本發明的記憶體裝置的寫入方法包括以下步驟。首先，提出寫入命令。接著，根據記憶體裝置的溫度資料決定欲對記憶體裝置包括的記憶胞串提供的脈衝的寬度。再來，對記憶胞串提供脈衝，以進行寫入操作。上述脈衝的寬度隨著記憶體裝置的溫度升高而減小。

本發明的記憶體系統包括記憶體裝置、控制器以及溫度感測器。記憶體裝置包括記憶胞陣列、位址解碼器、電壓產生器、頁緩衝器以及控制邏輯。記憶胞陣列包括多個記憶胞串。位址解碼器耦接至記憶胞陣列。電壓產生器耦接至位址解碼器，用以產生對記憶胞串提供的脈衝。頁緩衝器耦接至記憶胞陣列。控制邏輯耦接至位址解碼器、電壓產生器以及頁緩衝器。控制器耦接至記憶體裝置，用以對記憶體裝置提出寫入命令。溫度感測器用以取得記憶體裝置的溫度資料，其中溫度感測器位於記憶體裝置中或控制器中。上述的控制邏輯根據記憶體裝置的溫度資料決定欲對記憶體裝置包括的記憶胞串提供的脈衝的寬度。上述脈衝的寬度隨著記憶體裝置的溫度升高而減小。

基於上述，本發明的記憶體裝置的寫入方法藉由使施加至記憶胞串的脈衝的寬度隨著記憶體裝置的溫度升高而減小，因此，本發明的記憶體裝置在高溫下進行寫入操作時，未被選定的記憶胞的通道電位的下降幅度量較小，以使其仍具有防止寫入干擾的能力。

圖2繪示根據本發明的一實施例的記憶體系統，且圖3繪示依據圖2的記憶胞陣列中的元件。請同時參照圖2與圖3，本實施例的記憶體系統10a包括記憶體裝置100a、控制器200a以及溫度感測器300。

在一些實施例中，記憶體裝置100a包括記憶胞陣列110、位址解碼器120、電壓產生器130、頁緩衝器140以及控制邏輯150。

記憶胞陣列110包括多個記憶胞串CS ₁~CS _m，其中記憶胞串CS ₁~CS _m中的每一者各自連接到位元線BL ₁~BL _m。在一些實施例中，多個記憶胞串CS ₁~CS _m中的每一者可包括源極選擇閘極電晶體SGS _k、SGS _k+1、彼此串聯連接的多個記憶胞以及汲極選擇閘極電晶體SGD _k、SGD _k+1。源極選擇閘極電晶體SGS _k、SGS _k+1各自連接到源極選擇線SSL _k、SSL _k+1，多個記憶胞各自連接到字元線WL _n-2~WL _n+2，且汲極選擇閘極電晶體SGD _k、SGD _k+1各自連接到汲極選擇線DSL _k、DSL _k+1。另外，源極選擇閘極電晶體SGS _k的源極側連接到共用源極線CSRC，且汲極選擇閘極電晶體SGD _k的汲極側連接到相應的位元線。在一些實施例中，共用源極線CSRC共同地連接到多個記憶胞串CS ₁~CS _m。

在一些實施例中，汲極選擇線DSL _k、DSL _k+1、字元線WL _n-2~WL _n+2以及源極選擇線SSL _k、SSL _k+1由位址解碼器120控制，位元線BL ₁~BL _m由頁緩衝器140控制，且共用源極線CSRC由控制邏輯150控制。

位址解碼器120耦接至記憶胞陣列110。詳細地說，位址解碼器120藉由汲極選擇線DSL _k、DSL _k+1、字元線WL _n-2~WL _n+2以及源極選擇線SSL _k、SSL _k+1耦接至記憶胞陣列110。在一些實施例中，位址解碼器120配置以在控制邏輯150的控制下操作。舉例而言，位址解碼器120可藉由控制邏輯150以接收來自外部的位址資料，其中位址資料可包括字元線位址以及位元線位址。在一些實施例中，位址解碼器120包括字元線解碼器（未示出）以及位元線解碼器（未示出）。

字元線解碼器可用於對字元線位址進行解碼，以根據經解碼的字元線位址將從電壓產生器130提供的脈衝施加到汲極選擇線DSL _k、DSL _k+1、字元線WL _n-2~WL _n+2以及源極選擇線SSL _k、SSL _k+1。舉例而言，在執行寫入操作的期間，字元線解碼器可將寫入脈衝施加至被選定的字元線WL _n，以對字元線WL _n上的被選定的記憶胞MC _n進行寫入操作，而未被選定的記憶胞（例如記憶胞MCI _n）則需進行抑制，且將小於寫入脈衝的通過脈衝施加至未被選定的字元線WL _n-2、WL _n-1、WL _n+1、WL _n+2。位元線解碼器可用於對位元線位址進行解碼，以根據經解碼的位元線位址選擇記憶胞陣列110中的其中一個記憶胞列。

電壓產生器130耦接至位址解碼器120，且用以產生對記憶胞串CS ₁~CS _m提供的脈衝。在一些實施例中，電壓產生器130包括多個內部電源，且在控制邏輯150的控制下啟動所述多個內部電源以生成多個脈衝，其中生成的多個脈衝藉由位址解碼器120而施加到字元線WL _n-2~WL _n+2。

頁緩衝器140耦接至記憶胞陣列110。在一些實施例中，頁緩衝器140可包括與位元線BL ₁~BL _m各自連接的多個頁緩衝單元（未示出），且在控制邏輯150的控制下操作。舉例而言，在寫入操作的期間，頁緩衝器140接收來自控制邏輯150的寫入資料，在寫入脈衝被施加到被選定的字元線WL _n時，頁緩衝器140藉由位元線BL ₁~BL _m將上述寫入資料發送至被選定的記憶胞。

控制邏輯150耦接至位址解碼器120、電壓產生器130以及頁緩衝器140。在一些實施例中，控制邏輯150自控制器200a接收寫入命令和位址資料，並回應寫入命令而控制位址解碼器120、電壓產生器130以及頁緩衝器140。另外，控制邏輯150將上述的位址資料發送至位址解碼器120。

控制器200a耦接至記憶體裝置100a，且用以對記憶體裝置100a提出寫入命令。在一些實施例中，控制器200a自主機裝置（未示出）接受寫入命令，以控制記憶體裝置100a。

溫度感測器300位於記憶體裝置100a中，且耦接至控制邏輯150。溫度感測器300用以取得記憶體裝置100a的溫度資料TD。在本實施例中，溫度感測器300在特定的時間間隔感測記憶體裝置100a的溫度，並產生溫度資料TD，之後，回應於控制邏輯150的指示以將溫度感測器300產生的溫度資料TD藉由控制邏輯150以供給至電壓產生器130，使電壓產生器130可根據溫度資料TD來產生各種脈衝。

在本實施例中，溫度感測器300將記憶體裝置100a的溫度轉換為溫度資料TD，其中溫度資料TD為n位元的溫度碼，且n為大於或等於1的自然數。以下列舉示例性實施例對溫度資料TD為3位元的溫度碼的情況來進行說明，但需注意本發明不以此為限。

[表1]

溫度碼	記憶體裝置100a的溫度範圍
000	小於-45°C（第一溫度值）
001	大於-45°C（第一溫度值）且小於-15°C（第二溫度值）
010	大於-15°C（第二溫度值）且小於15°C（第三溫度值）
011	大於15°C（第三溫度值）且小於45°C（第四溫度值）
100	大於45°C（第四溫度值）且小於75°C（第五溫度值）
101	大於75°C（第五溫度值）且小於105°C（第六溫度值）
110	大於105°C（第六溫度值）且小於135°C（第七溫度值）
111	大於135°C（第七溫度值）

如表1所示，在溫度資料TD為3位元的溫度碼時，選出七個溫度值以將溫度的範圍分成八份（2的三次方）來進行溫度資料TD的轉換。在本實施例中，七個溫度值各自為-45°C（第一溫度值）、-15°C（第二溫度值）、15°C（第三溫度值）、45°C（第四溫度值）、75°C（第五溫度值）、105°C（第六溫度值）以及135°C（第七溫度值）。溫度碼的第1位元是用以判定記憶體裝置100a的溫度與第四溫度值（即，45°C，以下針對類似的情況不再贅述）之間的關係。舉例而言，當記憶體裝置100a的溫度高於第四溫度值時，溫度碼的第1位元為“1”。相對地，當記憶體裝置100a的溫度低於第四溫度值時，溫度碼的第1位元為“0”。溫度碼的第2位元是繼續用以判定記憶體裝置100a的溫度與第二溫度值與第六溫度值之間的關係。詳細地說，在溫度碼的第1位元為“0”時，比較記憶體裝置100a的溫度與第二溫度值的關係，且在溫度碼的第1位元為“1”時，比較記憶體裝置100a的溫度與第六溫度值的關係。舉例而言，當記憶體裝置100a的溫度高於第二溫度值或第六溫度值時，溫度碼的第2位元為“1”。相對地，當記憶體裝置100a的溫度低於第二溫度值或第六溫度值時，溫度碼的第1位元為“0”。溫度碼的第3位元是繼續用以判定記憶體裝置100a的溫度與第一溫度值、第三溫度值、第五溫度值與第七溫度值之間的關係。詳細地說，在溫度碼的第1位元與第2位元皆為“0”時，比較記憶體裝置100a的溫度與第一溫度值的關係，在溫度碼的第1位元為“0”與第2位元為“1”時，比較記憶體裝置100a的溫度與第三溫度值的關係，在溫度碼的第1位元為“1”與第2位元為“0”時，比較記憶體裝置100a的溫度與第五溫度值的關係，且在溫度碼的第1位元與第2位元皆為“1”時，比較記憶體裝置100a的溫度與第七溫度值的關係。舉例而言，當記憶體裝置100a的溫度高於第一溫度值、第三溫度值、第五溫度值或第七溫度值時，溫度碼的第3位元為“1”。相對地，當記憶體裝置100a的溫度低於第一溫度值、第三溫度值、第五溫度值或第七溫度值時，溫度碼的第3位元為“0”。

舉例而言，當記憶體裝置100a的溫度為80°C時，其的溫度判定大於第四溫度值，因此溫度碼的第1位元為“1”。之後，在溫度碼的第1位元為“1”的情況下比較記憶體裝置100a的溫度與第六溫度值的關係，判定其的溫度判定小於第六溫度值，因此溫度碼的第2位元為“0”。接著，在溫度碼的第1位元為“1”與第2位元為“0”的情況下比較記憶體裝置100a的溫度與第五溫度值的關係，判定其的溫度判定小於第五溫度值，因此溫度碼的第3位元為“0”。基於此，溫度感測器300將上述記憶體裝置100a的溫度轉為溫度碼“100”，並藉由控制邏輯150將其供給至電壓產生器130，使電壓產生器130可據此產生所欲的脈衝。在本實施例中，電壓產生器130產生的寫入脈衝與通過脈衝的寬度隨著記憶體裝置100a的溫度升高而減小。另外，在一些實施例中，電壓產生器130產生的寫入脈衝與通過脈衝的幅度隨著所述記憶體裝置100a的溫度升高而增大。總的來說，電壓產生器130產生的脈衝的寬度或幅度會隨著記憶體裝置100a的溫度改變，以下的實施例將仔細介紹。

圖4繪示根據本發明的另一實施例的記憶體系統。在此必須說明的是，圖4的實施例沿用圖2的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖4的實施例中至少一部份未省略的描述可參閱後續內容。

請參照圖4，在圖4所繪示的實施例中，記憶體系統10b與記憶體系統10a的差異在於：本實施例的溫度感測器300未設置於記憶體裝置100b中，而是設置於控制器200b中。在此情況下，控制器200b可直接對溫度感測器300發出指示，以取得記憶體裝置100b的溫度資料TD。在取得記憶體裝置100b的溫度資料TD之後，控制器200b對記憶體裝置100b提出寫入命令，控制邏輯150回應寫入命令而控制電壓產生器130根據溫度資料TD來產生各種所欲的脈衝。

請參照圖5，圖5繪示本發明的一實施例的記憶體裝置的寫入方法的流程圖。圖5描述的記憶體裝置以上述的記憶體裝置100a為例子，但需注意本發明不以此為限。

本實施例的記憶體裝置的寫入方法500包括以下步驟。首先，在步驟S510中，提出寫入命令。之後，在步驟S520中，取得記憶體裝置的溫度資料。接著，在步驟S530中，根據記憶體裝置的溫度資料決定欲對記憶體裝置包括的記憶胞串提供的脈衝的寬度。再來，在步驟S540中，對記憶胞串提供脈衝，以進行寫入操作。在此預先說明的是，步驟S510與步驟S520的執行方式可參照上述實施例，以下不予以贅述。

在此請同步參照圖5、圖6以及表1，其中圖6繪示本發明的一實施例的記憶體裝置在不同溫度下進行寫入操作時的電壓波形圖。

在執行步驟S530時，電壓產生器130欲產生的脈衝的寬度會隨著記憶體裝置100a的溫度升高而減小。舉例而言，若記憶體裝置100a的溫度處於相對高溫（例如高於第七溫度值）時，則將欲施加至被選定的字元線WL _n的寫入脈衝VPGM_HT決定為具有寬度BW_HT，且將欲施加至未被選定的字元線WL _n-2、WL _n-1、WL _n+1、WL _n+2的通過脈衝VPASS_HT亦決定為具有寬度BW_HT。若記憶體裝置100a的溫度處於常溫（例如約為第四溫度值）時，則將欲施加至被選定的字元線WL _n的寫入脈衝VPGM_RT決定為具有寬度BW_RT，且將欲施加至未被選定的字元線WL _n-2、WL _n-1、WL _n+1、WL _n+2的通過脈衝VPASS_RT亦決定為具有寬度BW_RT。若記憶體裝置100a的溫度處於相對低溫（例如低於第一溫度值）時，則將欲施加至被選定的字元線WL _n的寫入脈衝VPGM_LT決定為具有寬度BW_LT，且將欲施加至未被選定的字元線WL _n-2、WL _n-1、WL _n+1、WL _n+2的通過脈衝VPASS_LT亦決定為具有寬度BW_LT。在本實施例中，BW_HT> BW_RT>BW_LT。另外，在一些實施例中，電壓產生器130欲產生的脈衝的幅度可隨著記憶體裝置100a的溫度升高而增大，如圖6所示。

以下列舉示例性實施例對記憶體裝置的溫度與寫入脈衝的寬度的關係來進行說明，但需注意本發明不以此為限。

[表2]

記憶體裝置100a的溫度範圍	寫入脈衝的寬度
小於-45°C	預定時間+3*補償值
大於-45°C且小於-15°C	預定時間+2*補償值
大於-15°C且小於15°C	預定時間+1*補償值
大於15°C且小於45°C	預定時間
大於45°C且小於75°C	預定時間-1*補償值
大於75°C且小於105°C	預定時間-2*補償值
大於105°C且小於135°C	預定時間-3*補償值
大於135°C	預定時間-4*補償值

上述表2中的預定時間例如為10微秒，且補償值例如為1微秒。然而，需注意的是，表2中的數據僅為示例而非用以限制本發明。總的來說，本實施例的電壓產生器130欲產生的寫入脈衝的寬度會隨著記憶體裝置100a的溫度升高而減小。

在執行步驟S540時，根據記憶體裝置100a的溫度來提供所欲的脈衝。在本實施例中，欲對字元線WL _n上的記憶胞MC _n進行寫入操作，因此，同一字元線WL _n上的記憶胞MCI _n需進行抑制。

當記憶體裝置100a的溫度處於相對高溫來進行寫入操作時，被選定的字元線WL _n接收來自電壓產生器130的寫入脈衝VPGM_HT。在寫入操作的過程中，記憶胞MCI _n的通道電位Vch_HT的值因漏電流的產生而從Vch_HT1下降為Vch_HT2，然而，由於寫入脈衝VPGM_HT的寬度BW_HT較短（即，寫入時間短），因此，記憶胞MCI _n的通道電位Vch_HT因漏電流的影響而導致的下降幅度量∆Vch_HT較小（與習知技術相比），藉此可避免記憶胞MCI _n因漏電流受到較大的影響而降低防止寫入干擾的能力。

當記憶體裝置100a的溫度處於常溫來進行寫入操作時，被選定的字元線WL _n接收來自電壓產生器130的寫入脈衝VPGM_RT，由於記憶胞MCI _n的通道電位在此溫度的下降幅度較小而可不刻意縮減寫入脈衝VPGM_RT的寬度BW_RT，即，記憶胞MCI _n在此溫度的防止寫入干擾的能力不受影響。

當記憶體裝置100a的溫度處於相對低溫來進行寫入操作時，被選定的字元線WL _n接收來自電壓產生器130的寫入脈衝VPGM_LT，由於記憶胞MCI _n的通道電位在此溫度的下降幅度更小而可選擇增加寫入脈衝VPGM_LT的寬度BW_LT，以使電壓產生器130提供的寫入脈衝VPGM_LT的幅度可下降。另外，記憶胞MCI _n在此溫度的防止寫入干擾的能力亦不受影響。基於此，由於記憶體裝置100a在低溫下進行寫入操作時，記憶胞MCI _n的通道電位較不受漏電流影響，因此，藉由增加施加至選定的字元線WL _n的寫入脈衝VPGM_LT的寬度BW_LT，可補償記憶體裝置100a在高溫下使用的大幅度的偏壓。

另外，通過脈衝VPASS_HT、VPASS_RT、VPASS_LT亦隨著溫度改變各自具有不同的寬度，其關係如同上述實施例所記載，於此不再贅述。

請參照圖7，圖7繪示本發明的另一實施例的記憶體裝置的寫入方法的流程圖。圖7描述的記憶體裝置以上述的記憶體裝置100b為例子，但需注意本發明不以此為限。在此必須說明的是，圖7的實施例沿用圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述，而圖7的實施例中至少一部份未省略的描述可參閱後續內容。

請參照圖7，在步驟S710中，取得記憶體裝置的溫度資料。之後，在步驟S720中，提出帶有記憶體裝置的溫度資料的寫入命令。接著，在步驟S730中，根據記憶體裝置的溫度資料決定欲對記憶體裝置包括的記憶胞串提供的脈衝的寬度。再來，在步驟S740中，對記憶胞串提供脈衝，以進行寫入操作。

本實施例的寫入方法700與寫入方法500的主要差異在於：本實施例的寫入方法700是先取得記憶體裝置100b的溫度資料TD後，才根據溫度資料TD對記憶體裝置100b提出寫入命令。

值得說明的是，本案的上述實施例可應用至二維反及閘快閃記憶體或三維反及閘快閃記憶體。另外，本案的上述實施例可應用至單層儲存單元（single-level cell；SLC）、雙層儲存單元（multi-level cell；MLC）、三層儲存單元（triple-level cell；TLC）或四層儲存單元（quad-level cell；QLC）。

綜上所述，本發明的記憶體裝置的寫入方法藉由使施加至記憶胞串的脈衝的寬度隨著記憶體裝置的溫度升高而減小，在本發明的記憶體裝置於高溫下進行寫入操作時，施加至選定的字元線的寫入脈衝的寬度較小而提升被選定的記憶胞的寫入速度，基於此，同一字元線上未被選定的記憶胞受漏電流的影響可減少，即，未被選定的記憶胞的通道電位的下降幅度量較小，以使其仍具有防止寫入干擾的能力。另外，本發明的記憶體裝置在低溫下進行寫入操作時，記憶胞的通道電位的下降幅度量較不受漏電流影響，因此，可增加施加至選定的字元線的寫入脈衝的寬度，以補償本發明的記憶體裝置在高溫下使用的大幅度的偏壓。

10a、10b:記憶體系統 100a、100b:記憶體裝置 110:記憶胞陣列 120:位址解碼器 130:電壓產生器 140:頁緩衝器 150:控制邏輯 200a、200b:控制器 300:溫度感測器 BL ₁~BL _m:位元線 BW_C、BW_HT、BW_LT、BW_RT:寬度 CS ₁~CS _m:記憶胞串 CSRC:共用源極線 DSL _k、DSL _k+1:汲極選擇線 MC _n、MCI _n:記憶胞 SGD _k、SGD _k+1:汲極選擇閘極電晶體 SGS _k、SGS _k+1:源極選擇閘極電晶體 SSL _k、SSL _k+1:源極選擇線 TD:溫度資料 Vch_C、Vch_HT:通道電位 Vch_C1、Vch_C2、Vch_HT1、Vch_HT2:通道電位的值 ∆Vch_C、∆Vch_HT:下降幅度量 VPASS_C、VPASS_HT、VPASS_LT、VPASS_RT:通過脈衝 VPGM_C、VPGM_HT、VPGM_LT、VPGM_RT:寫入脈衝 WL _n-2~WL _n+2:字元線

圖1是習知的記憶體裝置在進行寫入操作時的的電壓波形圖。圖2繪示根據本發明的一實施例的記憶體系統。圖3繪示依據圖2的記憶胞陣列中的元件。圖4繪示根據本發明的另一實施例的記憶體系統。圖5繪示本發明的一實施例的記憶體裝置的寫入方法的流程圖。圖6繪示本發明的一實施例的記憶體裝置在不同溫度下進行寫入操作時的電壓波形圖。圖7繪示本發明的另一實施例的記憶體裝置的寫入方法的流程圖。

500:寫入方法

S510、S520、S530、S540:步驟

Claims

一種快閃記憶體裝置的寫入方法，包括：提出寫入命令；根據所述快閃記憶體裝置的溫度資料決定欲對所述快閃記憶體裝置包括的記憶胞串提供的脈衝的寬度；以及對所述記憶胞串提供所述脈衝，以進行寫入操作，其中在對所述記憶胞串提供所述脈衝的步驟中，所述脈衝包括寫入脈衝以及通過脈衝，所述寫入脈衝藉由被選定的字元線提供給所述記憶胞串，且所述通過脈衝藉由未被選定的字元線提供給所述記憶胞串，其中所述通過脈衝的所述寬度隨著所述快閃記憶體裝置的溫度升高而減小。
如請求項1所述的快閃記憶體裝置的寫入方法，其中在提出所述寫入命令之後，取得所述快閃記憶體裝置的所述溫度資料。
如請求項1所述的快閃記憶體裝置的寫入方法，其中在提出所述寫入命令之前，取得所述快閃記憶體裝置的所述溫度資料。
如請求項1所述的快閃記憶體裝置的寫入方法，其中所述快閃記憶體裝置的所述溫度資料為n位元的溫度碼，且n為大於或等於1的自然數。
如請求項1所述的快閃記憶體裝置的寫入方法，其中所述寫入脈衝的幅度隨著所述快閃記憶體裝置的溫度升高而增大。
如請求項1所述的快閃記憶體裝置的寫入方法，其中所述通過脈衝的幅度隨著所述快閃記憶體裝置的溫度升高而增大。
一種快閃記憶體系統，包括：快閃記憶體裝置，包括：記憶胞陣列，包括多個記憶胞串；位址解碼器，耦接至所述記憶胞陣列；電壓產生器，耦接至所述位址解碼器，用以產生對所述多個記憶胞串提供的脈衝；頁緩衝器，耦接至所述記憶胞陣列；以及控制邏輯，耦接至所述位址解碼器、所述電壓產生器以及所述頁緩衝器；控制器，耦接至所述快閃記憶體裝置，用以對所述快閃記憶體裝置提出寫入命令；以及溫度感測器，用以取得所述快閃記憶體裝置的溫度資料，其中所述溫度感測器位於所述快閃記憶體裝置中或所述控制器中，其中當所述溫度感測器位於所述快閃記憶體裝置中時，所述溫度感測器與所述控制邏輯耦接，其中所述控制邏輯根據所述快閃記憶體裝置的所述溫度資料決定欲對所述快閃記憶體裝置包括的所述多個記憶胞串提供的脈衝的寬度，其中所述脈衝包括寫入脈衝以及通過脈衝，所述寫入脈衝藉由被選定的字元線提供給所述多個記憶胞串中被選定的記憶胞，且所述通過脈衝藉由未被選定的字元線提供給所述多個記憶胞串中未被選定的記憶胞，其中所述通過脈衝的所述寬度隨著所述快閃記憶體裝置的溫度升高而減小。
如請求項7所述的快閃記憶體系統，其中所述快閃記憶體裝置的所述溫度資料為n位元的溫度碼，且n為大於或等於1的自然數。
如請求項7所述的快閃記憶體系統，其中所述寫入脈衝的幅度隨著所述快閃記憶體裝置的溫度升高而增大。