JP5334954B2 - 不揮発性メモリのプログラミング禁止スキームの選択的な使用 - Google Patents

Description

本発明は、概して不揮発性メモリ装置のプログラミング技術に関する。

半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。その中でも最も普及している不揮発性半導体メモリは、フラッシュＥＥＰＲＯＭを含む電気的消去プログラミングが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）と、電子的プログラミングが可能な読み取り専用メモリ（ＥＰＲＯＭ）である。

フラッシュメモリシステムの一例は、２個の選択ゲートの間に直列配置された複数のトランジスタを内蔵したＮＡＮＤ構造を使用する。直列したトランジスタと選択ゲートはＮＡＮＤストリングと呼ばれる。図１は、１個のＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１、図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に直列配置された４個のトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０は、ビットライン末端１２６を介してＮＡＮＤストリングをビットラインに接続する。選択ゲート１２２は、ソースライン末端１２８を介してＮＡＮＤストリングをソースラインに接続する。選択ゲート１２０は、選択ゲート１２０の制御ゲート１２０ＣＧに適切な電圧が印加されることによって制御される。選択ゲート１２２は、選択ゲート１２２の制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲート及びフローティングゲートを備えている。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続しており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続しており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続しており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続している。

図３は、上述したＮＡＮＤストリングの断面図である。図３に示すように、ＮＡＮＤストリングのトランジスタ（セル又はメモリセルとも呼ばれる）は、ｐウェル領域１４０内に形成されている。各トランジスタは、制御ゲート（１００ＣＧ，１０２ＣＧ，１０４ＣＧ、１０６ＣＧ）とフローティングゲート（１００ＦＧ，１０２ＦＧ，１０４ＦＧ，１０６ＦＧ）で構成された積層ゲート構造を備えている。フローティングゲートは、ｐウェルの表面上の酸化膜あるいは他の誘電性複合膜の頂部に形成されている。制御ゲートは、フローティングゲートの上に設けられている。制御ゲートとフローティングゲートの間には、両者を分離させるための酸化膜、又は他の隔離誘電層が設けられている。図３では、トランジスタ１２０、１２２の制御ゲートとフローティングゲートも示されていることに留意する。しかし、トランジスタ１２０、１２２の場合、制御ゲートとフローティングゲートは電気的に接続している。メモリセル（１００、１０２、１０４、１０６）の制御ゲートはワードラインを形成している。隣接した複数のセルが、Ｎ＋ドープした層１３０、１３２、１３４、１３６、１３８を共用しているので、これらのセルがお互い連続接続してＮＡＮＤストリングを形成している。Ｎ＋ドープした層は、各セルのソース及びドレインを形成している。例えば、Ｎ＋ドープした層１３０は、トランジスタ１２２のドレイン、トランジスタ１０６のソースとして機能し、Ｎ＋ドープした層１３２は、トランジスタ１０６のドレイン、トランジスタ１０４のソースとして機能し、又、Ｎ＋ドープした領域１３４は、トランジスタ１０４のドレイン、トランジスタ１０２のソースとして機能し、Ｎ＋ドープした領域１３６はトランジスタ１０２のドレイン、トランジスタ１００のソースとして機能し、Ｎ＋ドープした層１３８はトランジスタ１００のドレイン、トランジスタ１２０のソースとして機能する。Ｎ＋ドープした層１２６はＮＡＮＤストリングのためのビットラインに接続し、一方、Ｎ＋ドープした層１２８は複数のＮＡＮＤストリングの共通のソースラインに接続する。

図１〜３はＮＡＮＤストリング内の４個のメモリセルを示すが、この４個のトランジスタの使用は単に一例として提供されたものであることに留意する。ＮＡＮＤストリングに設けるメモリセルの数は４個より少なくても、４個より多くてもよい。例えば、ＮＡＮＤストリングによっては、８個、１６個、３２個、その他の個数のメモリセルを設けている。ここでの説明は、ＮＡＮＤストリング内の特定のメモリセル数に限定されるものではない。

ＮＡＮＤ構造を使用した一般的なフラッシュメモリシステムの構造は、複数のＮＡＮＤストリングを備えている。例えば、図４は、メモリアレイの３つのＮＡＮＤストリング２０２、２０４、２０６を示しており、これらはより多数のＮＡＮＤストリングを備えている。図４のそれぞれのＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリセルを備えている。例えば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０、２３０と、メモリセル２２２、２２４、２２６、２２８を備えている。ＮＡＮＤストリング２０４は、選択トランジスタ２４０、２５０と、メモリセル２４２、２４４、２４６、２４８を備えている。各ストリングは、その選択トランジスタ（例えば、選択トランジスタ２３０、２５０）によってソースラインに接続している。選択ラインＳＧＳは、ソース側の選択ゲートを制御するために使用される。様々なＮＡＮＤストリングが、選択ラインＳＧＤにより制御される選択トランジスタ２２０、２４０等によって、それぞれ対応するビットラインに接続している。別の実施形態では、選択ラインは必ずしも共用されなくてもよい。ワードラインＷＬ３は、メモリセル２２２、２４２の制御ゲートに接続している。ワードラインＷＬ２は、メモリセル２２４、２４４の制御ゲートに接続している。ワードラインＷＬ１は、メモリセル２２６、２４６の制御ゲートに接続している。ワードラインＷＬ０は、メモリセル２２８、２４８の制御ゲートに接続している。同図からわかるように、各ビットラインと、これに対応するＮＡＮＤストリングはメモリセルのアレイの列群を備えている。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインＷＬ２はメモリセル２２４、２４４、２５２の制御ゲートに接続している。

各メモリセルはデータ（アナログ又はデジタル）を記憶できる。１ビットのデジタルデータを記憶する場合、使用可能なメモリセルの閾電圧の範囲が２つの範囲に分割され、それぞれ論理データ「１」，「０」が指定される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去後に閾電圧は負になり、論理「１」と定義される。プログラムオペレーション後の閾電圧は正になり、論理「０」と定義される。閾電圧が負で、制御ゲートに０ボルトを印加して読み出しが試みられた場合、メモリセルがターンオンされて、論理１が記憶されていることを示す。閾電圧が正で、制御ゲートに０ボルトを印加することによって読み出し動作が試みられた場合にはメモリセルがターンオンされず、これは、論理ゼロが記憶されていることを示す。メモリセルは、例えば複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。データの複数レベル数を記憶するケースでは、使用可能な閾電圧の範囲が多数のデータレベルに分割される。例えば、４つのレベルの情報が記憶されると、データ値「１１」，「１０」，「０１」，「００」に指定された４つの閾電圧範囲が存在することになる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。状態「１０」，「０１」，「００」に正閾電圧を使用している。

ＮＡＮＤ型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許／特許出願から得ることができる。米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、米国特許出願番号第０９／８９３，２７７号（公開公報第ＵＳ２００３／０００２３４８号）。これら出願の全体は本願明細書中に組み込まれる。

フラッシュメモリセルをプログラミングする場合、制御ゲートにプログラム電圧を印加し、ビットラインをグラウンドする。ｐウェルからの電子がフローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートが負に帯電し、セルの閾電圧が上昇する。プログラム電圧を適切なワードラインに印加することにより、このプログラム電圧をプログラミング中のセルの制御ゲートに印加する。上述したように、このワードラインは、同じワードラインを利用する他のＮＡＮＤストリングのそれぞれに含まれた１個のセルにも接続している。例えば、図４のセル２２４をプログラミングする場合には、セル２４４の制御ゲートにもプログラム電圧が印加される。これは、両方のセルが同じワードラインを共用しているためである。同じワードラインに接続している他のセルをプログラミングすることなく、ワードライン上の１個のセルをプログラミングすることが望ましい場合に問題が生じる。例えば、セル２４４はプログラミングせずにセル２２４をプログラミングすることが望ましい場合に問題が生じる。１本のワードラインに接続している全てのセルにプログラム電圧を印加するので、ワードラインに接続している未選択のセル（プログラミングされないセル）、特に、プログラミングされるべく選択されたセルに隣接しているセルも誤ってプログラミングされてしまう。例えば、セル２４４はセル２２４に隣接している。セル２２４をプログラミングする場合、予定外にセル２４４もプログラミングされてしまう虞がある。選択されたワードライン上の未選択セルの予定外のプログラミングは「プログラム妨害」と呼ばれる。

プログラム妨害を防止するためにいくつかの技術を採用することができる。「セルフブースティング」として知られた１つの方法では、プログラミング中において、未選択のビットラインを電気的に分離するとともに、未選択のワードラインにパス電圧（例えば１０ボルト）を印加する。未選択のワードラインは、未選択のビットラインに対応したＮＡＮＤストリングのチャネル、ソース／ドレイン領域に結合して、未選択ビットラインのチャネル及びソース／ドレイン領域内に電圧（例えば８ボルト）を生じさせることでプログラム妨害を防止する。セルフブーストによってチャネル内の電圧がブースト（上昇）し、これによりトンネル酸化膜の電圧が降下してプログラム妨害が防止される。

ローカルセルフブースティング（「ＬＳＢ」）と消去範囲セルフブースティング（「ＥＡＳＢ」）はいずれも、先にプログラミングされたセルのチャネルを、禁止対象のセルのチャネルから分離するよう試みる。これにより、ブーストされているチャネル内に高い電圧を維持する。例えば、図４のセル２２４がプログラミング中である場合、ＬＳＢとＥＡＳＢが、セル２４４のチャネルを先にプログラミングされたセル（２４６、２４８）から分離することによって、セル２４４内でのプログラミングを禁止しようと試みる。こうしたブースティング技術の応用例の採用も可能である。

不揮発性メモリのプログラミングにこれらの技術のうち１つを使用しても、プログラム妨害は依然として発生する。したがって、プログラム妨害を防止できるより優れた技術が必要である。

不揮発性メモリシステムは、プログラム妨害を低減又は回避するようにプログラミングされる。一つの実施形態では、１個の不揮発性メモリシステムに複数のプログラミング禁止スキームを採用している。プログラミング禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラミング禁止スキームは、選択ワードラインにおいて、プログラム妨害をより良く最小化又は排除することが分かっている。一つの実施形態では、プログラミング禁止を選択する工程は、プログラム電圧パルスの勾配速度を選択する工程を有している。異なる勾配速度を選択ワードラインに印加すると、プログラム妨害をより良く最小化できることが分かっている。別の実施形態では、プログラムオペレーション以前又は最中にメモリシステムの温度を検出する。このシステムの温度に基づいてプログラミング禁止スキームを選択することができる。

一つの実施形態では、不揮発性記憶をプログラミングする方法を提供する。この方法は、複数のワードラインのどれが、プログラミング用のプログラム電圧信号を受信するかを決定する工程を備えている。選択されたワードラインは、不揮発性記憶要素の第１グループの第１不揮発性記憶要素と、不揮発性記憶要素の第２グループの第２不揮発性記憶要素とに結合している。第１不揮発性記憶要素はプログラミングを禁止され、第２不揮発性記憶要素はプログラミングされる。プログラミング禁止スキームは、プログラム電圧信号を受信するワードラインに基づいて選択される。この選択されたプログラミング禁止スキームを使用して、第１グループのチャネルの電位がブーストされる。第１グループのチャネルをブーストした後に、第２グループの不揮発性記憶要素のプログラミングが可能となる。

別の実施形態は、不揮発性記憶の温度を決定する工程を備えた、不揮発性記憶をプログラミングする方法を提供する。不揮発性記憶は、プログラミングを禁止される不揮発性記憶要素の第１グループと、プログラミング可能となる不揮発性記憶要素の第２グループとを含んでいる。プログラミング禁止スキームは温度に基づいて選択される。こうして選択されたプログラミング禁止スキームを使用して第１グループの不揮発性記憶要素のチャネルがブーストされると、第２グループの不揮発性記憶要素のプログラミングが可能となる。

さらに別の実施形態では、複数のワードラインと、プログラミングを禁止される第１不揮発性記憶要素を有する不揮発性記憶要素の第１グループと、プログラミングされる第２不揮発性記憶要素を有する不揮発性記憶要素の第２グループとを備えている不揮発性メモリシステムを提供する。複数のワードラインと、不揮発性記憶要素の第１及び第２グループと通信する管理回路要素が設けられている。この管理回路要素は、複数のワードラインのうちのどれがさらに第２不揮発性記憶要素にも結合しているかを決定することによって、第２不揮発性記憶要素をプログラミングする。このワードラインは、第１不揮発性記憶要素に結合した第１ワードラインである。管理回路要素は、プログラミング用に選択した第１ワードラインに基づいて、プログラミング禁止スキームを選択する。選択したプログラミング禁止スキームを使用して、第１グループの不揮発性記憶要素のチャネルの電位をブーストすると、第２グループの不揮発性記憶要素がプログラミング可能となる。

別の実施形態では、第１ワードラインに結合した１つ又は複数の不揮発性記憶要素をプログラミングする工程を備えた、不揮発性記憶のプログラミング方法を提供する。第１ワードラインをプログラミングする工程は、プログラミングを禁止された第１不揮発性記憶要素を有する不揮発性記憶要素の第１グループのチャネルの電位をブーストする工程を有している。第１不揮発性記憶要素は第１ワードラインに結合している。第１プログラミング禁止スキームに従ってブースティングが達成されると、プログラミング対象である第２不揮発性記憶要素を含んでいる不揮発性記憶要素の第２グループのプログラミングが可能となる。第２不揮発性記憶要素は第１ワードラインに結合されている。この方法はさらに、プログラミング禁止対象である第３不揮発性記憶要素を含んでいる不揮発性記憶要素の第１グループのチャネルの電位をブースティングすることで、第２ワードラインに結合している１つ又は複数の不揮発性記憶要素をプログラミングする工程を備えている。第３不揮発性記憶要素は第２ワードラインに結合している。第２プログラミング禁止スキームに従ってブースティングを達成することで、プログラミング対象である第４不揮発性記憶要素を有する第２グループの不揮発性記憶要素のプログラミングが可能となる。第４不揮発性記憶要素は第２ワードラインに結合している。

本発明のこれ以外の特徴、態様、目的は、明細書、図面、特許請求の範囲を考察することで得られる。

ＮＡＮＤストリングの平面図である。 図１に示したＮＡＮＤストリングの等価回路の線図である。 図１のＮＡＮＤストリングの断面図である。 ３個のＮＡＮＤストリングを示す回路線図である。 本発明の様々な局面を実現できる一実施形態の不揮発性メモリシステムのブロック線図である。 例示的なメモリアレイ構成を示す。 本発明の実施形態に従って、選択ワードラインに印加できる例示的なプログラム／検証電圧信号を示す。 一つの実施形態に従ってプログラミング動作を実行する例示的なフローチャートである。 ２つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。 ４つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。 メモリセルのグループの例示的な閾分布と、マルチ状態メモリセルをプログラミングする例示的なプロセスを示す。 例示的なＮＡＮＤストリングとセルフブースティングプログラミング禁止スキームの断面図である。 例示的なＮＡＮＤストリングと消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。 例示的なＮＡＮＤストリングと修正消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。 例示的なＮＡＮＤストリングとローカルセルフブースティングプログラミング禁止スキームの断面図を示す。 一つの実施形態による、異なるプログラミング禁止スキームを利用する例示的な方法を示す表である。 一つの実施形態による、様々なプログラム電圧パルスの傾斜を示すグラフである。 一つの実施形態による、異なるプログラム電圧パルス勾配速度を利用する例示的的な方法を示す表である。 プログラミング中のワードラインに基づいて異なるプログラミング禁止スキームを利用するための、一つの実施形態によるフローチャートである。 メモリシステムの温度に基づいて異なるプログラミング禁止スキームを利用するための一つの実施形態によるフローチャートである。

図５は、本発明を実施するために使用可能なフラッシュメモリシステムの一実施形態のブロック線図である。メモリセルアレイ３０２は、列群制御回路３０４と、行群制御回路３０６と、ｃソース制御回路３１０と、ｐウェル制御回路３０８によって制御される。列群制御回路３０４は、メモリセルに記憶されたデータを読み出し、プログラムオペレーション中におけるメモリセルの状態を決定し、ビットラインの電位レベルを制御するためにメモリセルアレイ３０２のビットラインに接続している。上記ビットラインの電位レベルの制御によって、プログラミング及び消去の促進又は禁止が行われる。行群制御回路３０６は、ワードラインから１つを選択するために、読み出し電圧を印加するために、列群制御回路３０４によって制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するために、消去電圧を印加するためにワードラインに接続している。Ｃソース制御回路３１０は、メモリセルに接続した共有ソースライン（図６中に「Ｃソース」として示す）を制御する。ｐウェル制御回路３０８は、ｐウェル電圧を制御する。

メモリセルに記憶されたデータが列群制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏラインへ出力される。メモリセルに記憶するプログラムデータが外部Ｉ／Ｏラインを介してデータ入力／出力バッファ３１２に入力され、列群制御回路３０４へ転送される。外部Ｉ／Ｏラインは制御装置３１８に接続している。

フラッシュメモリ装置を制御する命令データが制御装置３１８に入力される。この命令データが、要求されたオペレーションをフラッシュメモリに通知する。入力されたこの命令は、列群制御回路３０４、行群制御回路３０６、ｃソース制御３１０、ｐウェル制御回路３０８、データ入力／出力バッファ３１２を制御する状態マシン３１６に転送される。状態マシン３１６はさらに、ＲＥＡＤＹ／ＢＵＳＹ、又はＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの状態データを出力することができる。

制御装置３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のようなホストシステムに接続しているか、又は接続可能である。制御装置３１８は、メモリアレイ３０２にデータを記憶せよ、又はメモリアレイ３０２からデータを読み出せといった命令を開始するホストと通信し、こうしたデータの提供又は受信を行う。制御装置３１８はこうした命令を命令信号に変換する。この命令信号は、状態マシン３１６と通信している命令回路３１４が解釈及び実行することができる信号である。一般に、制御装置３１８は、メモリアレイに書き込み中、又はこれから読み出し中であるユーザデータのためのバッファメモリを含んでいる。

１つの例示的なメモリシステムは、制御装置３１８とそれぞれがメモリアレイと関連する制御とを含んでいる１つ又は複数の集積回路チップとを実装した１つの集積回路と、入力／出力と、状態マシン回路とを備えている。１つ又は複数の集積回路チップ上でシステムのメモリアレイと制御回路を統合するトレンドがある。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード（若しくは他のパッケージ）内に内蔵することができる。このようなカードにはメモリシステム全体（例えば、制御装置を含む）、又は関連する周辺回路を装備したメモリアレイ（一又は複数）（ホスト内に制御装置又は制御機能が組み込まれたもの）のみが実装されていてよい。したがって、制御装置をホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。

図６には、メモリセルアレイ３０２の構造の一例が示されている。一例として、１０２４個のブロックに区分されたＮＡＮＤフラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータが同時に消去される。一つの実施形態では、ブロックは同時に消去されるセルの最小単位である。この例では、各ブロック内に偶数の列群と奇数の列群に分割された８５１２個の列群が存在する。ビットラインも偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割されている。図６は、直列接続してＮＡＮＤストリングを形成している４個のメモリセルを示している。各ＮＡＮＤストリングに４個のセルが含まれた状態で示しているが、使用するセルの個数は４個よりも多くても少なくてもよい（例えば１６個、３２個、その他）。ＮＡＮＤストリングの１つの末端は、第１選択トランジスタＳＧＤを介してこれに対応したビットラインに接続し、又、他の末端は第２選択トランジスタＳＧＳを介してｃソースに接続している。

一つの実施形態では、読み出し及びプログラミングオペレーション中に、４２５６個のメモリセルが同時に選択される。これらの選択されたメモリセルは、同一のワードライン（例えばＷＬ２−ｉ）と、同種のビットライン（例えば偶数ビットライン）を有する。したがって、５３２バイトのデータの読み出し及びプログラミングを同時に行うことができる。同時に読み出されるとともにプログラミングされるこれら５３２バイトのデータは、論理ページを形成する。したがって、この例においては、１つのブロックが少なくとも８ページを記憶できる。各メモリセルが２ビットのデータ（例えばマルチレベルセル）を記憶する場合、１つのブロックが１６ページを記憶する。

実施形態に従って別のアーキテクチャも使用できる。一つの実施形態では、全てのビットラインアーキテクチャを利用することで、ビットラインが偶数と奇数の列群に分割されないようにすることができる。こうした実施形態では、読み出し及びプログラミングオペレーション中に、ブロック内の各ビットラインが同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続しているメモリセルは、同時にプログラミングされる。

奇数／偶数ビットラインプログラミングを使用するアーキテクチャの例は、米国特許出願６，５２２，５８０号、６，６４３，１８８号に見ることができ、これら両方の出願の全体は参照することにより本願明細書に組み込まれる。全てのビットラインプログラミングを使用するアーキテクチャに関するさらなる情報は、参照することにより本願明細書にその全体が組み込まれる次の米国特許出願文書に見ることができる：米国特許出願公報ＵＳ２００４／００５７２８３号；米国特許出願公報ＵＳ２００４／００６００３１号；米国特許出願公報ＵＳ２００４／００５７２８５号；米国特許出願公報ＵＳ２００４／００５７２８７号；米国特許出出願願公報ＵＳ２００４／００５７３１８号、米国特許出願公報ＵＳ２００３／０１６１１８２号；米国特許出願公報ＵＳ２００４／００４７１８２号。これに加え、２００５年４月５日に出願の米国特許出願１１／０９９，１３３号、「ＣＯＭＰＥＮＳＡＴＩＮＧ ＦＯＲ ＦＬＯＡＴＩＮＧ ＧＡＴＥ ＣＯＵＰＬＩＮＧ ＤＵＲＩＮＧ ＲＥＡＤ ＯＰＥＲＡＴＩＯＮＳ」は、本願明細書に参照することにより全体が組み込まれ、全ビットライン及び奇数／偶数ビットライン両方のプログラミングアーキテクチャのためのフルシーケンス及びツーパス・プログラミングの例を説明している。

一つの実施形態では、ソース及びビットラインの浮遊中に、ｐウェルを消去電圧（例えば２０ボルト）にまで上昇させ、選択したブロックのワードラインをグラウンドすることによって、メモリセルの消去を行う。静電結合によって、未選択のワードライン（例えば、未選択で消去されないブロック内のもの）、ビットライン、選択ライン、ｃソースも高い正電位（例えば２０Ｖ）にまで上昇する。これにより、選択されたブロックのメモリセルのトンネル酸化膜層に強い電界が加わり、フローティングゲートの電子が基板に向けて放出され、選択されたメモリセルのデータが消去される。フローティングゲートからｐウェル領域へ十分な電子が放出すると、選択されたセルの閾電圧が負になる。メモリアレイ全体、アレイの複数のブロック、あるいは別のユニットのセルに対して消去を実行することができる。

読み出し及び検証オペレーションでは、選択されたブロックの選択ゲート（ＳＧＤ、ＳＧＳ）が１つ又は複数の選択電圧にまで上昇され、一方、選択されたブロックの未選択のワードライン（例えばＷＬ０，ＷＬ１，ＷＬ３）は、トランジスタをパスゲートとして動作させるために、読み出しパス電圧（例えば４．５ボルト）にまで上昇される。選択されたブロックの選択ワードライン（例えばＷＬ２）は基準電圧に接続している。この基準電圧のレベルは、懸案のメモリセルの閾電圧がこのようなレベルよりも高いか低いかを決定できるように、各読み出し及び検証オペレーションに指定されている。例えば、１ビットのメモリセルの読み出しオペレーションでは、閾電圧が０Ｖよりも高いかどうかを決定できるように、選択ワードラインＷＬ２はグラウンドされる。１ビットメモリセルの検証オペレーションでは、プログラミングが進行にするにつれて閾電圧が０．８Ｖに達したか否かが検証されるように、選択ワードラインＷＬ２が例えば０．８Ｖに接続している。ソースとｐウェルは、読み出し及び検証の最中はゼロボルトにある。選択されたビットライン（ＢＬｅ）は、例えば０．７Ｖのレベルにプレチャージされる。閾電圧が読み出し又は検証レベルよりも高い場合は、関連するメモリセルが非伝導性を示すために、懸案のビットライン（ＢＬｅ）の電位レベルが高レベルに維持される。これに対し、閾電圧が読み出し又は検証レベルよりも低い場合には、関連するメモリセルが伝導性を示すために、懸案のビットライン（ＢＬｅ）の電位レベルが例えば０．５Ｖ未満といった低レベルにまで低下する。メモリセルの状態は感知増幅器によって検出される。この感知増幅器はビットラインに接続しており、発生したビットライン電圧を感知する。メモリセルがプログラムされたか消去されたかの違いは、フローティングゲートに負の電荷が記憶されているか否かによって決まる。例えば、負の電荷がフローティングゲートに記憶されていれば、閾電圧はより高くなり、トランジスタは拡張オペレーションモードにあり得る。

上述した消去、読み出し、検証オペレーションは、技術上知られた技術に従って実行される。したがって、その詳細の多くは当業者によって変更が可能である。

メモリセルをプログラミングする一例では、ドレインとｐウェルに０ボルトが印加されるとともに、制御ゲートが上昇する一連のプログラミングパルスを受信する。一実施形態では、一連のパルスの高さは１５から２５ボルトである。別の実施形態では、一連のパルスの範囲は異なっていてよく、例えば１２ボルトの開始レベルを持ったものであってもよい。メモリセルのプログラミング中、プログラミングパルスどうしの間の期間内に検証オペレーションが実行される。即ち、並列プログラミング過程にある１グループのセル内の各セルのプログラミングレベルが各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムされた検証レベルに達したか、又は超えたか否かが決定される。プログラミングを検証する１つの手段に、特定の比較点において伝導性を検査するものがある。例えばＮＡＮＤセルにおいてプログラムの完了が検証されたセルは、後の全てのプログラミングパルスについてビットライン電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させてこれらのセルのプログラミング工程を終了することで、ロックアウトされる。いくつかのケースではパルスの個数が限定される（例えば２０個）。又、所与のメモリセルが最後のパルスによって完全にプログラムされなかった場合にはエラーの可能性がある。いくつかの実施例では、メモリセルはプログラミングの前に（ブロック単位又はその他の単位で）消去される。

図７は、一実施形態によるプログラム電圧信号を示す。この信号は、上昇するパルスの集合を有する。パルスの高さは、各パルスと共に所定のステップサイズだけ上昇する。複数ビットのデータを記憶するメモリセルを含む１つの実施形態では、例えばステップサイズが０．２ボルトである。各プログラムパルスの間には検証パルスが存在する。図７の信号は４つの状態のメモリセルを仮定しているため、３つの検証パルスが含まれる。例えば、プログラミングパルス３３０、３３２の間には３つの連続した検証パルスが存在する。第１検証パルス３３４はゼロボルトの検証電圧レベルである。第１検証パルスの後には、第２検証電圧レベルにおける第２検証パルス３３６が続く。第２検証パルス３３６の後には、第３検証電圧レベルにおける第３検証パルス３３８が続く。マルチ状態メモリセルはデータを８個の状態に記憶することができる。このマルチ状態メモリセルは、７個の比較点について検証オペレーションを実行する必要がある。そのため、２つの連続プログラミングパルスの間で７個の検証オペレーションを７個の検証レベルで実行するために、７個の検証パルスが連続的に付加される。本システムは、７個の検証オペレーションに基づいてメモリセルの状態を決定することができる。検証に要する時間的負担を軽減する１つの手段は、より効率的な検証工程を利用するものである。これは例えば、２００２年１２月５日出願の米国特許出願第１０／３１４，０５５号の「Ｓｍａｒｔ Ｖｅｒｉｆｙ ｆｏｒ Ｍｕｌｔｉ−Ｓｔａｔｅ Ｍｅｍｏｒｉｅｓ」に開示されおり、これら全ては本願明細書中に参照することにより組み込まれる。

図８は、不揮発性メモリシステムのプログラミング方法を説明するフローチャートである。当業者には明白なように、本開示の範囲及び精神の範疇に留めながら、様々なステップを特定のアプリケーション又は実施に応じて変更、追加、削除することができる。様々な実施において、メモリセルはプログラミング前に（ブロック又は他の単位にて）消去される。図８の（及び図５を参照）ステップ３５０では、制御装置３１８から発行されたデータロード命令が命令回路３１４に入力することで、データがデータ入力／出力バッファ３１２に入力できるようになる。この入力データは命令として認識され、図示にはない命令ラッチ信号を介し状態マシン３１６によりラッチされ、命令回路３１４に入力される。ステップ３５２では、ページアドレスを表すアドレスデータが制御装置３１８から行群制御装置３０６に入力される。この入力データはページアドレスとして認識され、状態マシン３１６を介してラッチされ、その後、命令回路３１４に入力されたアドレスラッチ信号によって実行される。ステップ３５４で、データ入力／出力バッファ３１２に５３２バイトのプログラムデータが入力される。この５３２バイトのプログラムデータは、ここで説明した特定の実現に特化したものであって、これ以外の実現にはそれぞれ多様なサイズのプログラムデータが必要であり、利用されることが留意されるべきである。このデータは、レジスタ内で、選択されたビットラインについてラッチされる。いくつかの実施形態では、データはさらに、第２レジスタ内で、検証オペレーションで使用するために選択されたビットラインについてラッチされる。ステップ３５６では、制御装置３１８がプログラム命令を発行し、これがデータ入力／出力バッファ３１２に入力される。この命令は、命令回路３１４に入力された命令ラッチ信号を介し、状態マシン３１６によってラッチされる。

ステップ３５８では、Ｖｐｇｍ、選択ワードラインに印加されたプログラムパルス電圧レベルが開始パルス（例えば１５ボルト）に初期化され、状態マシン３１６によって維持されたプログラムカウンタＰＣが０に初期化される。ステップ３６０で、選択ワードライン、例えば図４のＷＬ２にプログラム電圧（Ｖｐｇｍ）パルスが印加される。プログラミング対象のメモリセルを含んでいるビットラインはグラウンドされてプログラミング可能となり、一方、これ以外のビットラインはＶｄｄに接続され、プログラミングパルスのアプリケーション中のプログラミングが禁止される。ステップ３６０に含まれる様々なブーティング及びプログラミング禁止システム／技術の更なる詳細は、以下で述べる。

ステップ３６２では、選択したメモリセルの状態を検証する。選択したセルのターゲット閾電圧が適切なレベル（例えば、論理０のプログラムレベル、又はマルチ状態セルの特定の状態）に達したことが検出されると、選択されたセルが、ターゲット状態にプログラミングされたと検証される。閾電圧が適切なレベルに達していないと検出されると、選択されたセルは、ターゲット状態にプログラミングされたと検証されない。ステップ３６２にて、ターゲット状態にプログラミングされた検証されたセルは、これ以上のプログラミングから除外される。ステップ３６４で、プログラミング対象である全てのセルが、適切なデータ記憶レジスタをチェックすることによって、関連する状態にプログラムされるように検証されたかどうかが決定される。このデータ記憶レジスタは、こうした状態を検出し、その旨を発信するように設計されている。このように検証されたら、選択された全てのメモリセルはそのターゲット状態にプログラミング及び検証されているため、プログラミング工程は無事終了である。ステップ３６６にて合格状態が報告される。ステップ３６４にて、全てのメモリセルが検証されなかったと決定された場合、プログラミング工程は継続する。ステップ３６８にて、プログラムカウンタＰＣがプログラム限度値に対してチェックされる。プログラム限度値の一例は２０である。プログラムカウンタＰＣが２０未満でない場合には、ステップ３６９にて、プログラミングが無事に完了していないメモリセルの数が所定数と等しいか、あるいはこれ未満であるかが決定される。プログラミングが無事完了していないメモリセルの数が所定数と等しい又はこれ未満である場合には、ステップ３７１にてこのプログラミング工程に合格のフラグが付けられ、その旨が報告される。プログラミングが無事完了していないメモリセルは、読み出し工程中にエラー修正を使用して修正することができる。これに対して、プログラミングが無事完了していないメモリセルの数が所定数よりも多い場合には、ステップ３７０にて、プログラミング工程に失敗のフラグが付けられ、その旨が報告される。プログラムカウンタＰＣが２０未満である場合には、ステップ３７２にてＶｐｇｍレベルがステップサイズによって上昇され、プログラムカウンタＰＣが増加される。ステップ３７２の後、工程はステップ３６０へ戻り、次のＶｐｇｍパルスの印加を行う。

図８のフローチャートは、２進数記憶に適用できるシングルパス・プログラミング方法を示す。例えば、マルチレベル記憶に適用でき、以降で説明しているツーパス・プログラミング方法では、複数のプログラミングステップ又は検証ステップをフローチャート一巡において利用することができる。プログラミングオペレーションの各パスにステップ３６０〜３７２を実行できる。第１パスでは、１又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な中間状態にあるか否かが決定される。第２パスでは、１又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な最終状態にあるか否かが決定される。

成功したプログラム工程の最後では、メモリセルの閾電圧は、プログラムされたメモリセルの１つ又は複数の閾電圧分布内、あるいは消去されたメモリセルの閾電圧分布内にあるはずである。図９は、各メモリセルが１ビットのデータを記憶する場合の、メモリセルアレイの閾電圧分布を示す。図９は、消去されたメモリセルの閾電圧の第１分布３８０と、プログラムされたメモリセルの閾電圧の第２分布３８２を示す。一つの実施形態では、第１分布の閾電圧レベルは負であり、第２分布の閾電圧レベルは正である。

図１０は、各メモリセルが２ビットのデータを４個の物理状態に記憶する場合における、メモリセルアレイの例証的な閾電圧分布を示す。分布３８４は負の閾電圧レベルを有し、消去状態（「１１」を記憶する）にあるセルの閾電圧の分布を示す。分布３８６は、第１プログラム状態にあり、「１０」を記憶するセルの閾電圧分布を示す。分布３８８は、第２プログラム状態にあり、「００」を記憶するセルの閾電圧分布を示す。分布３９０は、第３プログラム状態にあり、「０１」を記憶するセルの閾電圧分布を示す。この例では、シングルメモリセルに記憶された２ビットの各ビットが異なる論理ページを形成している。即ち、各メモリセルに記憶された２ビットの各ビットに、異なる論理ページアドレスが含まれている。四角形で示したビットは、より低いページに関連している。円形で示したビットは、より高いページに関連している。一実施形態では、グレーコードシーケンスを利用して、連続したメモリセルの物理状態に論理状態が指定されているため、フローティングゲートの閾電圧が誤って最も近接している閾電圧状態範囲にシフトした場合でも、影響を受けるのは１ビットだけである。信頼性を改善するためには、各分布を縮小化（分布を狭める）ことが好ましい。これは、分布が縮小すると読み出しマージン（隣接し合った状態閾値分布間の距離）が拡大するためである。

図１１は、４状態ＮＡＮＤメモリセル、例えば閾電圧分布が図１０に示すもののようなアレイを含んだメモリセルをプログラミングするツーパス技術の一例を示す。第１プログラミングパスでは、セルの閾電圧レベルは、より低い論理ページにプログラミングするビットに従って設定される。このビットが論理「１」である場合には、先の消去によって適切な状態となったため閾電圧は変化しない。しかし、プログラミング対象のビットが論理「０」である場合には、セルの閾値レベルを、矢印３９４で示すように、閾電圧分布３８６内に入るよう上昇させる。これで第１プログラミングパスは終了である。

第２プログラミングパスでは、セルの閾電圧レベルが、第１プログラミングパスによって確立された既存の論理レベルと共に、上方論理ページにプログラミングされているビットに従って設定される。上方論理ページビットが論理「１」を記憶する場合には、セルは、閾電圧分布３８４、３８６に関連した物理状態のうちの１つにあるため、プログラミングは行われない。どの物理状態にあるかは、より低いページビットのプログラミングに応じて判断され、又、閾電圧分布は両方共「１」の上方ページビットを含んでいる。しかし、上方ページビットが論理「０」となる場合には、セルに２度目のプログラミングが実行される。セル内での第１パスが閾分布３８４に関連した消去状態にある場合には、このセルは第２段階において、閾電圧が、矢印３９８で示すとおり閾分布３９０内に入るように上昇するようプログラミングされる。第１プログラミングパスの結果、セルが閾分布３８６に関連した状態にプログラムされた場合には、メモリセルは第２パスにおいて、矢印３９６で示すように閾電圧が閾電圧分布３８８内に入るまで上昇するようにさらにプログラミングされる。第２パスの結果、第１プログラミングパスの論理状態を変更することなく、セルが、上方ページについて論理「０」を記憶する状態にプログラミングされる。

無論、メモリを４個よりも多い物理状態で動作させた場合には、定義されたメモリセルの電圧閾値ウインドウ内に、状態の数と同数の閾電圧分布が存在することになる。さらに、各分布又は各物理状態に特定のビットパターンが割り当てられているが、異なるビットパターンを同様に割り当てることも可能であり、この場合には、図９〜図１１に図示した状態と異なる状態がプログラミングどうしの間に生じる。

通常、ワードラインに沿って１つおきのセルが平行プログラミングされる。例えば、図４は、１本のワードラインＷＬ２に沿って並んだ多数のセルのうちの３つのメモリセル２２４、２４４、２５２を図示している。セル２２４、２５２を含む１つおきのセルの１組は論理ページ０、１（「偶数ページ又は偶数列群」）からのビットを記憶し、一方で、セル２４４を含んだ１つおきのセルの別の組は論理ページ２、３（「奇数ページ又は奇数列群」）からのビットを記憶する。

上述したように、図８のステップ３６０における反復のそれぞれは、パルス（Ｖｐｇｍ）のようなプログラミング電圧の印加を備えている。プログラム電圧を適切なワードラインに印加すると、プログラミングするために選択されたメモリセルの制御ゲートにプログラム電圧が印加される。先述したように、共通のワードラインアーキテクチャが電位を生成すると、誤って未選択のメモリセルがプログラミングされたり、あるいはプログラミング中にプログラム妨害が生じる。例えば、図４のメモリセル２２４をプログラミングする場合、ＷＬ２にはメモリセル２４４が接続しているので、メモリセル２４４にもプログラム電圧が印加される。プログラム妨害を所定レベル未満にするためには、プログラミングするために選択されたワードラインに接続しているが、プログラミングの対象ではないメモリセル（アドレス指定されているが、未選択のメモリセル）を含むＮＡＮＤストリングのチャネルは、一般的に最小レベルよりも高いレベルにブースト（上昇）されなければならない。

様々なブースティング又はプログラム禁止スキームを使用して、プログラム妨害を排除あるいは最小化することができる。実施形態によれば、１つの不揮発性記憶システムに複数のプログラム禁止スキームを使用して、プログラム妨害の発生を最小化できる。特定のプログラム禁止スキームは、特定のワードラインにおいて、他のプログラム禁止スキームよりも好適に機能することがわかっている。このため、一つの実施形態は、プログラミング中のワードラインに基づいて、プログラム禁止スキームを選択する工程を備えている。特定のスキームの使用に分類される様々な個数のプログラミング禁止スキーム及びワードラインの分割が使用される。

一般的なプログラム禁止スキームの１つは、セルフブーストと呼ばれる。図１２は、プログラミング工程中にプログラム禁止対象となるメモリセルを含んだＮＡＮＤストリング４００の印加を示している。図１２では、他のＮＡＮＤストリングのワードラインＷＬ３１に接続した選択メモリセルがプログラミングされている。したがって、ＷＬ３１にＶｐｇｍが印加されており、ＮＡＮＤストリング４００内でＷＬ３１に結合したメモリセルがプログラミングを禁止された状態にある。セルフブーストの原理は、プログラム妨害を低減又は排除するために、ブーストされたチャネル及びソース／ドレイン領域に依存するというものである。ＮＡＮＤストリング内の未選択のワードラインのそれぞれに電圧Ｖｐａｓｓが印加される。同時に、プログラミングを禁止するために、ＮＡＮＤストリング４００のビットラインがＶｄｄで駆動される。Ｖｐａｓｓ電圧（例えば７〜１０ボルト）が未選択のビットラインに対応したＮＡＮＤストリングのチャネル及びソース／ドレイン領域に結合する。これにより、ＷＬ３１のメモリセルのチャネル領域、並びにＮＡＮＤストリングのソース／ドレイン領域４０２、４０４、４０７、４０８、４０９などにブースト電圧が印加される。チャネルのブースト電圧は、メモリセル４２４のトンネル酸化膜にかかる電界を低下させ、誤ったプログラミングを行う可能性を減少させる。

上述したように、メモリセルのブロックは、典型的にはソース側からドレイン側へ、例えばＷＬ０からＷＬ３１へ連続してプログラミングされる。典型的なプログラミングシーケンスは、第１ワードラインの１つ又は複数のページをプログラミングする工程と、次に、ドレイン側に隣接したワードラインの１つ又は複数のページをプログラミングする工程と、その他を行い、これを各ワードラインのメモリセルがプログラミングされるまで継続することを備えている。プログラミング工程が、ＮＡＮＤストリングの最後（又は最後に近い）ワードラインのメモリセルのプログラミングを行う準備ができ、既にプログラミングされてそれ以上のプログラミングが禁止されているストリング上のセル（例えば、メモリセル４１２、４１４、４２０、４２２、及び図示にないこれ以外のもの）の全部又は多くがプログラムされている場合には、既にプログラミングされたこれらのセルのフローティングゲート内に負の電荷が存在している。このフローティングゲートの負の電荷のために、ブースト電位が十分高くなることができず、最後の（又は最後に近い）ワードラインにプログラム妨害を生じさせる可能性がある。これにより、ＮＡＮＤストリング４００のチャネルにおけるブーストレベルが制限されて、メモリセル４２４にプログラム妨害が発生し得る。

別のセルフブースト技術は、消去範囲セルフブースティング（ＥＡＳＢ）である。消去範囲セルフブースティング（ＥＡＳＢ）は、既にプログラミングされたセルのチャネルを、プログラミングが禁止されているセルのチャネルから隔離しようとする。図１３は、例示的なＥＡＳＢを使用したＮＡＮＤストリングの印加を示している。ソース側に隣接したワードライン、この例ではワードラインＷＬ３０が低電圧（例えば０Ｖ）に設定され、一方、これ以外の未選択のワードライン（ＷＬ０〜ＷＬ２９）はＶｐａｓｓに設定される。一つの実施形態では、Ｖｐａｓｓは７〜１０ボルトである。Ｖｐａｓｓの値は、ブースティングと妨害を考慮して制約される。チャネル内でのブースティングがプログラム妨害を十分防止できるように、この値を十分に大きく選択するべきである。しかしながら、未選択のワードラインが誤ってプログラミングされることのないよう（行群外での妨害）、十分に低い値を選択するべきでもある。

ＥＡＳＢは、ソース側に隣接したセルのプログラミング状態に依存した問題を備えている。ソース側に隣接したメモリセルがプログラミングされると、負電荷がこのセルに存在する。制御ゲートに０ボルトを印加すると、負電荷を帯びたゲートの下に逆方向の高いバイアス接合が生じ、ゲート誘起ドレイン漏洩（ＧＩＤＬ）を引き起こす可能性がある。ＧＩＤＬは、ブーストされたチャネル内に電子を漏洩させてしまう。又、ソース側に隣接したセルがプログラミングされ、ドレイン接合がブーストされる場合に限り、ＧＩＤＬは、接合内の大きな印加、低い又は負のゲート電圧と共に生じる。ＧＩＤＬは、ブースト電圧を早期に漏洩させることでプログラミングエラーを生じさせる可能性がある。ＧＩＤＬは、セル寸法に要求される突然及び高度にドープした接合の測定時にはさらに深刻である。漏洩電流が十分な高さを有する場合には、チャネル領域内のブースティング電位が下がり、プログラミング妨害が生じる可能性がある。

ソース側に隣接したメモリセルが消去されていると、フローティングゲートに正電荷が生じ、トランジスタの閾電圧が負となる。ワードラインにゼロボルトが印加された場合でも、トランジスタはターンオフされない可能性がある（又は、より低いワードラインの下にあるチャネルが十分にブーストされている場合には、後にターンオフされる可能性がある）。メモリセルがオンになっていると、ＮＡＮＤストリングはＥＡＳＢモードで動作しない。このストリングはセルフブーストモードで動作するが、セルフブーストモードには上述した問題が伴う。

消去範囲セルフブースティングに関連した問題は、より高い（より遅くにプログラミングされる）ワードラインをプログラミングする場合にさらに強調されることがわかっている。ブーストしたチャネル内でのＧＩＤＬの増加は、より高いワードラインのプログラミング時に見られる。より高いワードラインにおいてＧＩＤＬが増加するけれども、ＥＡＳＢはより高いワードラインにおいて従来のセルフブースティングスキームよりも効率的なプログラム禁止機能を実証することができる。

修正された消去範囲セルフブースティング（ＲＥＡＳＢ）では、ソース側にすぐ隣接するワードラインに０Ｖを印加するのではなく、ブースト中において、０ボルトへと徐々に降下する電圧をソース側のワードラインに印加する。ＲＥＡＳＢは、実行対象のワードラインが高いほど、プログラム妨害を防止するべく好適に機能することがわかっている。しかし、低いワードラインでは同じ様に上手く機能しないこともわかっている。図１４は、プログラミング禁止対象のメモリセルをワードラインＷＬ２に設けたＮＡＮＤストリングを示している。ＷＬ２にＶｐｇｍが印加される。これのソース側にすぐ隣接するワードラインＷＬ１にＶｎ−１が印加される。Ｖｎ−１には様々な値を使用できる。Ｖｎ−１はＶｐｇｍ又はＶｐａｓｓよりも低いが、０Ｖよりも高いため、０Ｖへと徐々に降下してゆく。一つの実施形態では、Ｖｎ−１はＶｄｄと等しい。１つよりも多いステップダウン電圧、例えばＶｎ−１を使用できる。例えば、Ｖｎ−１を、すぐ隣のソース側４１４に印加し、Ｖｎ−２（Ｖｎ−１よりも低い）をその次の隣のソース側４１２に印加することができる。図１４の実施形態では、ＷＬ０に０Ｖを印加することで、ＷＬ２周囲の領域を隔離する。

ローカルセルフブースト（ＬＳＢ）は、禁止スキームの場合にソース及びドレイン側に隣接するそれぞれが０Ｖに設定される点を除いてＥＡＳＢと類似している。図１５は、ＬＳＢスキームを使用したＮＡＮＤストリングの印加を示している。図に示すように、ＷＬ２のメモリセルがプログラミングされている。ＷＬ２にＶｐｇｍが供給される一方で、ソース側に隣接するラインＷＬ１と、ドレイン側に隣接するラインＷＬ３に０Ｖが供給される。隣接するワードラインのそれぞれに０Ｖを印加することによって、メモリセル４１６を包囲している領域がさらに隔離される。しかし、ドレイン側のワードラインにも０Ｖを印加することによって、ブーストされたチャネルの電圧が降下する可能性がある。ブーストレベルを上げるためには、ＲＥＡＳＢのものと類似する、修正したローカルセルフブースト（ＲＬＳＢ）技術を使用することができる。ドレイン／ソース側にすぐ隣接するワードライン（例えばラインＷＬ１、ＷＬ３）に中間電圧Ｖｎ−１が供給される。一つの実施形態では、この中間電圧はＶｄｄであってよい。次のドレイン／ソース側隣のラインに０Ｖが供給され、これ以外の未選択のワードラインにはＶｐａｓｓが供給される。

こうした様々なプログラム禁止スキームの恩典と欠点を認識した上で、プログラム禁止スキームを、プログラミング中の特定のワードラインに基づいて選択的に選ぶことを提案する。ＳＢは、高いワードラインにおいてよりも低いワードラインにおいて上手く示されている。これに対し、ＥＡＳＢ、ＲＥＡＳＢは低いワードラインにおいてよりも高いワードラインにおいて上手く示されており、さらにＲＥＡＳＢは、説明したさらなる改善を実証している。

図１６は、非限定的な例示であるが、選択プログラム禁止スキームを適用する様々なオプションの表を示している。選択プログラム禁止スキームは、プログラミング中のワードラインに基づいている。これらのオプションは、３２個のメモリセルＮＡＮＤストリングを用いて説明されているが、実施形態はこれに限定されるものではないことが理解されるだろう。第１の方法では、ワードラインは２つの領域に分割される。ＷＬ０からＷＬｎ−１までの第１領域内では、選択したワードラインをプログラミングする場合、禁止されたメモリセルのＮＡＮＤストリングに第１プログラム禁止スキームを適用する。ＷＬｎからＷＬ３１までの第２領域内では、第２プログラム禁止スキームを適用する。一つの実施形態では、第１プログラム禁止スキームＰＩＳ１はセルフブースティングスキームであり、第２プログラム禁止スキームＰＩＳ２は消去範囲セルフブースティングスキームか、修正された消去範囲セルフブースティングスキームである。ＷＬ０からＷＬｎ−１までのワードラインにセルフブースティングを利用することで、高いワードラインでのセルフブースティングにおいて確認された問題を最小化できる。同様に、ワードラインＷＬｎ＋１からＷＬ３１にＲＥＡＳＢを利用することで、低いワードラインにおいて確認されたＲＥＡＳＢの問題を最小化できる。一つの実施形態では、ＰＩＳ１スキームを使用してプログラミングされたワードライン（例えばＳＢ）の数は４個、ＰＩＳ２スキームを使用してプログラミングされたワードラインの数は２８個である。別の実施形態では、これ以外のワードライン範囲の使用が可能である。

図１６の第２方法で説明しているように、ワードラインに基づいて使用できる異なるプログラム禁止スキームの数は２個に限定されない。この第２の方法では、ワードラインは３つの領域に分割される。ＷＬ０からＷＬｎ−１までの第１領域内では、第１プログラム禁止スキームＰＩＳ１が適用される。ＷＬｎからＷＬｍ−１までの第２領域内では、第２プログラム禁止スキームＰＩＳ２が適用される。ＷＬｍからＷＬ３１までの第３領域内では、第３プログラム禁止スキームＰＩＳ３が適用される。一つの実施形態では、ＰＩＳ１はセルフブースティングスキームであり、ＰＩＳ２は消去範囲又は修正消去範囲セルフブースティングスキーム、ＰＩＳ３は修正消去範囲セルフブースティングスキームである。一つの実施形態では、ＰＩＳ１スキームを使用してプログラミングされるワードラインの数は４個、ＰＩＳ２スキームを使用してプログラミングされる数は８個、ＰＩＳ３スキームを使用してプログラミングされる数は２０個である。第１方法と同様に、多様な範囲のワードラインの使用が可能である。

図１６の第３方法は、プログラミングされているワードラインに応じて、任意数のプログラム禁止スキームを適用できることを説明している。この第３方法では、ＮＡＮＤストリングの各ワードラインに多様なプログラム禁止スキームを利用している。

プログラム電圧パルスの増加速度を操作することで、プログラミング中のワードラインに結合した未選択のメモリセルに対するプログラム妨害を最小化できることもわかっている。図７に示すように、プログラミング中には、選択ワードラインに印加されるプログラム電圧パルスがいくらか傾斜する。プログラム妨害とプログラム電圧パルスの傾斜との相関関係が分かっている。さらに、傾斜によるプログラム妨害の影響は、早くにプログラミングされる低いワードラインにおいてより大きいこともわかっている。

したがって、プログラム電圧パルス傾斜又は勾配速度を、プログラミング中のワードラインに基づいて選択することを提案する。図１７は、２個のプログラム電圧パルス信号を示す。信号５０２は、図７に示したものと同じ１パルスの信号を示す。パルス５０２では、比較的急あるいは高速のプログラム電圧パルス勾配速度が見られる。信号５０４は、勾配速度がこれよりも緩やか又は遅速の勾配速度の別のパルスを表している。勾配速度が遅いプログラム電圧パルスを低いワードラインに印加することで、プログラム妨害量が減少する。低いワードラインのみに遅い速度を選ぶことで性能が向上する。より高いワードラインは、プログラム電圧勾配速度に起因する妨害の量が少ないことが分かっている。遅速勾配速度信号の印加先として様々なワードライン範囲を選択できる。これに加え、多数多様な勾配速度信号を使用できる。

図１８は、プログラミング中のワードラインに基づいてプログラム電圧勾配速度を選択するために使用される３つの様々なオプションを含んでいる。第１の方法では、ワードラインは２つの範囲に分割され、第１範囲（ＷＬ０〜ＷＬｎ−１）内でワードラインのプログラミング中に、第１プログラム電圧パルス勾配速度ＰＰＲ１が適用される。一方、第２領域（ＷＬｎ〜ＷＬ３１）内でワードラインのプログラミング中に、第２プログラム電圧パルス勾配速度ＰＰＲ２が適用される。ＰＰＲ１はＰＰＲ２よりも遅い勾配速度を含むことができるため、第１範囲における低いワードライン上でのメモリセルのプログラム妨害が最小化される。

方法２、方法３は、２つよりも多い勾配速度の使用が可能であることを説明している。方法２では、ワードラインＷＬ０〜ＷＬｎ−１に第１勾配速度ＰＰＲ１を使用し、ワードラインＷＬｎ〜ＷＬｍ−１に第２勾配速度を使用し、ワードラインＷＬｍ〜ＷＬ３１に第３勾配速度を使用している。ＰＰＲ１はＰＰＲ２よりも遅く、ＰＰＲ２はＰＰＲ３よりも遅くてよい。こうしたスキームは、メモリシステムの性能を維持しながら、プログラム妨害を最小化することができる。方法３では、各ワードラインに別々の勾配速度を使用できる。一つの実施形態では、勾配速度は高いワードラインのそれぞれと共に上昇する。

多様なプログラム電圧パルス勾配速度の使用を、様々なプログラム禁止スキームの使用と組み合わせることができる。例えば、図１６の方法１と図１８の方法１を組み合わせることで、プログラム禁止スキームに、選択プログラム電圧パルス勾配速度の適用が含まれるようにすることができる。これらの方法を組み合わせれば、ワードラインＷＬ０〜ＷＬｎ−１のプログラミング時に、遅速勾配速度ＰＰＲ１をＰＩＳ１（例えばセルフブースティング）と共に使用できるようになる。又、ワードラインＷＬｎ〜ＷＬ３１のプログラミング時に、高速勾配速度ＰＰＲ２をＰＩＳ２（例えばＲＥＡＳＢ）と共に使用することができる。図１６、図１８に示す方法の多様な組み合わせと応用は、実施形態に従って使用できる。

図１９は、１ブロックのメモリセルをプログラミングする一実施形態によるフローチャートである。一実施形態では、図１９に示す方法を図８のステップ３６０で実行している。プログラム電圧パルスを印加する度に、図１９の方法を実行して、未選択のＮＡＮＤストリング内のチャネル電位をブーストさせ、プログラム妨害の発生を最小化することができる。

図１９は、ステップ５５０にて開始する。ステップ５５０では、選択メモリブロックのワードラインのどの範囲に、プログラム電圧信号を印加する選択ワードラインが含まれているかを決定する。例えば、図１６を参照すると、ステップ５５０は、選択ワードラインが、ＷＬ０〜ＷＬｎ−１、又はＷＬｎ−ＷＬ３１のどちらの範囲内であるかを決定することができる。他の実施形態では、これよりも多くの範囲が使用される（例えば図１６の方法２）。この場合、ステップ５５０は、複数の範囲のどこに、選択ワードラインが含まれているかを決定する。一つの実施形態では、各ワードラインが自己の範囲となっている場合、各ワードラインにそれぞれ異なるスキームを適用することができる。

ワードラインの範囲が決定すると、これに対応するプログラム禁止スキームを選択することができる。図１６の方法１では、ワードラインがＷＬ０〜ＷＬｎ−１にある場合にはスキームＰＩＳ１を選択し、ワードラインがＷＬｎ〜ＷＬ３１にある場合にはスキームＰＩＳ２を選択する。これよりも多くの範囲を使用する場合には、より多くのスキームを使用することができ、又、より多数のスキームから選択を行うことになる。一つの実施形態では、独立したワードラインのそれぞれについて選択スキームが選択される。プログラム禁止スキームの選択に、プログラム電圧パルス勾配速度の選択を含めることが可能である。一つの実施形態では、勾配速度は、プログラム禁止スキームの特定の印加条件に加えて選択される。

ステップ５５４では、禁止対象のメモリセルを含んでいるストリングのプログラミングが禁止される。プログラミングを禁止するためには、例えば、これらストリングのビットラインをＶｄｄにまで上昇させる。ステップ５５６では、次のパルス中にプログラミングされるメモリセルを含んだ各ＮＡＮＤストリングのビットラインを０Ｖに設定し、プログラミング可能にする。ステップ５５８では、選択されたプログラム禁止スキームの印加条件（ステップ５５２）が付加される。例えば、ＥＡＳＢを使用している場合には、ソース側に隣接するワードラインに０Ｖが印加され、これ以外の未選択のワードラインにはＶｐａｓｓが印加される。一つの実施形態では、ステップ５５８での印加条件の設定を、ステップ５５４及び／又はステップ５５６により同時に実行している。ステップ５６０にて、使用可能となったビットラインのメモリセルをプログラミングするために、選択ワードラインにプログラム電圧信号Ｖｐｇｍが印加される。いくつかの実施形態では、ステップ５６０にて、ステップ５５２で選択された勾配速度を有するプログラム電圧パルスを印加する。

プログラム禁止スキームの有効性において温度も役割を果たすことがわかっている。又、いくつかのスキームは高温にて好適に機能し、その他のスキームは低温で好適に機能することがわかっている。一つの実施形態では、不揮発性記憶システムの温度を使用して、プログラミング中に適切なプログラム禁止スキームを選択している。温度センサ３１７は不揮発性メモリシステム（図５）を設けられており、プログラミング動作の前又は最中に温度を検知することができる。状態マシン３１６は、センサ３１７から温度データを受信して、選択したメモリブロックに、関連するプログラム禁止スキームを適用することができる。

図２０は、温度を使用して特定のプログラム禁止スキームを選択する一つの実施形態によるフローチャートである。図１９と同様に、図８のステップ３６０にてプログラム電圧パルスの印加中に図２０の方法を使用することができる。ステップ５７０にて、温度センサが記憶システムの温度を検知する。ステップ５７２で、少なくとも検知された温度の一部に基づいて、プログラム禁止スキームが選択される。例えば、セルフブースティングは高温でよく機能し、一方、消去範囲のセルフブースティングと修正消去範囲セルフブースティングは低温でよく機能することがわかっている。そのため、一つの実施形態では区切り点温度が提供される。検知した温度が区切り点よりも高い場合、ステップ５７２でセルフブースティングが選択される。検知した温度が区切り点よりも低い場合には、修正消去範囲セルフブースティングが選択される。これ以外の応用形も使用できる。これらの応用形には、２つよりも多いスキーム、従って２つよりも多い区切り点レベルの使用が含まれるが、しかしこれに限定されるものではない。ＳＢ、ＲＥＡＳＢ以外のスキームの使用も可能である。

ステップ５７４で、禁止対象であるメモリセルを含んだＮＡＮＤストリングが、これらストリングのビットライン電圧を上昇させることにより、それ以上のプログラミングを禁止される。ステップ５７６で、プログラミング対象であるメモリセルを含んだＮＡＮＤストリングのプログラミングが、これらのビットラインに０ボルトを印加することにより可能となる。ステップ５７８にて、選択された禁止スキームの印加条件が付加される。一つの実施形態では、ステップ５７４、５７６が同時に実行される。一つの実施形態では、これらのステップはステップ５７８の一部として実行される。印加条件が付与された後に、ステップ５８０にて、選択ワードラインにプログラム電圧パルスが印加される。

上述した例は、ＮＡＮＤタイプのフラッシュメモリに関連して提供されたものである。しかし、本発明の原理は、ブースティングを利用する別タイプの不揮発性メモリにも適用され、このブースティングには、既存のものと、開発中の新規技術を使用するためにこれから考案されるものとが含まれる。

ここまで、本発明の詳細な説明を例証及び説明の目的で提示してきた。本発明は、ここで開示した厳密な形式に徹底又は限定されるものではない。上述の示唆に関連して多くの修正及び応用が可能である。説明された実施形態は、本発明及びその実用的な使用の原理を最良に説明し、これにより等業者が本発明を、考案された特定の使用に合うように様々な実施形態において、又、様々な修正を加えて最良な形で利用できるように選択されたものである。本発明の範囲は添付の請求項によって定義されるものとする。

Claims (14)

1. 不揮発性メモリシステムであって、
   複数のワードラインと、
   プログラミング禁止対象である第１不揮発性記憶要素を有する不揮発性要素の第１ＮＡＮＤストリングと、
   プログラミング対象である第２不揮発性記憶要素を有する不揮発性記憶要素の第２ＮＡＮＤストリングと、
   温度センサと、
   前記複数のワードラインと不揮発性記憶要素の前記第１及び第２ＮＡＮＤストリングと前記温度センサと通信する管理回路要素と、を備えており、
   前記第１不揮発性記憶要素は第１ワードラインに結合しており、
   前記第２不揮発性記憶要素は前記第１ワードラインに結合しており、
   前記管理回路要素は、
   前記温度センサから前記不揮発性メモリシステムの温度を決定する工程と、
   前記温度に基づいてプログラム禁止スキームを選択する工程と、
   前記選択したプログラム禁止スキームを使用して前記第１ＮＡＮＤストリングの不揮発性記憶要素のチャネルの電位をブーストする工程と、
   不揮発性記憶要素の前記第２ＮＡＮＤストリングのプログラミングを可能にする工程と、を実行することによって前記第２不揮発性記憶要素をプログラムする不揮発性メモリシステム。
2. 前記プログラム禁止スキームを選択する工程は、
   前記温度が区切り点レベルよりも高いかどうかを決定する工程と、
   前記温度が前記区切り点レベルよりも高い場合に、第１プログラム禁止スキームを選択する工程と、
   前記温度が前記区切り点レベルよりも低い場合に、第２プログラム禁止スキームを選択する工程と、を有している請求項１に記載の不揮発性メモリシステム。
3. 前記第１プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
   前記第２プログラム禁止スキームは、修正消去範囲セルフブースティングスキームである請求項２に記載の不揮発性メモリシステム。
4. 前記第１プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
   前記第１ワードラインにプログラム電圧信号を印加する工程と、
   前記複数のワードラインのうちの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項２に記載の不揮発性メモリシステム。
5. 前記複数のワードラインは、ソース側方向にて前記第１ワードラインに隣接した第２ワードラインと、ソース側方向にて前記第２ワードラインに隣接した第３ワードラインとを有しており、
   前記第２プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
   前記第１ワードラインにプログラム電圧を印加する工程と、
   前記第２ワードラインに第１電圧を印加する工程と、
   前記第３ワードラインにゼロボルトを印加する工程と、
   前記複数のワードラインのうちの残りの未選択ワードラインのそれぞれにパス電圧を印加する工程と、を有しており、
   前記第１電圧はゼロボルトよりも大きく、パス電圧よりも小さい請求項２に記載の不揮発性メモリシステム。
6. 前記第１ＮＡＮＤストリング及び前記第２ＮＡＮＤストリングは、不揮発性記憶要素の１アレイの一部であり、
   前記アレイはホストシステムと通信しており、
   前記アレイは前記ホストシステムから取り外し可能である請求項１に記載の不揮発性メモリシステム。
7. 不揮発性記憶要素の前記第１ＮＡＮＤストリングと不揮発性記憶要素の前記第２NANDストリングは、マルチ状態不揮発性記憶要素のＮＡＮＤストリングである請求項１に記載の不揮発性メモリシステム。
8. 前記管理回路要素は、プロセッサ、制御装置、状態マシンのうち少なくとも１つを有している請求項１に記載の不揮発性メモリシステム。
9. 不揮発性記憶をプログラミングする方法であって、
   プログラミング禁止対象である不揮発性記憶要素の第１ＮＡＮＤストリングとプログラミング対象である不揮発性記憶要素の第２ＮＡＮＤストリングを有する不揮発性記憶の温度を決定する工程と、
   前記温度に基づいてプログラム禁止スキームを選択する工程と、
   前記選択したプログラム禁止スキームを使用して前記第１ＮＡＮＤストリングの不揮発性記憶要素のチャネルの電位をブーストする工程と、
   不揮発性記憶要素の前記第２ＮＡＮＤストリングのプログラミングを可能にする工程と、を備える方法。
10. 前記プログラム禁止スキームを選択する工程は、
    前記温度が区切り点レベルよりも高いかどうかを決定する工程と、
    前記温度が前記区切り点レベルよりも高い場合に、第１プログラム禁止スキームを選択する工程と、
    前記温度が前記区切り点レベルよりも低い場合に、第２プログラム禁止スキームを選択する工程と、を有している請求項９に記載の方法。
11. 前記第１プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
    前記第２プログラム禁止スキームは、修正消去範囲セルフブースティングスキームである請求項１０に記載の方法。
12. 不揮発性記憶要素の前記第１ＮＡＮＤストリングは、プログラミング禁止対象である第１不揮発性記憶要素を有しており、その第１不揮発性記憶要素は複数のワードラインのうちの第１ワードラインに結合しており、
    不揮発性記憶要素の前記第２ＮＡＮＤストリングは、プログラミング対象である第２不揮発性記憶要素を有しており、その第２不揮発性記憶要素は前記第１ワードラインに結合しており、
    前記第１プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
    前記第１ワードラインにプログラム電圧信号を印加する工程と、
    前記複数のワードラインのうちの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項１０に記載の方法。
13. 不揮発性記憶要素の前記第１ＮＡＮＤストリングは、プログラミング禁止対象である第１不揮発性記憶要素を有しており、その第１不揮発性記憶要素は複数のワードラインのうちの第１ワードラインに結合しており、その複数のワードラインはソース側方向にて前記第１ワードラインに隣接する第２ワードラインを有しており、
    不揮発性記憶要素の前記第２ＮＡＮＤストリングは、プログラミング対象である第２不揮発性記憶要素を有しており、その第２不揮発性記憶要素は前記第１ワードラインに結合しており、
    前記第２プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
    前記第１ワードラインにプログラム電圧を印加する工程と、
    前記第２ワードラインにゼロボルトを印加する工程と、
    前記複数のワードラインのうちの残りの未選択ワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項１０に記載の方法。
14. 不揮発性記憶要素の前記第１ＮＡＮＤストリングは、プログラミング禁止対象である第１不揮発性記憶要素を有しており、その第１不揮発性記憶要素は複数のワードラインのうちの第１ワードラインに結合しており、その複数のワードラインはソース側方向にて前記第１ワードラインに隣接する第２ワードラインとソース側方向にて前記第２ワードラインに隣接する第３ワードラインを有しており、
    不揮発性記憶要素の前記第２ＮＡＮＤストリングは、プログラミング対象である第２不揮発性記憶要素を有しており、その第２不揮発性記憶要素は前記第１ワードラインに結合しており、
    前記第２プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
    前記第１ワードラインにプログラム電圧を印加する工程と、
    前記第２ワードラインに第１電圧を印加する工程と、
    前記第３ワードラインにゼロボルトを印加する工程と、
    前記複数のワードラインのうちの残りの未選択ワードラインのそれぞれにパス電圧を印加する工程と、を有しており、
    前記第１電圧はゼロボルトよりも大きく、パス電圧よりも小さい請求項１０に記載の方法。

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