CN1764983A - 编程非易失性集成存储器装置中单元的系统和方法 - Google Patents

Abstract

本发明提供了一种用于快速且有效地编程非易失性集成存储器装置中难编程的存储元件的系统和方法。若干存储元件同时经受一编程过程，同时将流经所述存储元件的电流限制在第一电平。当这些存储元件的一部分达到一指定状态时，将这一部分从正被编程的所述单元集合中移除，且提高施加在继续被编程元件上的所述电流限制。可将这些难编程单元中的电流电平提高到第二、更高的限度或不予以调节。

Description

编程非易失性集成存储器装置中单元的系统和方法

技术领域

本发明大体上涉及非易失性集成存储器装置，且更详细的说，涉及一种用于在非易失性集成存储器装置的编程期间控制电流电平的系统和方法。

背景技术

在许多非易失性计算机存储器中，存储数据的能力通常与在编程过程期间流经特定存储单元的电流量相关。非易失性存储器的一个特定实例为Flash或EEPROM存储器，其中存储器内的存储单元的状态取决于存储在浮动栅上的电荷量。概括地说，流经给定单元的电流越大，其就被越快地编程，其就可被编程到更大的电平范围，或两者都是。然而，因为通常平行地编程大量的存储单元，同时具有向着更大数目发展的趋势，所以这导致了高电流电平(平均和瞬时)，这与向低功率装置发展的趋势相矛盾。

诸如电可擦除可编程只读存储器(EEPROM)或闪存的非易失性数据存储装置广泛地用于缺少海量数据存储装置和固定电源的便携式装置中，诸如蜂窝式电话、手持个人电脑(PC)、便携式音乐播放器和数码相机。

闪存通常为具有大量存储元件的半导体场效应晶体管装置，这些存储元件各具有一个或一个以上隔离浮动栅，通过在浮动栅上注入电荷来改变晶体管的阈值电压，从而编程这些存储单元以存储信息。所注入的电荷将阈值电压从本征阈值电压改变一个与所存储电荷量成比例的量。晶体管的新阈值电压代表一位或一位以上的编程数据或信息。例如，在存储单一位数据的简单存储器单元中，晶体管的阈值电压或者升高到接近阈值电压空间的高端的值，或维持在接近低端的值。这两个经编程的阈值电压代表逻辑1和逻辑0，且当确立了读取条件时分别将存储器单元编程为开启或关断，从而使得读取操作可确定存储在所述存储器单元中的数据是逻辑1还是逻辑0。

在用于各种构造和单元结构的大量专利和专利申请案中更充分地讨论了一般非易失性存储器，尤其是EEPROM闪存装置。一种设计的NOR阵列的存储器单元连接在相邻位(列)线与连接到字(行)线的控制栅极之间。个别单元包含单一具有或不具有与其串连的选择晶体管的浮动栅晶体管，或包含两个由单一选择晶体管分离的浮动栅晶体管。所述阵列和其在存储系统中的使用的实例提供于下列SanDisk Corporation的申请中的申请案和美国专利中：专利号为5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192和6,151,248，以及2000年2月17日申请的序号为09/505,555和2000年9月22日申请的序号为09/667,344的申请案，其以引用的方式全部并入本文中。

一种设计的NAND阵列具有多个存储器单元，诸如8个、16个或甚至32个，它们通过任何一端的选择晶体管串联在位线和参考电位之间的串连串(series string)中。字线与不同串连串中的单元的控制栅极相连。所述阵列和其操作的相关实例提供于2001年6月27日申请的序号为09/893,277的以下美国专利申请案中，此申请案和其中所包含的文献以引用的方式并入本文中。

EEPROM编程机制包括漏极侧沟道热电子注入(Channel Hot ElectronInjection)，其中在控制栅极上的高电压和另一个在漏极上的高电压使热电子经过一薄氧化层从沟道的漏极侧穿越到浮动栅，且包括源极侧注入。对源极侧注入来说，可将选择栅极或侧壁用于产生与浮动栅晶体管串连的选择晶体管。在源极侧注入中，将稍微大于选择晶体管的阈值电压的电压施加于选择栅极上，通过施加一高电压到控制栅极，将高电压电容耦合到浮动栅，且一高电压施加到浮动栅晶体管的漏极。选择栅极上的电压足够接通在所述选择栅极下的沟道的一部分。源极和漏极之间的差动电压在选择栅和浮动栅之间的间隙处产生沟道热电子，接着所述沟道热电子由在靠近浮动栅的源极侧的间隙氧化物中的有利的电场扫(sweep)到浮动栅。

最新一代的闪存可具有含有数以亿计的存储器单元的阵列，这些单元以大小在从128到64K字节范围内的区段或编程区块为单位来编程并擦除，其中所述擦除和编程区块经常不是相同大小。(例如)Kevin M.Conley和Yoram Cedar，在2002年2月22日申请的标题为“非易失性存储器系统中的流水线式平行编程操作”(“Pipelined Parallel Programming Operation in aNon-Volatile Memory System”)的美国专利申请案描述了对大量的存储器单元的编程，此申请案和其中所包含的文献以引用的方式并入本文中。编程一区段中大量存储器单元所消耗的功率已成为常规闪存中的显著问题。其对依赖电池和一般具有功率容量有限的芯片上电压电源或充电泵的便携式装置更是一个问题。此外，许多便携式设备，诸如蜂窝式电话和数码相机的趋势是向更小的装置或具有更小的形状因素发展。因此，便携式装置中不断增加的存储器单元数目及不断缩小的电池大小进一步限制了平行编程大量存储器单元的能力。

本发明提供一种解决这些和其它问题的方法，且提出优于现有技术的其它优点。

发明内容

本发明的目的在于提供一种用于快速且有效地编程非易失性集成存储器装置中难编程的存储元件的系统和方法。根据本发明的一个主要方面，大量存储元件同时经受一编程过程，同时将流经所述存储元件的电流限制在第一电平。当这些存储元件的一部分达成一指定状态时，将这一部分从被编程的所述单元集合中移除，且将施加在继续被编程的元件上的所述电流限制升高。尽管其导致每个元件的电流流量增加，但由于电流流经的元件数目减少，所以总电流可维持在低电平，同时仍将更大的电流施加到难编程的存储元件。

在采用EEPROM闪存的实施例中，提供一电路以便快速且有效地编程一可编程存储器装置中的存储器单元，其可减少瞬时和平均编程电流而在很小程度上或根本不降低编程速度。一般来说，所述方法涵盖：将一组电压波形施加到作为编程目标的存储器单元的各个栅极和漏极，同时通过提高源电压(源极去偏压)而将通过每一个所选择的存储器单元的漏极到源极电流(I_Ds)限制在一预定电平，且将至少一编程脉冲施加到所述存储器单元。对需要进一步编程的单元而言，提高受限制的I_DS，且再施加编程脉冲。

在一组实施例中，本发明应用在一种由粗至精的编程技术中。一般来说，所述方法包含以下步骤：比照属于一个编程区块的所有单元的个别粗目标阈值来同时验证这些单元，并将其阈值已超出各自粗编程阈值的单元锁闭在外，并将编程脉冲施加到未达到其粗编程阈值的单元。重复此过程，但是每重复编程步骤一次，就将控制栅极(操纵栅极)编程电压脉冲增加一个预定的粗增量值。这可持续到编程区块中的所有单元都被编程到其各自的粗阈值为止，或直到达到预定的最大粗脉冲数为止。

在一实施例中，如果某预定数量的粗脉冲已耗尽，而仍然有一些单元未编程到其各自的粗目标，则此时可放松或免除源极去偏压条件，且可重复编程-验证过程直到所有单元达到其粗目标，或直到达到另一预定的最大可允许粗脉冲数。

此时，通过比照属于一编程区块的所有单元的个别精编程目标阈值而同时验证这些单元，开始精编程阶段。将阈值超出其各自精编程阈值的单元锁闭在外，且将编程脉冲施加到未达到其精编程阈值的单元。(施加到每一单元的控制栅极的第一精编程脉冲可比施加到那个单元的上一个粗编程电压脉冲小某一称作由粗至精后退电压(coarse-to-fine-step-back-voltage)的预定量。)重复验证-编程步骤，但是每重复编程步骤一次，就将编程脉冲增加一预定的精增量值，直到编程区块中的所有单元都被编程到其各自的精阈值为止，或直到达到预定的最大精脉冲数为止。如果最大数量的精脉冲已耗尽，且仍然剩余一些未编程到其各自精目标的单元，则此时可再次放松或免除源极去偏压条件，且可重复编程-验证过程直到所有单元达到其精目标，或直到超过另一预定最大可允许非去偏压(non-de-biased)精脉冲数。

优选地，所述方法包括进一步步骤：在将一更高的I_DS提供到每一个未经充分编程的存储器单元的步骤前，关断已编程的存储器单元。

在一实施例中，使用限流器完成限制I_DS的步骤，且将更高的I_DS提供到每一编程中的存储器单元的每一存储单元的步骤包含超越限流器的限制。或者，限流器能将I_Ds限制到多个预定电平中的一个，且将更高的I_DS提供到每一个未经充分编程的存储器单元中的每一FET的步骤包括将通过每一个未经充分编程的存储器单元中的每一FET的I_DS限制到预定电平中一更高电平的步骤。

在另一实施例中，将可高达预定最大数目的智能确定的编程脉冲数施加到编程区块的每一单元，同时由限流器限制通过存储单元的电流。随后，将可高达另一预定最大数目的第二智能确定的编程脉冲数施加到编程区块中需要提供更高电流的每一难编程单元。在又一实施例中，将编程脉冲施加到每一所选存储器单元，直到编程了预定数目的存储器单元。其后，将多个编程脉冲施加到要提供更高I_DS的剩余难编程存储器单元。或者，可将编程脉冲施加到要提供更高电流的每一存储器单元，直到编程了至少一第二预定数目的存储器单元，而留下最后几个未完全编程到其最终目标阈值电压的非常难编程单元。可依赖纠错码来纠正由可能存在的这最后几个单元所产生的误差。

本发明的方法和电路在具有大量非易失性存储单元的非易失性存储器装置中尤其有用。一般而言，所述电路包括：(i)能够在所选存储单元中一对端子上施加电压差的电压源；(ii)能够将通过每一所选存储单元的电流(I_DS)限制到一预定电平的限流器；(iii)能够将编程脉冲施加到所选存储单元的编程分支电路；和(iv)在将至少一预定数目的编程脉冲施加到所选存储单元后，能够控制限流器以允许每一难编程存储单元具有更高电流电平的在存储器芯片内部的一组外围电路。在一实施例中，内部存储器芯片的外围电路被配置成通过超越限流器的限制，将更高的电流提供到每一难编程存储单元。或者，所述限流器能将电流限制到多个预定电平中的一个，且所述内部存储器芯片的外围电路被配置成在预定数目的编程脉冲被施加到所选存储器单元后，控制限流器而将多个预定电平中的一个较高电平的电流提供到每一难编程存储器单元。

在另一实施例中，所述内部存储器芯片的外围电路被配置成在预定数目的编程脉冲被施加到所选存储器单元后，控制限流器而将更高的电流提供到每一难编程存储器单元。

在再一实施例中，所述内部存储器芯片的外围电路被配置成在编程预定数目的所选存储器单元后，控制限流器而将更高的电流提供到每一难编程存储器单元。在一另外实施例中，可将本发明的各个方面应用到一种软编程过程中，其又称为擦除恢复。可存在已被映射出逻辑区段，且在源极去偏压条件下难以进行软编程的有缺陷的存储器单元。可在源极接地的情况下软编程这些存储器单元，以便消除在取消选定的过度擦除存储器单元(期望其是关断的)实际上导通时的会引起读取误差的寄生电流路径。

本发明的其它方面、特征和优点都包括在以下示范性实施例的描述中，应结合附图理解所述描述。

附图说明

在结合附图阅读以下详细描述后，本发明的这些和各种其它特征和优点将显而易见，其中：

图1为其中采用了本发明的存储器阵列的一示范性实施例。

图2a、2b、3a和3b展示图1实施例的存储器阵列的更多细节。

图4a和4b展示图1的存储单元和限流器的细节。

图5为本发明的一实施例的操作的流程图。

具体实施方式

图1展示非易失性存储器阵列100的一部分的示范性实施例。在这个特定实施例中，各存储单元为通过源极侧注入来予以编程的双浮动栅EEPROM单元。例如，在虚拟接地布置中，个别存储单元101具有连接在位线BL_α3与BL_α4之间的在选择栅晶体管的任一侧的浮动栅晶体管α6和α7。图1展示了阵列100的两个行(连接到选择线0和1)和两个区块(α和β区域)，实际阵列一般大得多。个别浮动栅晶体管各可存储两个或两个以上数据状态。

本发明的各个方面并非特别针对图1所展示的特定类型的阵列，而是这个结构将经常用作示范性实施例，因为其能容易地说明本发明的许多方面。如背景部分所描述，现有的非易失性存储器系统经常平行编程非常大量的存储单元。例如，Kevin M.Conley和Yoram Cedar，在2002年2月22日申请的标题为“非易失性存储器系统中的流水线式平行编程操作”的美国专利申请案论述海量平行编程，此申请案和其中所包含的文献也以引用的方式并入本文中。每一个这些存储单元可多快地编程且可编程到何种程度，即其“可编程性”，取决于在编程过程期间流经晶体管沟道的电流量，如下文所述。为控制总累积电流(平均电平和峰值电平)，可将一限流装置安置在编程中的单元的源极线上。其展示于图1，其中限流器103为晶体管α₀、晶体管α₃或两者设定最大电流电平I_α1，lim，且限流器105为晶体管β₀、晶体管β₃或两者设定最大电流电平I_β1，lim，编程中的其它单元(图中未图示)受到类似限制。

达成其的一种方法是通过源极去偏压，所述源极去偏压用于通过提升源极电压而限制漏极到源极编程电流。这将通过体效应增加串联在源极和相应漏极间的所有晶体管(包括存储数据的晶体管)的阈值电压，并且也减少漏极到源极电压，从而减少编程电流。先前的源极去偏压被认为是或者接通或者关断。尽管是对早期设计的改进，但是此方法仍然不能完全令人满意。

一个缺点为在每一区段内，通常存在要求更高编程电流或更长编程时间的少数存储器单元。这些难编程存储器单元存在的根本原因可为许多且包括(但不限于)下列原因：1)影响单元电容耦合比的单元间变化，2)漏极/源极结特性，3)单元氧化物厚度的变化，4)各材料介面的粗糙度，5)单元晶体管的氧化物、沟道和结中的微缺陷/断键。因此，为了提供可接收的大存储器和可接收的短编程时间，需要在较高电压下编程这些单元。然而，先前源极去偏压在工厂中设定，且将在芯片的寿命中一直使用。

在一实施例中，通过使用恒定电流吸收器从源极吸出漏极到源极电流，可达成源极去偏压。理想的恒定电流吸收器(源极)瞬时地适应时变负载，且将变化的电压施加到源极(限制在有限的范围内)，以便维持恒定电流。在n型晶体管中，去偏压是指将正电压施加到源极。甚至在单一编程脉冲期间，此正电压也变化。因此，在此实施例中，在去偏压的电压电平由恒定电流源动态控制的意义上，去偏压并非恒定。然而，在相同实施例中，去偏压电流电平是固定的，所以在此意义上，去偏压可称为恒定。

在上述的源极去偏压方法中，这个选项可在工厂设为接通或关断，且可对整个芯片的芯片寿命保持恒定，I_α1，lim＝I_β1，lim＝I_γ1，lim＝...＝I_lim。新的创新包含：当仍有几个持久性单元等待编程/软编程时，可通过单独变化各个I_.-，limS(I_α1，lim，I_β1，lim...)在接近每一区段的编程结束时动态地关断源极去偏压。由于仅在剩余小部分单元待编程时才使用接地源极编程，所以每单元的过量电流不会引起过量的芯片电流消耗，这是因为仅有少量单元汲取电流。例如，如果接地源极编程导致编程电流10倍的增量，那么当已将其它90％的单元锁闭在外时，通过源极接地可同时编程每一编程单位或“组块(chunk)”中高达10％的单元。

尽管本发明不限于图1所示的阵列和存储单元结构，此结构可用作示范性实施例，因其包含在其它EEPROM和闪存系统中发现的许多特征。图1展示各具有多个浮动栅的多状态存储单元的虚拟接地阵列；因而，每一存储单元与小NAND阵列具有大量类似处，而存储单元自身布置在NOR型构造中。更一般来说，所述存储器可采用上述以引用方式并入本文的各个文献中所描述的各种NAND或NOR构造中的任一种。通过忽略每一存储单元中浮动栅晶体管中的一个(诸如101中的α₆)，将存储单元缩减到具有一选择栅的更传统的浮动栅晶体管。此论述也可容易延伸至缺少选择栅的情况或选择栅由侧壁结构代替的情况，其中使用不同于虚拟接地阵列的构造，且其中通过不同于源极侧注入的技术来编程所述存储单元。所述存储单元也可为NAND串，其包含在任一端与选择晶体管串连的多个浮动栅晶体管。甚至示范性实施例的双浮动栅结构也可具有多个变化，例如可通过沟道进行浮动栅的擦除。如本文所用，在浮动栅实施例中，术语“存储单元”指一系列的一个或一个以上浮动栅晶体管和可能地一个或一个以上的选择栅晶体管。背景技术部分所引用的文献给出了这些不同结构的进一步的细节。2001年5月25日申请的美国专利申请案09/865,320中描述了与源极侧注入和虚拟接地阵列两者相关的各种问题，此申请案和其中引用的文献以引用的方式并入本文中。

因为本发明的各个方面涉及平行编程大量存储单元，其中所述存储单元的可编程性取决于流经个别存储单元的电流，本发明的各个方面也适用于平行编程其可编程性取决于电流的其它形式的存储单元。另外，2002年9月24日申请的序号10/254,830的美国专利申请案中描述了读取过程中的电流限制，此申请案以引用的方式并入本文中。尽管“存储单元”和“阵列”可指下文中这些结构的任何一种，但是图1的操作将被更详细地简述，因为将经常参考其。

具有图1之结构的非易失性存储器描述于美国专利第5,712,180号和第6,103,573号，和2000年2月17日申请的序号为09/505,555的美国专利申请案，以及Jack H.Yuan和Jacob Haskell的在2000年9月22日申请的标题为“具有通过连续位线导体接触的不连续漏极和源极扩散的非易失性存储器单元阵列与形成其的方法”(“Non-Volatile Memory Cell Array HavingDiscontinuous Drain and Source Diffusions Contacted by Continuous bit LineConductors and Methods of Forming”)的专利申请案，上述各案都转让给SanDisk Corporation，且其都以引用的方式并入本文中。这些单元的每个物理浮动栅存储晶体管可存储4个以上的逻辑位。许多讨论都基于阵列结构，而非单元结构，也可使用利用不具有浮动栅的非易失性存储器的其它实施例。例如，也可使用NROM或MNOS单元，诸如Eitan的美国专利5,768,192和Sato等人的美国专利第4,630,086号中所描述者(两案以引用的方式并入本文中)，同样可使用介电存储元件，诸如Eliyahou Harari、George Samachisa、Jack H.Yuan和Daniel C.Guterman的2002年10月25日申请的标题为“采用介电存储元件的多状态非易失性集成电路存储器系统(Multi-StateNon-Volatile Integrated Circuit Memory Systems That Employ DielectricStorage Elements)”的美国专利申请案所描述者(此案以引用的方式并入本文中)。图2a和2b分别展示具有多个浮动栅的存储器单元结构的一实施例的俯视图和横截面图，且图2a和2b是根据上述以引用方式并入本文的美国专利5,712,180修改得到的。如图2b的横截面图所示，存储单元的沟道在位线BL 1711和位线BL2712的两源极/漏极区域之间形成。所述沟道再分成三个区域：左浮动栅FGL12781和左控制栅极CGL2771下的左浮动栅沟道761；右浮动栅FGR12783和右控制栅极CGR2773下的右浮动栅沟道763；和在其之间的选择晶体管T12772下方的选择沟道762。

如图2a所示，在此结构中，诸如SG1720的字线横跨诸如BL1711和BL2712的位线而形成阵列。阵列中存储器单元的位置就由这些线的交点来界定；例如，图2b中具有选择晶体管T12772的单元沿着字线SG1720位于BL 1711和BL2712之间。沿着平行于位线的列来连接控制栅极而非如在更通常的构造中一般沿着行来连接控制栅极。因此，通过将电压施加到控制栅极线CGL2771，不仅将此电压施加到含有晶体管T12772的单元的栅极，而且施加到位线BL1711和BL2712之间的列中的所有单元的左控制栅极。

图3b为描绘诸如图2a和2b的存储器单元的阵列的一个实施例的电路图，其中图3a为这些存储器单元的等效电路图。可独立地编程和读取所述单元的浮动栅781和783。例如，为编程图3a中的右浮动栅783，将(例如)8伏的过压电压施加到左控制栅极771。实际值并非关键性的，而是要足够完全接通左浮动栅晶体管T_FGL而无关其浮动栅中所存储的数据状态。随着从电路中有效地移除左浮动栅晶体管T_FGL，可以通过源极侧注入法几乎和编程单浮动栅晶体管一样地编程右浮动栅晶体管T_FGR。

在常规的编程操作中，再次将漏极设为约5伏，或更一般地设为4-7伏，且将源极设为接地和/或通过限流装置接地。所述列中的所有单元将处于相同状态。对所选择行来说，将1.5-5伏的电压施加于选择栅极上，从而接通选择晶体管。此引发电流穿过沟道，电子在源极侧进入。在未选定的行中，选择栅极线或字线保持接地且这些选择晶体管保持关断。接着将(例如)5-10伏的编程电压施加到右控制栅极。这些值在选择晶体管与右浮动栅晶体管之间的沟道区域中引发一高电场。其结果为从源极进入的电子响应编程电压而被注入到(右)浮动栅中。为编程左浮动栅，颠倒左控制栅极和右控制栅极的职能，源极和漏极也是一样。

如图1所示，可偏压所述阵列以便能够同时编程相邻存储单元。例如，在编程期间，浮动栅晶体管α₀和α₃都将位线BL_α1用作源极线。这允许基于如何偏压各个线并根据速度和精确性要求，在不同的实施方案中将这两个晶体管一起编程或分开编程。

可通过将擦除电压施加到选择栅极擦除浮动栅晶体管，以便左浮动栅和右浮动栅都通过它们各自的耦合器(coupling)C_31L和C_31R或通过诸如沟道擦除等其它方法而被擦除。美国专利5,712,180提供了关于擦除和其它操作的更多细节，其在上文以引用方式并入本文中。如其中所描述，在用于读取或验证操作的感测过程中，存储单元中未被感测的晶体管完全接通，而可使用此技术领域中已知的各种技术来处理其状态正受到感测的晶体管。沟道擦除更多地描述于先前已并入的序号为09/893,277的美国专利申请案中，尽管其是在NAND构造的环境下进行描述的。多种感测技术描述于NimaMokhlesi、Daniel C.Guterman和Geoff Gongwer的2002年1月18日申请的标题为“利用短暂激励的用于晶体管和小型元件的降噪技术”(“NoiseReduction Technique for transistors and Small Devices Utilizing an EpisodicAgitation”)的美国专利申请案中。验证过程与数据读取过程的不同之处在于：验证过程将表示单元状态的参数与目标值比较，而非通过(例如)对分检索法(binary search)确定所述单元属于可能数据状态中的哪一种。

回到本发明，其各个方面包括：1)复数个存储单元的海量平行写入；2)以一定程度上降低每存储单元的速度或可编程性为可能的代价，在写入期间对每一存储单元进行电流限制以管理峰值和平均累积功率；3)当各存储单元达到其目标状态时，将终止编程和存储单元电流消耗的每一存储单元锁闭在外；4)一旦仍在编程的存储单元的数目低于预定限度和/或超出编程脉冲数目，就减少电流限制的等级(意即，增加存储单元电流)以增加编程速度/可编程性。这些概念可随着存储单元数目下降到渐次的目标值以下而渐进地使用。

为限制每存储单元的瞬时和平均编程电流，恒定电流吸收器起到限制编程电流的作用。在图1-3的实例中，其将通过有效提高源极电压来限制漏极到源极编程电流。这一正的源极电压将减少漏极到源极位差V_DS，且通过体效应增加在每一存储单元的源极和漏极间串联的所有3个晶体管(两个浮动栅晶体管、一个选择晶体管)的阈值电压，从而降低编程电流。在这样做的过程中，其也限制存储单元的最大可达到的控制或操纵栅极阈值电压。在每一编程单元内(例如，区段或编程区块)，可能存在少数较难编程的单元。为获得大的存储器阈值窗口(threshold window)，可将这些单元编程到更高的阈值电压。

在一实施例中，对于施加到最后几个存储单元(在已施加了一定数目的最大控制栅极编程脉冲后，所述存储单元仍未被锁闭在编程外)的最后几个脉冲，动态免除恒定电流条倬允许将这些难编程的存储单元编程到所要求的更高阈值电压。如果依赖源极去偏压来抑制(suppers)编程干扰状态，那么可限制使用源极接地的编程的频率以便最小化干扰机制。一个事件计数器可专用于监视源极接地编程事件的频率。图4a展示根据图1实施例的存储单元401和限流器403的第一示范性实施例。在此实例中，存储单元401分别于节点A和D处连接在位线433和431之间，且由通过节点B和C分别连接到插入的选择晶体管413的浮动栅晶体管411和415组成。如先前所描述，存储单元401或者可由诸如NAND串的其它浮动栅存储单元类型组成，或更一般地说，由基于非浮动栅技术的单元组成。示范性存储元件401可用于呈现本发明的方面，其中这些不同替代物的相应操作更详细地描述于上文所给地相应文献中。

如图4a所示，待编程或读取的浮动栅为晶体管415，所展示的开关421和461的位置是用于正常编程。当读取或验证晶体管415时，节点A是用于读取的源极(其接地)，节点D是用于读取的漏极(其由感测放大器驱动)，且限流器403从节点D断开，这意味在读取/验证模式中，开关421处于浮动位置。单刀三掷开关(single pole/triple throw switch)421描绘在方框403中。在正常编程期间，开关421将节点D连接到晶体管443的漏极(图4a所示的位置)；在最后几个编程脉冲期间，当要免除电流限制条件时，节点D连接到地线(右位置)；且在读取/验证期间，节点D连接到开关421的浮动支线(由中心位置代表)，从而在实际上将电流吸收器从节点D断开。在读取期间，闭合连接在感测放大器和节点D之间的单刀单掷开关461，且在编程期间将其接通。这样，在编程期间，节点D是用于编程的源极，感测放大器从节点D断开，且电流吸收器403连接到节点D。

在通过源极侧注入到晶体管415的浮动栅的、存储器单元415的典型编程过程中，通过提高位线433上的电平，将节点A置于高电压。使用上文所描述的施加到晶体管411和415各自的控制栅极上的电压而将晶体管411和415接通。接通选择晶体管413是通过施加足够高的字线(意即选择栅极)电压(电平超过其阈值电压半伏到几伏)。编程期间，通常将节点D(意即，用于编程的源极)连接到限流器403，但当要将限流器旁路时，节点D接地。那么跨越整个存储单元的电压为V_A-V_D，且跨越待编程晶体管415的沟道的电压V_A-V_B由于跨越晶体管411和413的电压降而较低。当开关421将节点D接地时，全电压V_A将被施加在存储单元401上(在此论述中，忽略实际电路中会出现并会阻止V_D接地的其它电压降和瞬态)。为编程晶体管415，使用编程电压对其控制栅极施加脉冲，引起电流I_Ds流经其沟道且引起电荷存储在其浮动栅。当通过开关421将节点D接地时，I_Ds在很大程度上无控制。

如上文所描述，为控制电路中的电流量，使用限流器403。当节点D由开关421通过晶体管413连接到地线时，I_Ds被限制成不大于值I_prog。当电流受限制时，节点D上的电压升高，且通过瓶颈限制(bottle necking)通过选择栅413的电流，体效应会限制所有三个晶体管中的电流。在编程期间，两浮动栅晶体管411和415将被偏压得高于其各自阈值，以为电流提供瓶颈效应。恒定电流吸收器403的电流限制动作主要通过用体效应提高选择栅晶体管的阈值电压来实现。不管是否进行电流限制，选择晶体管都是限制从节点A到节点D的电流的晶体管。

在示范性实施例中，使用NMOS晶体管443和445的电流反射镜(currentmirror)。开关421和461的掷向由区块R/W 451控制。在实际实施中，开关421可由两个晶体管组成：一个晶体管在节点D和地线之间，其栅极由450控制，而另一晶体管在节点D和443的漏极之间，其栅极也由450控制。开关461也是在节点D和感测放大器之间的晶体管，其栅极也由450控制。当一开关置于两个节点之间时，连接到这两个节点的是可互换的源极和漏极。为了不发生争用，接通这些晶体管的时序必须为关断一个晶体管然后接通另一个晶体管。取决于开关421的掷向，将通过存储单元401的电流限制成不大于I_prog或不对其限制。更一般地说，可存在使用接地连接或代表最高可允许电流的I_prog，n得到的数个限制：I_prog，1≤I_prog，2≤..≤I_prog，n。这允许存储单元中的电流为这n个或n+1个值中的任何一个。

存储单元401可对应图1中存储单元中的任何一个(例如含有α₂和α₃的存储单元)，在此情况下，位线431和433分别对应BL_α1和BL_α2，且限流器403对应限流器I_α1，lim 103。阵列的每一位线在充当用于编程的源极时，可连接到这样的限流器。图1未展示读取、写入和相应的控制电路以及其与限流器的连接。

诸如403的限流器可各具有允许其同时用于多个位线的许多支线。可独立控制这些支线中的每一个，从而允许独立控制每一源极线的最大电平。如所提及，大量的、可能几千个存储单元被平行编程。将参考图4就个别存储单元来描述这一过程。正常地，所述电流反射镜具有单一输入晶体管445和成千的输出晶体管(诸如433)，其中同时被编程的大量单元中的每一个都具有一个输出晶体管。以此方式，(例如)1μA的输入电流由成千个单元分摊。但是如果每一单元都具有其自己的输入和输出晶体管，不仅晶片(die)尺寸会增加，而且因为单独的电流反射镜的输入晶体管的1μA电流的累积效应，电流消耗也会增加。

返回图4a，在编程过程开始时，偏压存储单元以进行编程，且使用限流器403将电流电平限制到I_prog(或I_prog，1，如果使用一个以上的限制)。接着对晶体管415的控制栅极施加脉冲以存储更多电荷，从而充满(leveling)晶体管415的浮动栅，其中夹杂使用感测放大器453将存储单元的状态与目标值相比较的感测操作。如果存储单元通过与目标相对照的验证，那么通过(例如)大量提高节点D上的电压电平，可将存储单元锁闭在进一步的编程外。如果存储单元未通过验证，那么过程继续。随着存储单元通过验证且被锁闭在外，被编程的存储单元数目和相应的所消耗的编程电流减少。随着仍在被编程的单元数目降低到某一数目以下(按照绝对数目或比例计算)，或在一定脉冲数后(如事件计数器451所确定的)，或在这两者的组合的条件下，可提高施加在这些剩余的、难编程的单元上的电流限制。相应限流器403中的开关421可将节点D接地。接着所述过程继续直到编程完成或直到发现一存储单元不可编程并有缺陷，在此情况下，将其映射出。如果使用多个限制，这种电流限制的动态提高可渐次经过I_prog，1，I_prog，2，...，I_prog，n。

图4b展示为图4a实施例的变体的另一实施例。在此情况下，数个电流值I_prog，i可用于限流电路403，其中i＝1，...，n，n≥2，且I_prog，1≤I_prog，2≤..≤I_prog，n。在编程期间，节点D一直连接到晶体管443的漏极，且开关421仅需为一个单刀单掷开关。通过逐渐增加馈入晶体管445的漏极节点的标识为I_prog，i的电流反射镜输入电流(mirror input current)，可将从正常编程(恒定电流吸收到接地节点D)的转变(transition)变为一个更渐进的过程。例如，只要控制栅极电压逐脉冲地为阶梯上升(stair cased)，就可将I_prog，1设为1μA。但当编程控制栅极电压达到其最大值(例如12V)时，且如果仍剩余少数未充分编程的单元，那么随后的编程脉冲可处于相同的最大控制栅极电压，但电流限制可从每单元I_prog，1＝1μA放松到每单元I_prog，2＝2μA，且在下一脉冲中可应用为(例如)每单元I_prog，3＝4μA的电流吸收值(current sink value)。这提供了一个比突然完全取消电流限制更渐进的转变。渐进方法的优点为在第一次施加电流不受限的编程脉冲时过度编程的可能性较小。在使用共同驱动的控制栅极的构造(与独立驱动的控制栅极构造相对)中更容易实施图4b的渐进转变方法，因为同时编程的所有单元在相同时间达到最大控制栅极条件，而独立驱动的控制栅极构造并非如此。

在图4a和4b中，开关421和461可由控制器或存储器芯片上的内部外围电路(诸如由区块451和453示意性表示的那些)控制。对高速操作而言，通常最好的是控制器从不了解难编程单元的存在，更不用试图对其编程。这样，控制器仅需变换待编程的数据、数据应去的地址、和使存储器芯片开始编程的命令，所有随后的活动对控制器都是透明的。存储器芯片的内部外围电路独立工作，直到完成编程，且当编程结束时，存储器芯片通过改变闲/忙信号的状态来通知控制器编程结束。

图5为本发明的示范性实施例的流程图，在此情况下，对具有图1-4所示的类型的存储元件的存储器使用由粗至精的编程技术。具有粗模式和精模式的编程技术的使用描述于2001年2月26日申请的美国专利申请案第09/793,370号中，其以引用方式并入本文。

过程开始于可选步骤501，对照属于一编程区块的所有单元的个别粗目标阈值，平行验证这些单元。在共同驱动操纵构造中，必须将此验证和随后的验证拆分成一系列子验证，其每一个对照一组单元的相同目标状态而验证这些单元。当属于相同编程区块的一组单元的所有操纵栅极被相互连接时，就无法(例如)在将2伏施加到正被编程到状态4的一些单元的同时，将1伏施加到单元中意欲编程到状态2的单元。所以，在每一编程脉冲后，必须执行所有的子验证或至少子验证的一个子集。在每单元8状态的设计中，每一编程脉冲必须继之以7个验证操作，第一个验证操作区别状态0和1，第二个验证操作区别状态1和2，...，且第7个验证操作区别状态6和7。合适的编程验证技术进一步描述于2002年12月5日申请的序列号为10/314,055的美国专利申请案中，其以引用的方式并入本文中。将表示单元状态的参数值(一般为电流或电压)与其目标值相比较，诸如在上述以引用方式并入本文的标题为“利用短暂激励的用于晶体管和小型元件的降噪技术”的美国专利申请案中的描述。如果所述区块先前已编程，那么之前进行擦除过程，且取决于实施例，所述擦除过程后进行如下文进一步描述的软编程过程。如果存储单元通过比照其粗参考值的验证，那么过程转到步骤525的精模式，如果不是，那么过程进入步骤503。

偏压需要编程的存储单元，例如，通过在浮动栅晶体管单元的源极和漏极上施加一个电压，将电流限制到第一电平，且编程(诸如向浮动栅单元的控制栅极施加脉冲)在步骤505中进行。其后进行另一粗验证(505)，如果符合目标标准就再进入步骤525。如果单元未通过验证，那么控制栅极处的编程电压增加，且施加另一脉冲(509)，其后返回到验证步骤505。在步骤505和509之间，步骤507检查是否达到最大控制栅极编程电压。持续步骤505、507和509的循环，直到通过验证(此情况下，过程进入步骤525)或达到最大控制栅极编程电压(此情况下，过程进入步骤511)。

步骤511、513和515形成一个循环，其中电流限制提高，同时控制栅极编程电压保持在其最大值。在替代实施例中，电压可回降，且在多个步骤中(诸如在步骤505-509的循环中)升回其最大值，可使用一个以上为给定电流限制/最大电压之组合的脉冲，或其组合。在步骤511中，首先检查电流吸收的值，接着如果有更高的值可用，那么在步骤513中，增加所述值，且在步骤515中进行另一粗验证。如果在步骤511中达到最大电流吸收值，过程进入步骤517。

步骤517、519、521和523允许在最大控制栅极编程电压和最高编程电流下，向存储元件施加多次(N_Cmax)脉冲。在步骤517中，这些脉冲的数目N_C增加，其后进行检查(519)以检查其是否超出最大值N_Cmax，且如果没有就施加一个脉冲(521)。如果所述单元通过验证或在这些条件下达到最大脉冲数，那么过程进入步骤525。

步骤525为对照精目标参数值的初始验证，其为可选的。如果单元未通过验证，那么控制栅极电压后退，且精编程过程开始于步骤529。步骤531-551与粗编程阶段中的相应步骤相同。然而，如果一个单元在精验证步骤中的任一步骤中通过验证(步骤525、531、541和551)，那么就在步骤527中将其锁闭在外。而且，如果在步骤545中，在最大控制栅极编程电压和最高编程电流下，最大脉冲数(N_F)超出限制(N_Fmax)，那么编程失败，在步骤547中，相应的单元或所述单元所属的整个区段被映射出。

本发明的各个方面可应用于软编程，其又称为擦除恢复。根据定义，闪存单元的擦除要求擦除至少一整个单元区段，通常为一条字线。由于在这个共同字线上的各个单元的擦除率的差异，单元可能常常会过度擦除到低于可靠地指示擦除状态所需的最小的低阈值电压。软编程是用于在实际数据编程之前和缓地提高过度擦除的单元的阈值的技术。关于这些技术中的一些技术的更多细节描述于第5,172,338号和第5,272,669号美国专利中，两案已转让给SanDisk Corporation，且两案以引用的方式并入本文中。尤其适用于图1-4的示范性实施例的软编程的方面提供于2001年5月25日申请的第09/865,320号美国专利申请案中，其以引用的方式并入本文中。

在存储器阵列中，可能存在有缺陷单元，其已经被映射出逻辑区段，并且在使用了电流限制的源极去偏压条件下难以软编程。如果这些单元以过度擦除状态存在于阵列中，那么它们将不会编程有数据。由于它们被过度擦除，它们能导致寄生电流路径。如果这些单元难编程，那么用限制在最低电平的电流进行的标准软编程操作可能不足以使它们脱离过度擦除状态。为充分提高这些单元的阈值，本发明可应用于软编程过程。可在源极接地的情况下来对这些存储单元进行软编程，以便消除在取消选定的过度擦除存储器单元(期望其是关断的)实际上导通时的会引起读取误差的寄生电流路径。如本发明的其它实施，可使用在第一限制和接地源极之间的一个或一个以上的中间电流限制。

尽管已参照具有示范性实施例描述了本发明的各个方面，但是应了解本发明有资格在随附权利要求的全部范畴内受到保护。

Claims (23)

1.一种编程一非易失性存储器阵列的方法，其包含：

同时将一第一组编程电压波形施加到复数个存储器存储单元的端子，其中将在所述复数个存储单元中的每一个存储单元的所述端子中的一第一端子与一第二端子之间流动的电流限制到不大于一第一电流电平；且

在所述施加一第一组编程电压波形后，同时将一第二组编程电压波形施加到所述复数个存储器存储单元的一第一子集的所述端子，其中不将在所述第一子集中的每一个存储单元的所述端子中的所述第一端子与所述第二端子之间流动的电流限制到不大于所述第一电流电平。

2.根据权利要求1所述的方法，其中在所述施加一第二组编程电压波形到所述复数个存储器存储单元的一第一子集的所述端子期间，将在所述第一子集的每一个存储单元的所述端子中的所述第一端子与所述第二端子之间流动的所述电流限制到低于一大于所述第一电流电平的第二电流电平。

3.根据权利要求1所述的方法，其中所述存储器存储单元中的每一个存储单元包含一浮动栅晶体管且其中在所述端子中的所述第一端子与所述第二端子之间流动的所述电流为漏极-源极电流。

4.根据权利要求3所述的方法，其中所述存储器存储单元中的每一个存储单元包含一个或一个以上浮动栅晶体管和一个或一个以上选择晶体管。

5.根据权利要求3所述的方法，其中所述第一组编程电压波形包含将至少一编程脉冲平行施加到所述复数个存储器存储单元中的每一个存储单元的控制栅极，且所述第二组编程电压波形包含将至少一编程脉冲平行施加到所述复数个存储器存储单元的所述第一子集中的每一个存储单元的控制栅极。

6.根据权利要求5所述的方法，其中所述第一组编程电压波形包含将一第一预定数目的编程脉冲施加到所述复数个存储器存储单元中的每一个存储单元的所述控制栅极。

7.根据权利要求6所述的方法，其中所述第二组编程电压波形包含将一第二预定数目的编程脉冲施加到所述复数个存储器存储单元的所述第一子集中的每一个存储单元的所述控制栅极。

8.根据权利要求1所述的方法，其中所述存储器存储单元中的每一个存储单元能存储一位以上的数据。

9.根据权利要求1所述的方法，其进一步包含：

在所述施加一第一组编程电压波形后，测量与所述复数个存储器存储单元中的每一个存储单元的数据内容相关的一个参数值；并

基于所述参数的所述测量值确定所述第一子集。

10.根据权利要求9所述的方法，其进一步包含：

在所述施加一第二组编程电压波形前，将所述复数个存储器存储单元中的不在所述第一子集中的存储单元锁闭在外。

11.根据权利要求9所述的方法，其中所述确定所述第一子集包含：

确定所述复数个存储器存储单元的一预定部分已达到所述参数值的一预定值；并

由未达到所述预定值的所述存储器存储单元形成所述第一子集。

12.根据权利要求9所述的方法，其中所述施加一第一组编程电压波形、所述施加一第二组编程电压波形和所述确定所述第一子集被作为一粗编程模式的部分来执行，所述方法在所述粗编程模式后进一步包含：

同时将一第三组编程电压波形施加到所述复数个存储器存储单元的一第二子集的所述端子，其中将在所述复数个存储单元中的每一个存储单元的所述端子中的所述第一端子与所述第二端子之间流动的所述电流限制成低于所述第一电流电平；在所述施加一第三组编程电压波形后，测量与所述存储器存储单元的所述第二子集中的每一个存储单元的数据内容相关的所述参数值；

基于在所述施加一第三组编程电压波形后所测量的所述参数的所述值，确定一第三子集；并

同时将一第四组编程电压波形施加到所述复数个存储器存储单元的所述第三子集的所述端子，其中不将在所述第三子集中的每一个存储单元的所述端子中的所述第一端子与所述第二端子之间流动的电流限制成低于所述第一电流电平，且其中所述施加一第三组编程电压波形、所述施加一第四组编程电压波形和所述确定所述第二子集被作为一精编程模式的部分来执行。

13.根据权利要求1所述的方法，其中在一软编程过程中施加所述第一组和所述第二组编程电压波形。

14.一种非易失性存储器，其包含：

复数个存储器存储单元；

可连接到所述存储器存储单元的一限流电路，借此可控制流经一相连接的存储单元的一电流的量；和

连接到所述存储单元和所述限流器的编程电路，借此在一同时编程所述复数个存储单元中的一个或一个以上存储单元的操作期间，在所述一个或一个以上存储单元的每一个存储单元中流动的各个电流可在一第一模式中被限制到不大于一第一电流电平且在一第二模式中可被允许超过所述第一电流电平。

15.根据权利要求14所述的非易失性存储器，其中在所述第二模式中，在所述一个或一个以上存储单元的每一个存储单元中流动的所述各个电流可被限制到低于一大于所述第一电流电平的第二电流电平。

16.根据权利要求14所述的非易失性存储器，其中所述存储器存储单元中的每一个存储单元包含一浮动栅晶体管，且其中流动的所述电流为漏极-源极电流。

17.根据权利要求16所述的非易失性存储器，其中所述存储器存储单元中的每一个存储单元包含一个或一个以上浮动栅晶体管和一个或一个以上选择晶体管。

18.根据权利要求16所述的非易失性存储器，其中在一编程过程期间，所述编程电路施加一组编程电压波形，所述编程电压波形包含将至少一编程脉冲施加到所述复数个存储器存储单元中的每一个存储单元的所述控制栅极。

19.根据权利要求14所述的非易失性存储器，其中所述存储器存储单元中的每一个存储单元能存储一位以上的数据。

20.根据权利要求14所述的非易失性存储器，其中所述限流器是通过使用一电流反射镜形成的。

21.根据权利要求14所述的非易失性存储器，其进一步包含：耦接到所述编程电路且可连接到所述存储单元的感测电路，借此在一验证过程中可感测与所述复数个存储器存储单元中的每一个存储单元的所述数据内容相关的一参数值，借此可将在所述验证过程中通过验证的存储元件锁闭在所述同时编程复数个存储单元的操作之外。

22.根据权利要求14所述的非易失性存储器，其进一步包含：

一耦接到所述编程电路的事件计数器，借此响应所述事件计数器来控制所述限流器。

23.根据权利要求D.9所述的非易失性存储器，其中所述编程电路将一系列电压脉冲施加到其所连接的所述存储单元，且所述事件计数器计数所述脉冲的数目。

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