TWI527053B - 半導體記憶體裝置與放電其字元線的方法 - Google Patents

Description

半導體記憶體裝置與放電其字元線的方法

本發明關於一種半導體裝置及一種半導體記憶體裝置，尤指一種放電技術。

第1圖所示為一習知半導體記憶體裝置之概念的組態示意圖。第1圖之半導體記憶體裝置包括一記憶體單元10、一第一字元線放電單元20與一第二字元線放電單元30。

該記憶體單元10被區分成一第一記憶體串11與一第二記憶體串12。該第一記憶體串11連接至一偶數位元線BL_E，而該第二記憶體串12連接至一奇數位元線BL_O。在每一記憶體串中，複數記憶胞為串聯連接。該第一記憶體串11將代表性地說明如下。於一第一選擇電晶體MN10與一第二選擇電晶體MN11之間串聯連接總共64個非揮發性記憶胞MC0_E到MC63_E。該第一選擇電晶體MN10由一第一選擇信號線DSL的電壓位準控制，且該第二選擇電晶體MN11由一第二選擇信號線SSL的電壓位準控制。存取該等64個非揮發性記憶胞MC0_E到MC63_E是藉由相對應之字元線WL0到WL63的該等電壓位準控制，其中，各非揮發性記憶胞包括一控制閘極與一浮動閘極的一電晶體所構成。

於該半導體記憶體裝置的程式化作業期間，由該等複數局部字元線(local wordline)選出一局部字元線，其係由一字元線程式化電壓VPGM驅動，而其餘未選擇的局部字元線由一字元線通過電壓VPASS驅動，其位準低於該字元線程式化電壓VPGM。當完成該程式化作業時，所有該等複數字元線WL0到WL63被放電。

為了說明第1圖具體實施例的目的，其係假設一第一字元線WL0由該等複數條字元線WL0到WL63當中選出，並利用該字元線程式化電壓VPGM充電，而其餘未選擇的字元線WL1到WL63利用該字元線通過電壓VPASS充電。

該第一字元線放電單元20配置成回應於一第一放電脈衝信號DIS_EN1而放電由該等複數字元線WL0到WL63當中選出的第一字元線WL0之放電節點N1。因此，於該第一放電脈衝信號DIS_EN1被啟動的期間，該第一字元線WL0被放電，且其電壓位準會降低。

該第二字元線放電單元30配置成回應於一第二放電脈衝信號DIS_EN2而放電其餘未選擇的字元線WL1到WL63之共用放電節點N2。因此，於該第二放電脈衝信號DIS_EN2被啟動的期間，其餘未選擇的字元線WL1到WL63被放電，且其電壓位準會降低。

第2圖所示為第1圖所示之半導體記憶體裝置之字元線放電作業之示意圖。以下將參照第1圖與第2圖說明具有上述組態之半導體記憶體裝置的主要作業。

於一程式化作業期間，如上所述，該選擇的字元線WL0利用該字元線程式化電壓VPGM充電，而其餘該未選擇的字元線WL1到WL63利用該字元線通過電壓VPASS充電。當整條字元線WL0到WL63的放電作業開始時，該選擇的字元線WL0經由該第一字元線放電單元20放電，而其餘該未選擇的字元線WL1到WL63經由該第二字元線放電單元30放電。

此時，當該第一字元線放電單元20僅放電該選擇的字元線WL0時，該第二字元線放電單元30必須放電其餘63條字元線WL1到WL63。因此，當相較於該第一字元線放電單元20時，該第二字元線放電單元30需要較長的放電時間。概言之，該第二字元線放電單元30必須放電的負載數目愈多，該第二字元線放電單元30要將其放電的時間愈長。

再者，不僅在該程式化作業期間，亦在該放電作業期間，選擇的字元線WL0之電壓必須降低，且維持在高於該等其餘字元線WL1到WL63之該等電壓的位準。當包括在一記憶體串中的記憶胞數目增加時，該第二字元線放電單元30必須放電之負載數目即增加。因此，於該放電作業期間，有一種情況中該等其餘字元線WL1到WL63之電壓VPASS(N2)會成為高於該第一字元線WL0之電壓，如第2圖所示。如果發生這種狀況，連接至該等字元線的該等記憶胞之臨界電壓的分佈有可能改變，因此會劣化了穩定度。

因此，需要一種可消除上述一項或多項問題的技術的改良式半導體裝置。但是必須要了解到，本發明某些態樣不一定能消除一項或多項該等問題。

為了達成這些優點並根據本發明之目的，在此所提供的具體實施例及其廣泛說明，本發明一種態樣可提供一種半導體裝置，其包含：複數條線，其具有一選擇的線與一未選擇的線，該選擇的線由一第一控制電壓驅動，該未選擇的線由一第二控制電壓驅動，該第二控制電壓低於該第一控制電壓；一放電控制單元，其配置成在該選擇的線之一放電節點與該未選擇的線之一共用放電節點之間並形成一放電電流路徑，並在該放電節點與該共用放電節點之間誘發一預定電壓差；以及一共用放電單元，其配置成放電流過該放電電流路徑的電流。

根據另一示例性態樣，一半導體記憶體裝置可包含：複數條字元線，其具有一選擇的字元線與一未選擇的字元線，該選擇的字元線由一第一字元線控制電壓驅動，該未選擇的字元線由一第二字元線控制電壓驅動，該第二字元線控制電壓低於該第一字元線控制電壓；一放電控制單元，其配置成在該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間並形成一放電電流路徑，並在該放電節點與該共用放電節點之間誘發一預定電壓 差；以及一共用字元線放電單元，其配置成放電流過該放電電流路徑的電流。

本發明又一示例性態樣，係提供一種半導體記憶體裝置，其包含複數條字元線，其具有一選擇的字元線與一未選擇的字元線，該選擇的字元線由一第一字元線控制電壓驅動，該未選擇的字元線由一第二字元線控制電壓驅動，該第二字元線控制電壓低於該第一字元線控制電壓。該半導體記憶體裝置亦可包含：一放電控制單元，其配置成回應於一放電控制脈衝信號，並於該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間形成一放電電流路徑，且該放電控制單元進一步配置在該放電節點與該共用放電節點之間誘發一預定電壓差；一第一字元線放電單元，其配置成回應於一第一放電脈衝信號而放電該放電節點；一第二字元線放電單元，其配置成回應於一第二放電脈衝信號而放電該共用放電節點；以及一放電控制信號產生單元，其配置成產生該放電控制脈衝信號、該第二放電脈衝信號與該第一放電脈衝信號，其中該第一放電脈衝信號在該第二放電脈衝信號與該放電控制脈衝信號的一預定的啟動時間之後被啟動。

本發明某些示例性態樣，係提供一種放電複數條字元線的方法，其中至少一條字元線被選擇，並由一第一字元線控制電壓驅動，以及至少一條未選擇的字元線並由其位準低於該第一字元線控制電壓的一第二字元線控制電壓驅 動。該方法可以包括：形成一放電電流路徑，使得一預定電壓差在該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間被誘發；放電該共用放電節點一段預定時間；以及在放電該共用放電節點經過該段預定時間之後再放電該放電節點。

本發明之更多目的與好處將在以下的說明當中部分地提出，而部分亦可由說明當中了解，或可由實施本發明中學習到。本發明的目的與好處將藉由在附屬申請專利範圍中所述及特定指出的元件及組合進行了解與達成，其應可了解到前述的概略說明及以下的實施方式皆僅為範例性及說明性，並非要如申請專利範圍所述限制本發明。

現在將對符合本發明之示例性具體實施例進行詳細參照，其範例皆例示於該等附屬圖式當中。於所有圖式中，只要可能的話，相同的參考符號將用於參照到相同或與其類似的零件。

於此須強調，用於指定本發明中某些裝置、區塊與其他多重部份元件的某些字詞、符號與標示，如有需要亦可能用於指定次元件。因此，該等相同的字詞、符號與標示不一定在所揭示電路中指定相同的裝置、區塊與元件。概言之，一電路之邏輯信號與二元化資料的數值依其電壓位準而定可稱之為一高位準(H)或一低位準(L)，某些情況中， 其可表示為”1”及”0”。第3圖為根據本發明一具體實施例的半導體記憶體裝置之組態圖。第3圖僅描述一示例性半導體記憶體裝置的簡化組態，係為了提供更清楚地解釋本發明所深思熟慮到的技術特徵之目的。因此，必須明確地強調，雖然圖中未示出，第3圖之示例性半導體記憶體可能包括對於熟習此項技術者可能顯而易見的任何額外元件或材料。

請參照第3圖，一示例性半導體記憶體裝置可包括一記憶體單元100、一共用字元線放電單元200與一放電控制單元300。

該記憶體單元100被區分成一第一記憶體串110與一第二記憶體串120。該第一記憶體串110連接至一偶數位元線BL_E，而該第二記憶體串120連接至一奇數位元線BL_O。在每一記憶體串中，複數記憶胞為串聯連接。該第一記憶體串110將代表性地說明如下。

於一第一選擇電晶體MN10與一第二選擇電晶體MN11之間由總共64個非揮發性記憶胞MC0_E到MC63_E串聯連接。該第一選擇電晶體MN10由一第一選擇信號線DSL的電壓位準控制，且該第二選擇電晶體MN11由一第二選擇信號線SSL的電壓位準控制。存取該等64個非揮發性記憶胞MC0_E到MC63_E，可藉由控制相對應的字元線WL0到WL63的該等電壓位準。在一些示例性具體實施例中，各非揮發性記憶胞由包括一控制閘極與一浮動閘極的 電晶體所構成。

於該半導體記憶體裝置的程式化作業期間，由複數條局部字元線(local wordline)當中選出的一局部字元線由一第一字元線控制電壓VPGM所驅動，而其餘未選擇的局部字元線由一第二字元線控制電壓VPASS所驅動，其位準低於該第一字元線控制電壓VPGM。當完成該程式化作業時，所有該等局部字元線WL0到WL63均被放電。

在本具體實施例中僅選擇一字元線，其應了解到可以選擇兩條或更多條的字元線。但是，該等未選擇字元線的數目概略大於該等選擇的字元線的數目。

為了說明本具體實施例的目的，其係假設一第一字元線WL0由該等複數字元線WL0到WL63當中選出，並利用該第一字元線控制電壓VPGM充電，而其餘的字元線WL1到WL63利用該第二字元線控制電壓VPASS充電。該第一字元線控制電壓VPGM代表一字元線程式化電壓，而該第二字元線控制電壓VPASS代表一字元線通過電壓。

該放電控制單元300配置成在於該第一字元線WL0之一放電節點N1與該等其餘未選擇的字元線WL1到WL63之一共用放電節點N2之間並形成一放電電流路徑，並於該放電節點N1與該共用放電節點N2之間誘發一預定電壓差。

在本具體實施例中，該放電控制單元300由一個二極體D0與一連接部MN0構成。該二極體D0連接在該放電 節點N1與一第一節點N0之間。該連接部MN0(例如一NMOS電晶體)連接於該第一節點N0與該共用放電節點N2之間，並在一放電控制脈衝信號DIS_CTRL_EN的控制之下被選擇性地開啟。

因此，如果該放電控制脈衝信號DIS_CTRL_EN被啟動，對應於該二極體D0的臨界電壓之一電壓差於該放電節點N1與該共用放電節點N2之間被誘發。雖然在本具體實施例中該二極體D0包括一NMOS電晶體，可考慮到該二極體D0可包括一PMOS電晶體或一接面電晶體。此外，一目標電壓差可藉由複數MOS電晶體來誘發。

該共用字元線放電單元200配置成放電流過該放電電流路徑的電流。在本具體實施例中，該共用字元線放電單元200連接在該共用放電節點N2與一放電電壓終端VSS之間，並包括一NMOS電晶體MN2，其由一共用放電脈衝信號DIS_EN控制。

第4圖為第3圖所示之半導體記憶體裝置的一示例性字元線放電作業的示意圖。以下將參照第3圖與第4圖說明具有上述組態之半導體記憶體裝置的主要作業。

於一程式化作業期間，該第一字元線WL0利用該字元線程式化電壓VPGM充電，而該等其餘字元線WL1到WL63利用字元線通過電壓VPASS充電。當該等複數字元線WL0到WL63的放電作業開始時，該放電電流路徑藉由該放電控制單元300形成在該第一字元線WL0之放電節點 N1與該等其餘字元線WL1到WL63之共用放電節點N2之間。

此時，該放電節點N1的電壓位準藉由該放電控制單元300維持比該共用放電節點N2的電壓位準高於一預定位準。因此，即使當該共用字元線放電單元200放電所有該等複數字元線WL0到WL63，該放電節點N1之電壓位準永遠被維持高於該共用放電節點N2的電壓位準。如第4圖所示，該放電節點N1的電壓位準最終被放電為該二極體D0的臨界電壓(Vth)。

也就是說，在具有符合上述具體實施例之組態的半導體記憶體裝置中，連接至該等字元線的該等記憶胞之臨界電壓的分佈，可被穩定地維持，因為該選擇的字元線之電壓位準維持高於該等未選擇字元線之電壓位準，直到完成該放電作業。

雖然在本具體實施例中說明用於放電複數字元線的技術，該建議的技術原理可被應用來放電一般半導體裝置的複數條線，例如在複數條線中，一選擇的線由一第一控制電壓驅動、而至少一未選擇的線由其位準低於該第一控制電壓的一第二控制電壓驅動。

第5圖為根據本發明另一示例性具體實施例，係為一半導體記憶體裝置的組態圖。第5圖僅顯示一示例性半導體記憶體裝置的簡化組態，藉以能夠了解由本具體實施例所考慮到的技術特徵。

請參照第5圖，一半導體記憶體裝置可以包括一記憶體單元100、一第一字元線放電單元200A、一第二字元線放電單元200B、一放電控制單元300與一放電控制信號產生單元400。

該記憶體單元100被區分成一第一記憶體串110與一第二記憶體串120。該第一記憶體串110連接至一偶數位元線BL_E，而該第二記憶體串120連接至一奇數位元線BL_O。在每一記憶體串中，複數記憶胞為串聯連接。該第一記憶體串110將代表性地說明如下。

於一第一選擇電晶體MN10與一第二選擇電晶體MN11之間串聯連接總共64個非揮發性記憶胞MC0_E到MC63_E。該第一選擇電晶體MN10由一第一選擇信號線DSL的電壓位準控制，且該第二選擇電晶體MN11由一第二選擇信號線SSL的電壓位準控制。存取該等64個非揮發性記憶胞MC0_E到MC63_E藉由相對應於字元線WL0到WL63的該等電壓位準控制。在一些示例性具體實施例中，該等非揮發性記憶胞之每一者由包括一控制閘極與一浮動閘極的一電晶體所構成。

於該半導體記憶體裝置的程式化作業期間，由複數局部字元線當中選出的一局部字元線由一第一字元線控制電壓VPGM驅動，而其餘未選擇的局部字元線由一第二字元線控制電壓VPASS驅動，其位準低於該第一字元線控制電壓VPGM。當完成該程式化作業時，所有該等字元線WL0 到WL63被放電。

雖然在本具體實施例中顯示為僅選擇一字元線，其應了解到可以選擇兩條或更多的字元線。此時，在該等複數字元線當中，未選擇字元線的數目大於選擇的字元線的數目。

為說明本具體實施例的目的，其係假設一第一字元線WL0由該等複數字元線WL0到WL63當中選出，並利用該第一字元線控制電壓VPGM充電，而其餘的字元線WL1到WL63利用一第二字元線控制電壓VPASS充電。該第一字元線控制電壓VPGM代表一字元線程式化電壓，而該第二字元線控制電壓VPASS代表一字元線通過電壓。

該放電控制單元300配置成回應於一放電控制脈衝信號DIS_CTRL_EN，於該第一字元線WL0之放電節點N1與該等其餘未選擇的字元線WL1到WL63之一共用放電節點N2之間形成一放電電流路徑，並於該放電節點N1與該共用放電節點N2之間誘發一預定電壓差。

在本具體實施例中，該放電控制單元300由一個二極體D0與一連接部MN0構成。該二極體D0連接在該放電節點N1與一第一節點N0之間。該連接部MN0(例如一NMOS電晶體)連接於該第一節點N0與該共用放電節點N2之間，並在該放電控制脈衝信號DIS_CTRL_EN的控制之下被選擇性地開啟。

因此，如果該放電控制脈衝信號DIS_CTRL_EN被啟 動，對應於該二極體D0的臨界電壓之一電壓差於該放電節點N1與該共用放電節點N2之間被誘發。雖然在本具體實施例中該二極體D0包括一NMOS電晶體，係考慮到二極體D0亦可包括一PMOS電晶體或一接面電晶體。此外，一目標電壓差可藉由複數MOS電晶體來誘發。

該第一字元線放電單元200A配置成回應於一第一放電脈衝信號DIS_EN1而放電該放電節點N1。在本具體實施例中，該第一字元線放電單元200A連接在該放電節點N1與一放電電壓終端VSS之間，並包括一NMOS電晶體MN1，其由該第一放電脈衝信號DIS_EN控制。

該第二字元線放電單元200B配置成回應於一第二放電脈衝信號DIS_EN2而放電該共用放電節點N2。在本具體實施例中，該第二字元線放電單元200B連接在該共用放電節點N2與該放電電壓終端VSS之間，並包括一NMOS電晶體MN2，其由該第二放電脈衝信號DIS_EN2控制。

該放電控制信號產生單元400配置成產生該放電控制脈衝信號DIS_CTRL_EN、該第二放電脈衝信號DIS_EN2與該第一放電脈衝信號DIS_EN1。該第一放電脈衝信號DIS_EN1在該第二放電脈衝信號DIS_EN2與該放電控制脈衝信號DIS_CTRL_EN之一段預定的啟動時間之後被啟動。該放電控制脈衝信號DIS_CTRL_EN在該第一放電脈衝信號DIS_EN1的啟動時間之前或在其啟動時間當下被解除。該放電控制信號產生單元400可包括一般的脈衝產生 電路。

第6圖為第5圖所示之半導體記憶體裝置之一示例性字元線放電作業的示意圖。以下將參照第5圖與第6圖說明具有上述組態之半導體記憶體裝置的主要作業。

於一程式化作業期間，該第一字元線WL0利用該字元線程式化電壓VPGM充電，而該等其餘字元線WL1到WL63利用該字元線通過電壓VPASS充電。

首先，於一第一期間的作業係依下述方式執行，其中該放電控制脈衝信號DIS_CTRL_EN與該第二放電脈衝信號DIS_EN2被啟動至高位準，該放電電流路徑藉由該放電控制單元300形成在該第一字元線WL0之放電節點N1與該等其餘字元線WL1到WL63之共用放電節點N2之間。

此時，該放電節點N1的電壓位準藉由該放電控制單元300維持比該共用放電節點N2的電壓位準高於一預定位準。因此，即使當該第二字元線放電單元200B放電所有該等複數字元線WL0到WL63，該放電節點N1之電壓位準永遠被維持高於該共用放電節點N2的電壓位準。

其次，於一第二期間的作業係依下述方式執行，其中該放電控制脈衝信號DIS_CTRL_EN被解除至一低位準，而該第一放電脈衝信號DIS_EN1被啟動至一高位準。於該第一期間，該共用放電單元N2藉由該第二字元線放電單元200B被放電至該放電電壓終端VSS的電壓位準(即一接地電壓VSS的位準)。但是，該放電節點N1藉由該放電控 制單元300僅被放電至相較於該共用放電節點N2更高於該二極體D0的臨界電壓之位準。於該第二期間，因為該第一放電脈衝信號DIS_EN1被啟動至該高位準，該放電節點N1藉由該第一字元線放電單元200A被放電至該放電電壓位準VSS之電壓位準(即該接地電壓VSS的位準)。

也就是說，在具有符合上述具體實施例之組態的半導體記憶體裝置中，連接至該等字元線的記憶胞之臨界電壓的分佈，可被穩定地維持，因為該選擇的字元線之電壓位準在一放電作業模式中被維持高於該等未選擇字元線之電壓位準，且所有該等字元線最終被放電至該接地電壓VSS。

由以上說明即可了解，本發明一種用於放電一半導體記憶體裝置之複數字元線的方法，其中一條或多條選擇的字元線由一第一字元線控制電壓驅動，以及至少一未選擇的字元線由其位準低於該第一字元線控制電壓的一第二字元線控制電壓驅動，該方法，可包括形成一放電電流路徑，使得於該選擇的字元線之一放電節點與該至少一未選擇字元線之一共用放電節點之間可誘發一預定電壓差，放電該共用放電節點經過一段預定時間，並於放電該共用放電節點該段預定時間之後放電該放電節點。

其必須強調，本發明係包含不直接關聯於本發明之該等技術特徵的額外元件所呈現的其他具體實施例，亦可被考慮用以更詳細地說明本發明。再者，用於指明信號與電路之啟動狀態的一啟動高組態或一啟動低組態，可能依本 發明之特定具體實施例而變化。

再者，如有必要，可改變電晶體的組態，藉以實現相同的功能。例如，一PMOS電晶體與一NMOS電晶體之組態可彼此互相取代，並可利用多種的電晶體來符合一特定需求及/或組態。

因為其較具有多樣變化性，且這些變化可由熟習此項技術者輕易地推論出來，在此處將省略其列舉。

以上已經說明一些具體實施例，熟習此項技術者將可了解到所述的該等具體實施例僅做為範例。因此，此處所說明之該半導體記憶體裝置與用於放電其字元線的方法並不基於所述的具體實施例被限定。而是此處所述的半導體記憶體裝置與用於放電其字元線的方法，必須僅受限於配合以上說明及附屬圖式所依據的該等申請專利範圍。

10‧‧‧記憶體單元

11‧‧‧第一記憶體串

12‧‧‧第二記憶體串

20‧‧‧第一字元線放電單元

30‧‧‧第二字元線放電單元

100‧‧‧記憶體單元

110‧‧‧第一記憶體串

120‧‧‧第二記憶體串

200‧‧‧共用字元線放電單元

200A‧‧‧第一字元線放電單元

200B‧‧‧第二字元線放電單元

300‧‧‧放電控制單元

400‧‧‧放電控制信號產生單元

BL_E‧‧‧偶數位元線

BL_O‧‧‧奇數位元線

D0‧‧‧二極體

DIS_CTRL_EN‧‧‧放電控制脈衝信號

DIS_EN1‧‧‧第一放電脈衝信號

DIS_EN2‧‧‧第二放電脈衝信號

DSL‧‧‧第一選擇信號線

MC0_E到MC63_E‧‧‧非揮發性記憶胞

MN0‧‧‧連接部

MN10‧‧‧第一選擇電晶體

MN11‧‧‧第二選擇電晶體

N0‧‧‧第一節點

N1‧‧‧放電節點

N2‧‧‧共用放電節點

SSL‧‧‧第二選擇信號線

VPGM‧‧‧字元線程式化電壓

VPASS‧‧‧字元線通過電壓

VSS‧‧‧放電電壓終端

WL0到WL63‧‧‧字元線

第1圖所示為一習知半導體記憶體裝置之概念的示意組態圖。

第2圖為第1圖所示之半導體記憶體裝置的一字元線放電作業之示意圖。

第3圖為根據本發明一示例性具體實施例之一半導體記憶體裝置之組態圖。

第4圖為第3圖所示之半導體記憶體裝置的一字元線放電作業之示意圖。

第5圖為根據本發明另一示例性具體實施例之一半導體記憶體裝置之組態圖。

第6圖為第5圖所示之半導體記憶體裝置的一字元線放電作業之示意圖。

100‧‧‧記憶體單元

110‧‧‧第一記憶體串

120‧‧‧第二記憶體串

200‧‧‧共用字元線放電單元

300‧‧‧放電控制單元

BL_E‧‧‧偶數位元線

BL_O‧‧‧奇數位元線

D0‧‧‧二極體

DIS_CTRL_EN‧‧‧放電控制脈衝信號

DSL‧‧‧第一選擇信號線

MC0_E到MC63_E‧‧‧非揮發性記憶胞

MN0‧‧‧連接部

MN10‧‧‧第一選擇電晶體

MN11‧‧‧第二選擇電晶體

N0‧‧‧第一節點

N1‧‧‧放電節點

N2‧‧‧共用放電節點

SSL‧‧‧第二選擇信號線

VPGM‧‧‧字元線程式化電壓

VPASS‧‧‧字元線通過電壓

VSS‧‧‧放電電壓終端

WL0到WL63‧‧‧字元線

Claims (24)

1. 一種半導體裝置，其包含：複數條線，其具有一選擇的線與一未選擇的線，該選擇的線由一第一控制電壓驅動，該未選擇的線由一第二控制電壓驅動，該第二控制電壓低於該第一控制電壓；一放電控制單元，其配置成在該選擇的線之一放電節點與該未選擇的線之一共用放電節點之間形成一放電電流路徑，並於該放電節點與該共用放電節點之間誘發一預定電壓差；以及一共用放電單元，其配置成放電流過該放電電流路徑的電流。
2. 如申請專利範圍第1項所述之半導體裝置，其中該選擇的線包含複數條選擇的線，該未選擇的線包含複數條未選擇的線，且該等未選擇線的數目大於該等選擇的線之數目。
3. 如申請專利範圍第1項所述之半導體裝置，其中該放電控制單元包含：一二極體，其連接於該放電節點與一第一節點之間；以及一連接部，其連接於該第一節點與該共用放電節點之間，並由一放電控制脈衝信號控制。
4. 如申請專利範圍第3項所述之半導體裝置，其中該二極體包含至少一MOS電晶體。
5. 如申請專利範圍第3項所述之半導體裝置，其中該二極體 包含至少一接面電晶體。
6. 如申請專利範圍第1項所述之半導體裝置，其中該共用放電單元包含一放電電晶體，其係連接於該共用放電節點與一放電電壓終端之間並由一共用放電脈衝信號控制。
7. 一種半導體記憶體裝置，其包含：複數條字元線，其具有一選擇的字元線與一未選擇的字元線，該選擇的字元線由一第一字元線控制電壓驅動，該未選擇的字元線由一第二字元線控制電壓驅動，該第二字元線控制電壓低於該第一字元線控制電壓；一放電控制單元，其配置成在該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間形成一放電電流路徑，並於該放電節點與該共用放電節點之間誘發一預定電壓差；以及一共用字元線放電單元，其配置成放電流過該放電電流路徑的電流。
8. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該選擇的字元線包含複數條選擇的字元線，該未選擇的字元線包含複數條未選擇的字元線，且該等未選擇的字元線之數目大於該等選擇的字元線之數目。
9. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該第一字元線控制電壓包含一字元線程式化電壓，且該第二字元線控制電壓包含一字元線通過電壓。
10. 如申請專利範圍第7項所述之半導體記憶體裝置，其中 該放電控制單元包含：一二極體，其連接於該放電節點與一第一節點之間；以及一連接部，其連接於該第一節點與該共用放電節點之間，並由一放電控制脈衝信號控制。
11. 如申請專利範圍第10項所述之半導體記憶體裝置，其中該二極體包含至少一MOS電晶體。
12. 如申請專利範圍第10項所述之半導體記憶體裝置，其中該二極體包含至少一接面電晶體。
13. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該共用放電單元包含：一放電電晶體，其連接於該共用放電節點與一放電電壓終端之間並由一共用放電脈衝信號控制。
14. 一種半導體記憶體裝置，其包含：複數條字元線，其具有一選擇的字元線與一未選擇的字元線，該選擇的字元線由一第一字元線控制電壓驅動，該未選擇的字元線由一第二字元線控制電壓驅動，該第二字元線控制電壓低於該第一字元線控制電壓；一放電控制單元，其配置成回應於一放電控制脈衝信號在該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間形成一放電電流路徑，且該放電控制單元進一步配置成於該放電節點與該共用放電節點之間誘發一預定電壓差； 一第一字元線放電單元，其配置成回應於一第一放電脈衝信號而放電該放電節點；一第二字元線放電單元，其配置成回應於一第二放電脈衝信號而放電該共用放電節點；以及一放電控制信號產生單元，其配置成產生該放電控制脈衝信號、該第二放電脈衝信號與該第一放電脈衝信號，其中該第一放電脈衝信號在該第二放電脈衝信號與該放電控制脈衝信號的一預定的啟動時間之後被啟動。
15. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該選擇的字元線包含複數條選擇的字元線，該未選擇的字元線包含複數條未選擇的字元線，且該等未選擇字元線的數目大於該等選擇的字元線之數目。
16. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該放電控制脈衝信號在該第一放電脈衝信號的一啟動時間之前被解除。
17. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該第一字元線控制電壓包含一字元線程式化電壓，且該第二字元線控制電壓包含一字元線通過電壓。
18. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該放電控制單元包含：一二極體，其連接於該放電節點與一第一節點之間；以及一連接部，其連接於該第一節點與該共用放電節點 之間，並由該放電控制脈衝信號控制。
19. 如申請專利範圍第18項所述之半導體記憶體裝置，其中該二極體包含至少一MOS電晶體。
20. 如申請專利範圍第18項之半導體記憶體裝置，其中該二極體包含至少一接面電晶體。
21. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該第一字元線放電單元包含：一電晶體，其連接於該放電節點與一放電電壓終端之間並由該第一放電脈衝信號控制。
22. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該第二字元線放電單元包含：一電晶體，其連接於該共用放電節點與該放電電壓終端之間並由該第二放電脈衝信號控制。
23. 一種放電複數字元線的方法，其中至少一條字元線被選擇，並由一第一字元線控制電壓驅動，以及至少一條未選擇的字元線由其位準低於該第一字元線控制電壓的一第二字元線控制電壓驅動，該方法包括：形成一放電電流路徑，使得一預定電壓差在該選擇的字元線之一放電節點與該未選擇的字元線之一共用放電節點之間被誘發；放電該共用放電節點經過一段預定時間；以及於放電該共用放電節點經過該段預定時間之後再放電該放電節點。
24. 如申請專利範圍第23項所述之方法，其中該第一字元線控制電壓包含一字元線程式化電壓，且該第二字元線控制電壓包含一字元線通過電壓。