KR100769801B1 - 플래쉬 메모리 장치 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀을 독출하기 위한 플래쉬 메모리 장치에 관한 것으로, 어드레스 천이 검출 신호에 따라 워드라인 디스차지 신호를 포함한 다수의 제어 신호를 발생시키기 위한 제어 신호 발생 회로와, 상기 제어 신호 발생 회로로부터 출력된 상기 워드라인 디스차지 신호에 따라 상기 플래쉬 메모리 셀 어레이의 소정 셀의 워드라인을 디스차지시키고 상기 어드레스 천이 검출 신호에 따른 프리디코더의 출력 신호에 따라 소정의 셀의 워드라인을 선택하여 독출을 위한 부스팅 전압을 공급하기 위한 디코더를 포함하여 이루어져, 다음 워드라인이 인에이블되기 이전에 이전 워드라인이 충분히 디스차지되도록 하여 셀 데이터를 정확하게 독출할 수 있는 플래쉬 메모리 장치가 제시된다.
플래쉬 메모리 장치, 독출, 워드라인 디스차지, 디코더

Description

플래쉬 메모리 장치{Flash memory device}
도 1은 종래의 플래쉬 메모리 셀의 독출을 위한 회로 구성을 나타낸 블럭도.
도 2는 종래의 제어 신호 발생 회로도.
도 3은 종래의 X 디코더의 회로도.
도 4는 종래의 플래쉬 메모리 셀의 독출 동작에 따른 출력 파형도.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로 구성을 나타낸 블럭도.
도 6은 본 발명에 따른 제어 신호 발생 회로도.
도 7은 본 발명에 따른 X 디코더의 회로도.
도 8은 본 발명에 따른 플래쉬 메모리 셀의 독출 동작에 따른 출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 어드레스 패드 102 및 202 : 어드레스 버퍼
103 및 203 : 어드레스 천이 검출 회로
104 및 204 : X 프리디코더 105 및 205 : Y 프리디코더
106 및 206 : 제어 신호 발생 회로 107 및 207 : 부스팅 회로
108 및 208 : X 디코더 109 및 209 : 메모리 셀 어레이
110 및 210 : Y 게이트 111 및 211 : 센스 증폭기
112 및 212 : 출력 버퍼 113 및 213 : 출력 패드
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀을 독출하기 위한 회로 구성에서 선택된 워드라인을 디스차지할 수 있도록 X 디코더를 구성하고 이러한 X 디코더를 제어하기 위한 워드라인 디스차지 신호를 어드레스 천이 검출 신호에 따라 제어 신호 발생 회로가 발생시킴으로써 다음 워드라인이 인에이블되기 이전에 이전 워드라인이 충분히 디스차지되도록 하여 셀 데이터를 정확하게 독출할 수 있는 플래쉬 메모리 장치에 관한 것이다.
도 1은 종래의 플래쉬 메모리 셀의 독출을 위한 회로 구성을 나타낸 블럭도이다. 외부 어드레스가 어드레스 패드(101)를 통해 어드레스 버퍼(102)로 입력되면 이를 칩에 전달하기 위한 어드레스 신호(ADD)를 내부적으로 생성한다. 어드레스 신호(ADD)는 어드레스 천이 검출 회로(103)와 셀을 선택하기 위해 먼저 디코딩하는 X 프리디코더(104) 및 Y 프리디코더(105)에 입력된다. X 프리디코더(104)의 출력 신 호(XPRE)는 실제로는 XA, XB, XC등의 신호로 X 디코더(108)에 전달되어 메모리 셀 어레이(109)의 소정 셀의 워드라인을 선택하게 된다. 그리고, Y 프리디코더(105)의 출력 신호(YPRE)는 Y 게이트(110)로 전달되어 메모리 셀 어레이(109)의 소정 셀의 비트라인을 선택하게 된다. 어드레스 천이 검출 회로(103)는 입력된 어드레스 신호(ADD)를 이전 어드레스 신호와 비교하여 입력된 어드레스 신호가 이전 어드레스 신호와 다를 경우 어드레스 천이 검출 신호(ATD)를 발생시킨다. 이러한 어드레스 천이 검출 신호(ATD)가 하나로 모여 어드레스 천이 검출 합 신호(ATDSUM)가 되고, 이 신호가 제어 신호 발생 회로(106)에 입력된다. 제어 신호 발생 회로(106)는 도 2에 도시된 바와 같이 구성되며 독출 동작을 실시할 때 칩에 인가되는 제어 신호를 발생시키는 회로로서, 부스트 인에이블 신호(boosten), 슬립 신호(sleep), 출력 인에이블 신호(outen)등을 발생시킨다. 부스트 인에이블 신호(boosten)에 의해 인에이블되는 부스팅 회로(107)는 독출 동작을 실시할 때 셀의 워드라인에 인가될 부스팅 전압을 생성한다. 부스팅 회로(107)에 의해 생성된 부스팅 전압은 도 3과 같이 구성된 X 디코더(108)를 통해 메모리 셀 어레이(109)의 선택된 셀의 워드라인으로 인가된다. 출력 인에이블 신호(outen)에 의해 인에이블되는 출력 버퍼(112)는 센스 증폭기(111)를 통해 셀의 데이터를 독출하였다고 판단되는 시간에 출력 패드(113)로 셀의 데이터를 출력한다. 또한, 출력 인에이블 신호(outen)가 로우 상태일 경우 출력 신호를 하이 임피던스 상태를 유지하도록 하여 독출 속도를 빠르게 하는 역할을 한다. 슬립 신호(sleep)는 칩이 정상적으로 셀 데이터를 외부로 전달하였다고 판단되는 시점에 칩의 상태를 스탠바이(standby) 상태로 만들어 활성 전 류(active current)를 줄이는 역할을 한다. 여기서는 센스 증폭기(111)에만 연결하였지만 실제로는 칩 인에이블 바(CEb) 신호의 역할을 한다.
도 2는 종래의 출력 인에이블 신호(outen), 슬립 신호(sleep) 및 부스트 인에이블 신호(boosten)를 발생시키기 위한 제어 신호 발생 회로도이다. 출력 인에이블 신호(outen)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 1 인버터(I21), 제 1 저항(R21), 다수의 캐패시터(C21 내지 C23) 및 제 2 인버터(I22)를 통해 지연된 신호와 어드레스 천이 검출 합 신호(ADDSUM)가 제 1 NAND 게이트(21)를 통해 논리 조합된 후 제 3 인버터(I23)를 통해 반전되어 생성된다. 그리고, 슬립 신호(sleep)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 4 인버터(I24), 제 2 저항(R22), 다수의 캐패시터(C24 내지 C26) 및 제 5 인버터(I25)를 통해 지연된 신호가 제 2 NAND 게이트(22)를 통해 논리 조합된 후 제 6 인버터(I26)를 통해 반전되어 생성된다. 또한, 부스트 인에이블 신호(boosten)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 7 및 제 8 인버터(I27 및 I28)를 통해 지연되어 생성된다. 따라서, 어드레스 천이 검출 합 신호(ADDSUM)가 하이 상태로 인가될 때 이들 신호는 하이 상태로 출력된다.
도 3은 종래의 X 디코더의 회로도이다. 로우 상태로 인가되는 제어 신호(WP)에 의해 부스팅 회로와 제 1 노드(Q31) 사이에 접속된 제 1 PMOS 트랜지스터(P21)가 턴온되어 부스팅 전압(VWL)이 제 1 노드(Q31)에 공급된다. 메모리 셀 어레이의 소정 셀을 선택하기 위해 X 프리디코더의 출력 신호(XA, XB, XC)가 하이 상태로 인 가되면 제 1 노드(Q31)와 접지 단자(Vss) 사이에 직렬 접속된 제 1 내지 제 3 NMOS 트랜지스터(N31 내지 N33)가 턴온되어 제 1 노드(Q31)가 로우 상태를 유지하도록 한다. 로우 상태를 유지하는 제 1 노드(Q31)의 전위에 의해 제 2 PMOS 트랜지스터 (P32)가 턴온되고, 제 4 NMOS 트랜지스터(N34)가 턴오프되어 선택된 셀의 워드라인(WL)에 부스팅 전압(VWL)이 공급되도록 한다.
상기와 같이 구성되는 종래의 플래쉬 메모리 셀의 독출을 위한 회로는 도 4의 출력 파형도에 도시된 바와 같이 X 프리디코더 및 Y 프리디코더의 출력 신호(XPRE 및 YPRE)가 천이하면 그에 따라 비트라인(BL)이 선택되고 다음 어드레스(WL1)이 선택된다. 그런데, 상기와 같은 구성에서는 이전 워드라인(WL0)이 디스에이블되기 시작할 때 다음 워드라인(WL1)이 인에이블되기 시작하기 때문에 두 워드라인의 출력이 교차하게 된다. 이에 따라 센스 증폭기가 비트라인을 통하여 선택된 셀의 데이터를 센싱할 때 이전 워드라인(WL0)이 충분히 디스차지되지 않기 때문에 이전 워드라인(WL0)에 연결된 셀의 데이터가 현재 읽으려고 하는 셀 데이터에 영향을 주게 됨으로써 정확한 독출이 어렵게 된다.
본 발명의 목적은 이전 워드라인이 충분히 디스차지된 후 다음 워드라인이 인에이블되도록 함으로써 셀 데이터를 정확하게 독출할 수 있는 플래쉬 메모리 장치를 제공하는데 있다.
본 발명에서는 플래쉬 메모리 셀을 독출하기 위한 회로 구성에서 선택된 워드라인을 디스차지할 수 있도록 X 디코더를 구성하고 이러한 X 디코더를 제어하기 위한 워드라인 디스차지 신호를 어드레스 천이 검출 신호에 따라 제어 신호 발생 회로가 발생시킴으로써 다음 워드라인이 인에이블되기 이전에 이전 워드라인이 충분히 디스차지되도록 하여 셀 데이터를 정확하게 독출할 수 있도록 한다.
본 발명에 따른 플래쉬 메모리 장치는 어드레스 천이 검출 신호에 따라 워드라인 디스차지 신호를 포함한 다수의 제어 신호를 발생시키기 위한 제어 신호 발생 회로와, 상기 제어 신호 발생 회로로부터 출력된 상기 워드라인 디스차지 신호에 따라 상기 플래쉬 메모리 셀 어레이의 소정 셀의 워드라인을 디스차지시키고 상기 어드레스 천이 검출 신호에 따른 프리디코더의 출력 신호에 따라 소정의 셀의 워드라인을 선택하여 독출을 위한 부스팅 전압을 공급하기 위한 디코더를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로 구성을 나타낸 블럭도이다. 외부 어드레스가 어드레스 패드(201)를 통해 어드레스 버퍼(202)로 입력되면 이를 칩에 전달하기 위한 어드레스 신호(ADD)를 내부적으로 생성한다. 어드레스 신호(ADD)는 어드레스 천이 검출 회로(203)와 셀을 선택하기 위해 먼저 디코 딩하는 X 프리디코더(204) 및 Y 프리디코더(205)에 입력된다. X 프리디코더(204)의 출력 신호(XPRE)는 실제로는 XA, XB, XC등의 신호로 X 디코더(208)에 전달되어 메모리 셀 어레이(209)의 소정 셀의 워드라인을 선택하게 된다. 그리고, Y 프리디코더(205)의 출력 신호(YPRE)는 Y 게이트(210)로 전달되어 메모리 셀 어레이(209)의 소정 셀의 비트라인을 선택하게 된다. 어드레스 천이 검출 회로(203)는 입력된 어드레스 신호(ADD)를 이전 어드레스 신호와 비교하여 입력된 어드레스 신호가 이전 어드레스 신호와 다를 경우 어드레스 천이 검출 신호(ATD)를 발생시킨다. 이러한 어드레스 천이 검출 신호(ATD)가 하나로 모여 어드레스 천이 검출 합 신호(ATDSUM)가 되고, 이 신호가 제어 신호 발생 회로(206)에 입력된다. 제어 신호 발생 회로(206)는 도 6에 도시된 바와 같이 구성되며 독출 동작을 실시할 때 칩에 인가되는 제어 신호를 발생시키는 회로로서, 부스트 인에이블 신호(boosten), 슬립 신호(sleep), 출력 인에이블 신호(outen) 및 본 발명에 따른 워드라인 디스차지 신호(wldisc)등을 발생시킨다. 부스트 인에이블 신호(boosten)에 의해 인에이블되는 부스팅 회로(207)는 독출 동작을 실시할 때 셀의 워드라인에 인가될 부스팅 전압을 생성한다. 부스팅 회로(207)에 의해 생성된 부스팅 전압은 X 디코더(208)를 통해 메모리 셀 어레이(209)의 선택된 셀의 워드라인으로 인가된다. X 디코더(208)는 도 7과 같이 구성되어 X 프리디코더(204)의 출력 신호(XPRE)에 따라 메모리 셀 어레이(208)의 소정 셀의 워드라인을 선택하며, 제어 신호 발생 회로(206)로부터 발생된 워드라인 디스차지 신호(wldisc)에 따라 소정 셀의 워드라인을 디스차지시킨다. 출력 인에이블 신호(outen)에 의해 인에이블되는 출력 버퍼(212)는 센스 증 폭기(211)를 통해 셀의 데이터를 독출하였다고 판단되는 시간에 출력 패드(213)로 셀의 데이터를 출력한다. 또한, 출력 인에이블 신호(outen)가 로우 상태일 경우 출력 신호를 하이 임피던스 상태를 유지하도록 하여 독출 속도를 빠르게 하는 역할을 한다. 슬립 신호(sleep)는 칩이 정상적으로 셀 데이터를 외부로 전달하였다고 판단되는 시점에 칩의 상태를 스탠바이(standby) 상태로 만들어 활성 전류(active current)를 줄이는 역할을 한다.
도 6은 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로 구성에서 인에이블 신호(outen), 슬립 신호(sleep), 부스트 인에이블 신호(boosten) 및 워드라인 디스차지 신호(wldisc)를 발생시키기 위한 제어 신호 발생 회로도이다. 출력 인에이블 신호(outen)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 1 인버터(I61), 제 1 저항(R61), 다수의 캐패시터(C61 내지 C63) 및 제 2 인버터(I62)를 통해 지연된 신호와 어드레스 천이 검출 합 신호(ADDSUM)가 제 1 NAND 게이트(61)를 통해 논리 조합된 후 제 3 인버터(I63)를 통해 반전되어 생성된다. 그리고, 슬립 신호(sleep)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 4 인버터(I64), 제 2 저항(R62), 다수의 캐패시터(C64 내지 C66) 및 제 5 인버터(I65)를 통해 지연된 신호가 제 2 NAND 게이트(62)를 통해 논리 조합된 후 제 6 인버터(I66)를 통해 반전되어 생성된다. 또한, 부스트 인에이블 신호(boosten)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 7 및 제 8 인버터(I67 및 I68)를 통해 지연되어 생성된다. 또한, 본 발명에 따른 워드라인 디스차지 신호(wldisc)는 어드레스 천이 검출 합 신호(ADDSUM)가 제 9 인버터(I69)를 통해 반전된 신호와 제 9 인버터(I69)를 통해 반전된 어드레스 천이 검출 합 신호(ADDSUM)가 제 10 및 제 11 인버터(I70 및 I71), 제 3 저항(R63) 및 다수의 캐패시터(C67 내지 C69)를 통해 지연된 신호가 제 3 NAND 게이트(63)를 통해 논리 조합된 후 제 12 인버터(I72)를 통해 반전되어 출력된다. 따라서, 어드레스 천이 검출 합 신호(ADDSUM)가 하이 상태로 인가되면, 출력 인에이블 신호(outen), 슬립 신호(sleep) 및 부스트 인에이블 신호(boosten)는 하이 상태로 출력되고, 워드라인 디스차지 신호(wldisc)는 로우 상태로 출력된다.
도 7은 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로 구성에서 X 디코더의 회로도로서, 다음과 같이 구성된다.
부스팅 회로의 출력 단자(VWL)와 제 1 노드(Q71) 사이에 로우 상태로 인가되는 제어 신호(WP)에 의해 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P71)가 접속된다. 제 1 노드(Q71)와 접지 단자(Vss) 사이에 X 프리디코더의 출력 신호(XA, XB 및 XC)에 따라 구동되는 제 1 내지 제 3 NMOS 트랜지스터(N71 내지 N73)와 워드라인 디스차지 신호(wldisc)에 따라 구동되는 제 4 NMOS 트랜지스터(N74)가 직렬 접속된다. 부스팅 회로의 출력 단자(VWL)와 워드라인(WL) 사이에 제 1 노드(Q71)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P72)가 접속되고, 워드라인(WL)과 접지 단자(Vss) 사이에 제 1 노드(Q71)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N75)가 접속된다. 또한, 워드라인(WL)과 접지 단자(Vss) 사이에 워드라인 디스차지 신호(wldisc)가 제 1 인버터(I71)를 통해 반전된 신호에 따라 구동되는 제 6 NMOS 트랜지스터(N76)가 접속된다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로 구성에서 X 디코더의 구동 방법을 설명하면 다음과 같다.
어드레스 신호(ADD)가 천이되지 않아 어드레스 천이 검출 신호(ATD) 신호 및 이 신호가 하나로 묶여진 어드레스 천이 검출 합 신호(ATDSUM)가 로우 상태로 인가되면 제어 신호 발생 회로로부터 워드라인 디스차지 신호(wldisc)가 로우 상태로 인가된다. 로우 상태로 인가되는 워드라인 디스차지 신호(wldisc)에 의해 제 4 NMOS 트랜지스터(N74)가 턴오프되고, 이 신호가 제 1 인버터(I71)를 통해 하이 상태로 반전되어 제 6 NMOS 트랜지스터(N76)가 턴온된다. 이때, 로우 상태로 인가되는 제어 신호(WP)에 의해 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P71)를 통해 부스팅 전압(VWL)이 제 1 노드(Q71)로 공급되고, X 프리디코더의 출력 신호(XA, XB 및 XC)중 어느 하나 이상이 로우 상태로 인가되어 제 1 내지 제 3 NMOS 트랜지스터(N71 내지 N73)중 어느 하나를 턴오프시켜 제 1 노드(Q71)와 접지 단자(Vss)의 전류 경로를 차단한다. 이에 의해 제 1 노드(Q71)는 하이 상태를 유지하게 되고, 이 전위에 의해 제 2 PMOS 트랜지스터(P72)는 턴오프되고, 제 5 NMOS 트랜지스터(N75)는 턴온된다. 따라서, 제 5 및 제 6 NMOS 트랜지스터(N75 및 N76)에 의해 워드라인(WL)의 전위가 디스차지된다.
어드레스 신호(ADD)가 천이되어 어드레스 천이 검출 신호(ATD) 신호 및 이 신호가 하나로 묶여진 어드레스 천이 검출 합 신호(ATDSUM)가 하이 상태로 인가되 면 제어 신호 발생 회로로부터 워드라인 디스차지 신호(wldisc)가 하이 상태로 인가된다. 하이 상태로 인가되는 워드라인 디스차지 신호(wldisc)에 의해 제 4 NMOS 트랜지스터(N74)가 턴온되고, 이 신호가 제 1 인버터(I71)를 통해 로우 상태로 반전되어 제 6 NMOS 트랜지스터(N76)가 턴오프된다. 이때, 로우 상태로 인가되는 제어 신호(WP)에 의해 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P71)를 통해 부스팅 전압(VWL)이 제 1 노드(Q71)로 공급되고, X 프리디코더의 출력 신호(XA, XB 및 XC)가 하이 상태로 인가되어 제 1 내지 제 3 NMOS 트랜지스터(N71 내지 N73)가 턴온시켜 제 1 노드(Q71)와 접지 단자(Vss)의 전류 경로를 생성한다. 이에 의해 제 1 노드(Q71)는 로우 상태를 유지하게 되고, 이 전위에 의해 제 2 PMOS 트랜지스터 (P72)는 턴온되고, 제 5 NMOS 트랜지스터(N75)는 턴오프된다. 따라서, 턴온된 제 2 PMOS 트랜지스터(P72)를 통해 부스팅 전압(VWL)이 워드라인(WL)에 공급되어 선택된 셀을 독출하게 된다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 셀의 독출을 위한 회로구성은 도 8의 출력 파형도에 도시된 바와 같이 X 프리디코더 및 Y 프리디코더의 출력 신호(XPRE 및 YPRE)가 천이하면 그에 따라 비트라인(BL)이 선택되고 다음 어드레스(WL1)이 선택된다. 그런데, 상기와 같은 구성에서는 이전 워드라인(WL0)이 충분히 디스차지된 후 다음 워드라인(WL1)이 인에이블되기 시작하기 때문에 센스 증폭기가 비트라인을 통하여 선택된 셀의 데이터를 독출할 때 이전 워드라인(WL0)에 연결된 셀의 데이터에 영향을 받지 않고 정확하게 셀의 데이터를 독출할 수 있 게 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀을 독출할 때 이전에 인에이블되어 있던 워드라인을 어드레스 천이 검출 신호를 이용하여 생성된 제어 신호에 따라 보다 빨리 디스차지시킴으로써 센스 증폭기가 보다 안정적이고 빨리 선택된 셀의 데이터를 독출할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 플래쉬 메모리 셀 어레이의 선택된 플래쉬 메모리 셀을 독출하기 위한 플래쉬 메모리 장치에 있어서,
    어드레스 천이 검출 신호에 따라 워드라인 디스차지 신호를 포함한 다수의 제어 신호를 발생시키기 위한 제어 신호 발생 회로와,
    상기 제어 신호 발생 회로로부터 출력된 상기 워드라인 디스차지 신호에 따라 상기 플래쉬 메모리 셀 어레이의 소정 셀의 워드라인을 디스차지시키고 상기 어드레스 천이 검출 신호에 따른 프리디코더의 출력 신호에 따라 소정의 셀의 워드라인을 선택하여 독출을 위한 부스팅 전압을 공급하기 위한 디코더를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 신호 발생 회로는 상기 어드레스 천이 검출 신호를 반전시키기 위한 제 1 인버팅 수단과,
    상기 인버팅 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과,
    상기 인버팅 수단의 출력 신호와 상기 지연 수단의 출력 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 반전시켜 상기 워드라인 디스차지 신호를 출력하기 위한 제 2 인버팅 수단을 더 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제 2 항에 있어서, 상기 논리 수단은 NAND 게이트인 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제 1 항에 있어서, 상기 디코더는 소정의 제어 신호에 따라 상기 부스팅 전압을 제 1 노드로 공급하기 위한 제 1 스위칭 수단과,
    상기 프리디코더의 출력 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 워드라인 디스차지 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 3 스위칭 수단과,
    상기 제 1 노드의 전위에 따라 상기 워드라인의 전위를 조절하기 위한 제 4 스위칭 수단과,
    상기 워드라인 디스차지 신호의 반전 신호에 따라 상기 워드라인의 전위를 조절하기 위한 제 5 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 스위칭 수단은 상기 부스팅 전압 출력 단자와 상기 제 1 노드 사이에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제 4 항에 있어서, 상기 제 2 및 제 3 스위칭 수단은 상기 제 1 노드와 접지 단자 사이에 직렬 접속된 다수의 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제 4 항에 있어서, 상기 제 4 스위칭 수단은 상기 부스팅 전압 출력 단자와 상기 워드라인 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 PMOS 트랜지스터와,
    상기 워드라인과 상기 접지 단자 사이에 접속되어 상기 제 1 노드의 전위에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제 4 항에 있어서, 상기 제 5 스위칭 수단은 상기 워드라인과 상기 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 장치.
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