KR20220102778A - 반도체 메모리 장치 - Google Patents

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Abstract

일 실시예는 반도체 메모리 장치에 관한 것으로, 소스 플레이트 상에 교대로 적층된 복수의 층간절연층들 및 복수의 워드 라인들을 각각 포함하며 열 방향을 따라서 나열되는 제1 메모리 블록 및 제2 메모리 블록; 및 상기 제1,제2 메모리 블록 하부의 기판에 복수의 행으로 배치되며 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들에 각각 연결되는 복수의 패스 트랜지스터들;을 포함하며, 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들 각각은 행 방향을 따라서 나열되는 복수의 슬림 사이트들의 어느 하나에 배치되는 패드 영역을 포함하고, 각 패스 트랜지스터가 자신과 연결되는 워드 라인의 패드 영역과 같은 슬림 사이트 내에 위치하도록 상기 복수의 패스 트랜지스터들이 워드 라인의 패드 영역 위치를 토대로 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 반도체 메모리 장치에 관한 것이다.
최근, 반도체 메모리 장치의 고집적화를 위해 메모리 셀들이 수직하게 적층된 반도체 메모리 장치가 개발되고 있다. 또한, 메모리 셀들을 제어하기 위한 주변 회로를 메모리 셀들 하부에 위치시키는 PUC(Peripheral Under Cell) 구조가 연구되고 있다. PUC 구조는 주변 회로를 메모리 셀들과 수직 방향으로 중첩하여 위치시킴으로써 동일한 면적에 더 많은 메모리 셀들을 집적할 수 있는 장점을 갖는다.
본 발명의 실시예들은 고집적화에 적합한 반도체 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 상에 교대로 적층된 복수의 층간절연층들 및 복수의 워드 라인들을 각각 포함하며 열 방향을 따라서 나열되는 제1 메모리 블록 및 제2 메모리 블록; 및 상기 제1,제2 메모리 블록 하부의 기판에 복수의 행으로 배치되며 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들에 각각 연결되는 복수의 패스 트랜지스터들;을 포함하며, 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들 각각은 행 방향을 따라서 나열되는 복수의 슬림 사이트들의 어느 하나에 배치되는 패드 영역을 포함하고, 각 패스 트랜지스터가 자신과 연결되는 워드 라인의 패드 영역과 같은 슬림 사이트 내에 위치하도록, 상기 복수의 패스 트랜지스터들이 워드 라인의 패드 영역 위치를 토대로 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 행 방향으로 나열되는 제1 슬림 사이트 및 제2 슬림 사이트가 정의된 소스 플레이트 상에 교대로 적층된 복수의 층간절연층들 및 복수의 워드 라인들을 각각 포함하며 열 방향을 따라서 나열되는 제1 메모리 블록 및 제2 메모리 블록; 상기 제1,제2 메모리 블록 하부의 기판에 복수의 행으로 배치되며 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들에 각각 연결되는 복수의 패스 트랜지스터들;을 포함하며, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각의 상기 복수의 워드 라인들은 상기 제1 슬림 사이트에 패드 영역이 위치하는 복수의 제1 워드 라인들 및 상기 제2 슬림 사이트에 패드 영역이 위치하는 복수의 제2 워드 라인들을 포함하고, 상기 제1 메모리 블록의 제1 워드 라인들에 연결되는 패스 트랜지스터들 및 상기 제2 메모리 블록의 제1 워드 라인들에 연결되는 패스 트랜지스터들은 상기 제1 슬림 사이트에 배치되고, 상기 제1 메모리 블록의 제2 워드 라인들에 연결되는 패스 트랜지스터들 및 상기 제2 메모리 블록의 제2 워드 라인들에 연결되는 패스 트랜지스터들은 상기 제2 슬림 사이트에 배치된다.
본 발명의 실시예들에 의하면, 메모리 블록 당 스트링 개수 증가 폭을 최소화할 수 있으므로 메모리 블록 당 스트링 개수 증가에 따르는 부작용, 예를 들어 메모리 블록 사이즈 증가 문제, 디스터브 증가 문제 및 펌프 용량 증가 문제를 줄일 수 있다.
본 발명의 실시예들에 의하면, 2개의 메모리 블록에 연결되는 패스 트랜지스터들을 홀수 개의 행으로 배치하는 것이 가능하므로 메모리 블록의 피치 감소 시에 메모리 블록의 길이 증가 폭을 최소화하여 메모리 장치의 사이즈를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 사시도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 메모리 블록에 적용 가능한 셀 유닛을 나타낸 평면도이다.
도 4는 도 3의 I-I'라인에 따른 단면도이다.
도 5는 본 발명에 따른 반도체 메모리 장치에 적용 가능한 패스 트랜지스터의 예시적인 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 패스 트랜지스터들의 배치를 예시하는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 패스 트랜지스터들의 다른 배치를 예시하는 평면도이다.
도 9는 도 7의 제1 슬림 사이트의 패스 트랜지스터들을 확대 도시한 평면도이다.
도 10은 도 9의 패스 트랜지스터들과 중첩되는 하부 로컬 라인들, 글로벌 라인들 및 컨택 플러그들의 배치를 예시하는 평면도이다.
도 11은 도 10의 Ⅱ-Ⅱ'라인에 따른 단면도이다.
도 12는 도 9의 패스 트랜지스터들과 중첩되는 하부 로컬 라인들, 글로벌 라인들 및 컨택 플러그들의 다른 배치를 예시하는 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상부 로컬 라인들의 배치를 예시하는 평면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상부 로컬 라인들의 다른 배치를 예시하는 평면도이다.
도 15a 내지 도 15c는 본 발명에 따른 반도체 메모리 장치의 메모리 블록들 및 패스 트랜지스터들의 배치를 예시하는 평면도들이다.
도 16 및 도 17은 본 발명과 상이한 반도체 메모리 장치의 문제점을 나타낸 도면들이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(210), 페이지 버퍼 회로(PB Circuit, 220), 제어 로직(Control Logic, 230), 전압 발생기(Voltage Generator, 240) 및 입출력 회로(IO Circuit, 250)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 메모리 셀들이 기판에 수직한 방향으로 적층된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL)을 통해서 로우 디코더(210)에 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(220)에 연결될 수 있다. 메모리 셀 어레이(100)는 프로그램 동작시 비트 라인들(BL)을 통해서 페이지 버퍼 회로(220)를 통해 입력 받은 데이터를 저장하고, 리드 동작시 저장된 데이터를 비트 라인들(BL)을 통해서 페이지 버퍼 회로(220)로 전송할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 소거 단위일 수 있다. 메모리 블록(BLK)은 하나 또는 두 개 이상의 셀 유닛들로 구성될 수 있다. 메모리 블록들(BLK)에 워드 라인들(WL) 및 비트 라인들(BL)이 연결될 수 있다. 워드 라인들(WL)은 메모리 블록들(BLK) 각각에 연결될 수 있고, 비트 라인들(BL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있다.
로우 디코더(210)는 패스 트랜지스터 회로(211) 및 블록 디코더 회로(212)를 포함할 수 있다. 패스 트랜지스터 회로(211)는 복수의 메모리 블록들(BLK)에 각각 대응하는 복수의 패스 트랜지스터단들(Pass TR)을 포함할 수 있다. 각 패스 트랜지스터단(Pass TR)은 워드 라인들(WL)을 통해서 대응하는 메모리 블록(BLK)에 연결될 수 있다.
블록 디코더 회로(212)는 제어 로직(230)으로부터의 로우 어드레스(RADD)에 응답하여 복수의 블록 선택 신호들(BLKWL)의 하나를 활성화할 수 있다. 활성화된 블록 선택 신호(BLKWL)에 의해서 복수의 패스 트랜지스터단들(Pass TR)의 하나가 선택될 수 있다. 선택된 패스 트랜지스터단(Pass TR)은 전압 발생기(240)로부터의 동작 전압(Vop)를 대응하는 메모리 블록(BLK)의 워드 라인들(WL)에 전달할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(100)에 연결될 수 있다. 페이지 버퍼 회로(220)는 제어 로직(230)으로부터 페이지 버퍼 제어 신호(PBCON)를 수신할 수 있고, 데이터 신호(DATA)를 입출력 회로(250)와 송수신할 수 있다.
페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)에 연결된 비트 라인(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 메모리 셀 어레이(100)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(100)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 입출력 회로(250)로 전송할 수 있다. 페이지 버퍼 회로(220)는 페이지 버퍼 제어 신호(PBCON)에 응답하여 입출력 회로(250)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(100)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(220)는 로우 디코더(210)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
제어 로직(230)은 입출력 회로(250)를 통해서 입력되는 커맨드(CMD)에 응답하여 반도체 메모리 장치의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력할 수 있다. 제어 로직(230)은 페이지 버퍼 회로(220)를 제어하기 위한 페이지 버퍼 제어 신호(PBCON)를 출력할 수 있다. 제어 로직(230)은 입출력 회로(250)을 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력할 수 있다.
전압 발생기(240)는 제어 로직(230)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압(Vop)을 생성할 수 있다. 예컨대, 전압 발생기(240)는 전압 제어 신호(VCON)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성할 수 있다.
입출력 회로(250)는 외부로부터 입력되는 커맨드(CMD)나 어드레스(ADD)를 제어 로직(230)에 전달하거나, 페이지 버퍼 회로(220)와 데이터(DATA)를 주고 받을 수 있다. 입출력 회로(250)는 입출력 패스(IO)를 통해서 반도체 메모리 장치의 외부 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 데이터 입출력 핀들을 포함할 수 있다. 통상적으로, N=3이고, 입출력 패스(IO)는 IO<0> 내지 IO<7>로 표현되는 8개의 데이터 입출력 핀들을 포함할 수 있다.
반도체 메모리 장치는 주변 회로(200)가 메모리 셀 어레이(100) 하부에 배치되는 페리 언더 셀(Peri Under Cell, PUC) 구조를 가지도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 셀 구조체(CELL) 및 셀 구조체(CELL)의 하부에 배치된 주변 구조체(PERI)를 포함할 수 있다. 셀 구조체(CELL)는 메모리 셀 어레이(MCA, 100)를 포함할 수 있고, 주변 구조체(PERI)는 주변 회로(도 1의 200)를 포함할 수 있다.
이해를 돕기 위하여, 도 2에는 로우 디코더(X-DEC, 210) 및 페이지 버퍼 회로(PB, 220)만 나타내었으나, 주변 구조체(PERI)는 로우 디코더(210) 및 페이지 버퍼 회로(220) 외의 주변 회로(200)에 포함된 다른 회로들을 포함하는 것으로 이해되어야 할 것이다. 이해를 돕기 위하여 도 2에는 셀 구조체(CELL)와 주변 구조체(PERI)가 서로 분리된 것으로 도시되어 있으나, 셀 구조체(CELL)의 하면과 주변 구조체(PERI)의 상면이 서로 접하는 것으로 이해되어야 할 것이다.
반도체 메모리 장치는 셀 영역(CR1,CR2) 및 슬리밍 영역(SR)을 포함할 수 있다. 도 2는 센터 슬림 구조(centered slim structure)를 나타낸 것으로, 셀 영역(CR1,CR2)이 제1 셀 영역(CR1)과 제2 셀 영역(CR2)으로 분리되고, 슬리밍 영역(SR)이 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이의 중심부에 배치될 수 있다. 다만, 이는 하나의 예시이며 센터 슬림 구조가 아닌 경우에도 본 발명이 적용될 수 있다.
메모리 셀 어레이(100)는 셀 구조체(CELL)의 셀 영역(CR1,CR2)에 배치될 수 있다. 자세히 도시하지 않았지만, 셀 구조체(CELL)의 셀 영역(CR1,CR2)에 복수의 워드 라인들(WL)이 행 방향(RD)을 따라서 신장되고 열 방향(CD)을 따라서 나열될 수 있고, 복수의 비트 라인들(BL)이 열 방향(CD)을 따라서 신장되고 행 방향(RD)을 따라서 나열될 수 있다.
로우 디코더(210)는 주변 구조체(PERI)의 슬리밍 영역(SR)에 배치될 수 있고, 페이지 버퍼 회로(220)는 주변 구조체(PERI)의 셀 영역(CR1,CR2)에 메모리 셀 어레이(100)와 수직 방향(VD)으로 중첩하도록 배치될 수 있다.
로우 디코더(210)로부터 워드 라인들(WL)로 제공되는 신호의 딜레이(delay)를 줄이기 위하여, 로우 디코더(210)는 워드 라인들(WL)이 나열되는 방향인 열 방향(CD)으로 연장되는 형상을 가지도록 배치될 수 있고, 열 방향(CD)에서 메모리 셀 어레이(100)와 실질적으로 동일하거나 유사한 길이를 가지도록 구성될 수 있다.
페이지 버퍼 회로(220)에서 비트 라인들(BL)로 인가되는 신호 또는 비트 라인들(BL)로부터 페이지 버퍼 회로(220)에 수신되는 신호의 딜레이를 줄이기 위하여, 페이지 버퍼 회로(220)는 비트 라인들(BL)이 나열되는 방향인 행 방향(RD)으로 연장되는 형상을 가지도록 배치될 수 있고, 행 방향(RD)에서 메모리 셀 어레이(100)와 실질적으로 동일하거나 유사한 길이를 가지도록 구성될 수 있다.
앞서, 도 1을 참조로 하여 설명한 바와 같이 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있고, 메모리 블록(BLK)은 하나 또는 두 개 이상의 셀 유닛들로 구성될 수 있다.
도 3은 본 발명에 따른 반도체 메모리 장치의 메모리 블록에 적용 가능한 셀 유닛을 나타낸 평면도이고, 도 4는 도 3의 I-I'라인에 따른 단면도이다.
도 3 및 도 4를 참조하면, 셀 유닛(CU)은 소스 플레이트(10) 상에 교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22), 그리고 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CH)을 포함할 수 있다. 그 외에, 셀 유닛(CU)은 복수의 더미 수직 채널들(DCH)을 더 포함할 수 있다.
전극층들(20)은 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22)은 실리콘 산화물을 포함할 수 있다.
전극층들(20) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSL)을 구성할 수 있고, 전극층들(20) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSL)을 구성할 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 전극층들(20)은 워드 라인들(WL)을 구성할 수 있다. 도 4에는 8개의 워드 라인들(WL)이 적층되는 것으로 도시되어 있으나, 이는 예시적인 것이며, 워드 라인들(WL)의 개수는 메모리 용량에 따라 다양하게 선택될 수 있다.
수직 채널들(CH) 각각은 채널층(30) 및 게이트절연층(32)을 포함할 수 있다. 채널층(30)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층(32)은 채널층(30)의 외벽을 감싸는 형태를 가질 수 있다. 게이트절연층(32)은 채널층(30)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 도시하지 않았지만, 더미 수직 채널(DCH)은 수직 채널(CH)과 실질적으로 동일한 구조를 가질 수 있다.
소스 선택 라인(SSL)이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 워드 라인(WL)이 수직 채널(CH)을 감싸는 부분에는 메모리 셀이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다.
교대로 적층된 복수의 전극층들(20) 및 복수의 층간절연층들(22)을 포함하는 적층체 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 각 비트 라인(BL)은 비트 라인 컨택(BLC)을 통해서 대응하는 수직 채널(CH)에 연결될 수 있다.
복수의 전극층들(20) 및 복수의 층간절연층들(22)을 수직 방향(VD)으로 관통하는 복수의 제1 슬릿들(SLT1)이 형성될 수 있다. 복수의 제1 슬릿들(SLT1)은 행 방향(RD)으로 신장되고 열 방향(CD)을 따라서 나열될 수 있다. 각 셀 유닛(CU)은 인접한 한 쌍의 제1 슬릿들(SLT1) 사이에 배치될 수 있으며, 제1 슬릿(SLT1)에 의해서 이웃한 다른 셀 유닛(CU)과 분리될 수 있다.
셀 유닛(CU)은 복수의 채널 행들을 포함할 수 있다. 도 3은 하나의 셀 유닛(CU)이 9개의 채널 행(9 rows)을 포함하는 경우를 나타내나, 하나의 셀 유닛(CU)에 포함되는 채널 행의 개수가 이에 한정되는 것은 아니다. 하나의 셀 유닛(CU)에 포함된 채널 행의 개수는 8개, 12개, 17개, 19개 등으로 달라질 수 있다.
제2 슬릿(SLT2)은 셀 유닛(CU)에 포함된 전극층들(20) 중에서 드레인 선택 라인(DSL)을 구성하는데 이용되는 전극층(20)을 분할할 수 있다. 이러한 경우, 하나의 셀 유닛(CU)에 2개의 드레인 선택 라인(DSL)이 제공될 수 있으며, 이러한 구조는 2 스트링(2 strings) 구조로 정의될 수 있다. 본 실시예에서, 제2 슬릿(SLT2)은 9개의 채널 행들 중에서 다섯 번째 채널 행을 가로지르도록 구성될 수 있다. 제2 슬릿(SLT2)이 가로지르는 다섯 번째 채널 행에는 더미 수직 채널들(DCH)이 구성되고, 나머지 다른 채널 행들에는 수직 채널들(CH)이 구성될 수 있다.
도 2 내지 도 4를 다시 참조하면, 삼차원 구조의 반도체 메모리 장치에서는 워드 라인들(WL)의 적층 개수를 늘리어 집적도를 높일 수 있다. 워드 라인들(WL)의 적층 개수가 늘어나면 워드 라인(WL)에 동작 전압을 전달하는 패스 트랜지스터의 개수가 늘어나게 되어 로우 디코더(210)의 사이즈가 커지게 될 것이다.
반도체 메모리 장치는 패키징된 후에 전자 제품, 예를 들어 모바일 제품에 탑재되어 사용될 수 있다. 반도체 메모리 장치는 전자 제품에서 요구하는 사이즈로 패키징되어야 하므로, 반도체 메모리 장치의 사이즈를 임의로 변경하는 것은 곤란하다. 따라서, 집적도 증가로 인하여 로우 디코더(210)의 행 방향(RD) 사이즈가 늘어나게 되면 메모리 셀 어레이(100)의 행 방향(RD) 사이즈를 줄이고 비트 라인(BL)의 피치(도 3의 P1)를 감소시켜야 할 것이다. 그러나, 비트 라인(BL)의 피치(P1)가 감소되면 인접 비트 라인들(BL) 간 기생 캐패시턴스가 증가하여 간섭 노이즈가 커지는 문제가 발생할 수 있다.
도 5는 본 발명에 따른 반도체 메모리 장치에 적용 가능한 패스 트랜지스터의 예시적인 평면도이다.
도 5를 참조하면, 집적화에 따른 메모리 블록(도 1의 BLK)의 피치 감소로 인해 열 방향(CD)에서 패스 트랜지스터(PTR)의 피치(P2, 이하, '패스 트랜지스터 열 방향 피치'라 함) 감소가 요구되고 있다. 그러나, 패스 트랜지스터 열 방향 피치(P2)가 감소되면 패스 트랜지스터(PTR)의 채널 길이가 단축되어 BV(Breakdown Voltage) 특성이 열화되고 누설 전류가 증가하므로 패스 트랜지스터 열 방향 피치(P2)를 줄이기 어려운 실정이다. 통상적으로, 패스 트랜지스터 열 방향 피치(P2)는 4 스트링에 핏인(fit-in)된다.
도 2 내지 도 5를 다시 참조하면, 비트 라인(BL)의 피치(P1) 감소 완화 및 패스 트랜지스터 핏인을 위해서는 단일 메모리 블록을 구성하는 스트링 개수(이하, '메모리 블록 당 스트링 개수'라 함)를 늘릴 필요가 있다. 즉, 메모리 블록 당 스트링 개수를 늘리어 메모리 블록의 개수를 줄이고 패스 트랜지스터의 개수를 줄여 로우 디코더(210)의 사이즈를 줄일 필요가 있다.
그러나, 메모리 블록 당 스트링 개수를 늘리면 메모리 블록의 사이즈가 커져 소거 속도가 저하되어 반도체 메모리 장치의 성능이 열화되고, 디스터브(disturb)가 증가하며, 요구되는 펌프 구동 능력이 커지게 되어 펌프 회로의 사이즈가 커지고 전력 소모가 늘어나게 될 것이다.
메모리 블록 당 스트링 개수 증가에 따른 부작용을 줄이기 위해서는 메모리 블록 당 스트링 개수 증가 폭을 최소화할 필요가 있다. 본 발명의 실시예들은 메모리 블록 당 스트링 개수 증가 폭을 최소화할 수 있는 방안을 제시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 단면도이고, 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 패스 트랜지스터들의 배치를 예시하는 평면도이다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 소스 플레이트(10) 상에 교대로 적층된 복수의 워드 라인들(20) 및 복수의 층간절연층들(22)을 각각 포함하며 열 방향(CD)을 따라서 나열되는 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)과, 제1,제2 메모리 블록(BLK1,BLK2) 하부의 기판(40)에 복수의 행으로 배치되며 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23) 및 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23)에 각각 연결되는 복수의 패스 트랜지스터들(PTR1,PTR2)을 포함하며, 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23) 및 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23) 각각은 행 방향(RD)을 따라서 나열되는 복수의 슬림 사이트들(SITE1~SITE4)의 어느 하나에 배치되는 패드 영역(PAD)을 포함하고, 각 패스 트랜지스터가 자신과 연결되는 워드 라인의 패드 영역과 같은 슬림 사이트 내에 위치하도록 복수의 패스 트랜지스터들(PTR1,PTR2)이 워드 라인의 패드 영역 위치를 토대로 구성될 수 있다.
구체적으로 살펴보면, 슬리밍 영역(SR)은 행 방향(RD)을 따라서 나열되는 복수의 슬림 사이트들(STIE1~STIE4)를 포함할 수 있다. 도 6 및 도 7의 실시예는 슬리밍 영역(SR)이 4개의 슬림 사이트들(STIE1~STIE4)을 포함하는 경우를 나타낸 것으로, 이하에서는 설명의 편의를 위하여 슬림 사이트들(STIE1~STIE4)을 제1 내지 제4 슬림 사이트로 정의할 것이다.
제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23) 및 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23) 각각은 패드 영역(PAD)을 가질 수 있다. 패드 영역(PAD)은 컨택(미도시)이 연결되는 부분으로, 상부에 위치하는 다른 워드 라인들(WL) 및 드레인 선택 라인(DSL)에 의해 덮이지 않을 수 있다.
제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23) 및 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23) 각각의 패드 영역(PAD)은 제1 내지 제4 슬림 사이트(STIE1~STIE4)의 어느 하나에 배치될 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 WL0~WL5의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL0~WL5의 패드 영역들(PAD)은 제1 슬림 사이트(STIE1)에 배치될 수 있고, 제1 메모리 블록(BLK1)의 WL6~WL11의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL6~WL11의 패드 영역들(PAD)은 제2 슬림 사이트(STIE2)에 배치될 수 있다. 그리고, 제1 메모리 블록(BLK1)의 WL12~WL17의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL12~WL17의 패드 영역들(PAD)은 제3 슬림 사이트(STIE3)에 배치될 수 있고, 제1 메모리 블록(BLK1)의 WL18~WL23의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL18~WL23의 패드 영역들(PAD)은 제4 슬림 사이트(STIE4)에 배치될 수 있다.
제1 슬림 사이트(STIE1)에서 제1 메모리 블록(BLK1)의 WL0~WL5의 패드 영역들(PAD)이 계단 형태로 배치되어 제1 메모리 블록(BLK1)에 계단 구조가 형성될 수 있고, 제2 메모리 블록(BLK2)의 WL0~WL5의 패드 영역들(PAD)이 계단 형태로 배치되어 제2 메모리 블록(BLK2)에 계단 구조가 형성될 수 있다. 제1 메모리 블록(BLK1)의 WL6~WL23의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL6~WL23의 패드 영역들(PAD)도 계단 형태로 배치될 수 있으며, 이에 따라 제1 메모리 블록(BLK1)의 제2 내지 제4 슬림 사이트(STIE2~SITE4) 및 제2 메모리 블록(BLK2)의 제2 내지 제4 슬림 사이트(STIE2~SITE4) 각각에 계단 구조가 형성될 수 있다.
도시하지 않았지만, 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23)과 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23)은 실질적으로 동일한 형태를 가지거나, 행 방향(RD)으로 신장되는 가상의 라인을 기준으로 미러 대칭적인 형태를 가질 수 있다. 소스 플레이트(10)로부터의 적층 순서가 동일한 제1 메모리 블록(BLK1)의 워드 라인과 제2 메모리 블록(BLK2)의 워드 라인의 패드 영역들은 열 방향(CD)을 따라서 일렬로 배치될 수 있다. WL0~WL23에서 WL 뒤의 숫자는 소스 플레이트(10)로부터의 적층 순서를 의미하는 것으로, 예를 들어 제1 메모리 블록(BLK1)의 WL0의 패드 영역과 제2 메모리 블록(BLK2)의 WL0의 패드 영역은 같은 열에 배치될 수 있다.
주변 구조체(PERI)는 기판(40) 및 기판(40)의 슬리밍 영역(SR) 상에 배치되며 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23) 및 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23)에 각각 연결되는 복수의 패스 트랜지스터들(PTR1,PTR2)을 포함할 수 있다.
패스 트랜지스터들(PTR1,PTR2)은 제1,제2 메모리 블록(BLK1,BLK2)과 중첩되는 기판(40)의 슬리밍 영역(SR) 복수의 행으로 배치될 수 있다. 도 7은 2개의 메모리 블록(BLK1,BLK2)이 3개의 패스 트랜지스터 행에 핏인되는 경우를 나타낸 것으로, 제1,제2 메모리 블록(BLK1,BLK2)은 3개의 패스 트랜지스터 행과 수직 방향(VD)으로 중첩될 수 있다. 이러한 구조를 3PTR/2BLK로 정의될 수 있다. 여기서, 제1,제2 메모리 블록(BLK1,BLK2) 각각이 6 스트링(string) 구조를 갖는 경우, 패스 트랜지스터들(PTR1,PTR2) 각각은 4 스트링에 핏인되는 것으로 볼 수 있다.
도 6의 도면부호 ILD는 절연층을 나타낸 것으로, 도시하지 않았지만 절연층(ILD) 내부에는 적어도 하나의 하부 배선층이 배치될 수 있다. 하부 배선층에 대해서는 도 10 내지 도 12를 참조로 하여 후술될 것이다.
도 7의 PTR1은 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23)에 연결되는 패스 트랜지스터들을 나타내고, PTR2은 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23)에 연결되는 패스 트랜지스터들을 나타내는 것으로, 이하 설명의 편의를 위하여, PTR1을 제1 패스 트랜지스터로 정의하고, PTR2를 제2 패스 트랜지스터로 정의할 것이다.
제1 패스 트랜지스터들(PTR1) 각각은 게이트 전극(GE1), 게이트 전극(GE1) 양측 활성 영역(ACT)에 마련된 소스 영역(S1) 및 드레인 영역(D)을 포함할 수 있고, 제2 패스 트랜지스터들(PTR2) 각각은 게이트 전극(GE2), 게이트 전극(GE2) 양측 활성 영역(ACT)에 마련된 소스 영역(S2) 및 드레인 영역(D)을 포함할 수 있다.
제1 패스 트랜지스터들(PTR1)의 게이트 전극들(GE1)은 제1 블록 선택 라인(W1)에 공통으로 연결되며, 제1 패스 트랜지스터들(PTR1)은 제1 블록 선택 라인(W1)을 통해서 제공되는 제1 블록 선택 신호(BLKWL1)에 응답하여 턴 온되어 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL23)에 동작 전압을 전달할 수 있다. 제2 패스 트랜지스터들(PTR2)의 게이트 전극들(GE2)은 제1 블록 선택 라인(W1)과 전기적으로 분리된 제2 블록 선택 라인(W2)에 공통으로 연결되며, 제2 패스 트랜지스터들(PTR2)은 제2 블록 선택 라인(W2)을 통해서 제공되는 제2 블록 선택 신호(BLKWL2)에 응답하여 턴 온되어 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL23)에 동작 전압을 전달할 수 있다.
제1,제2 패스 트랜지스터들(PTR1,PTR2)의 게이트 전극들(GE1,GE2) 각각은 컨택(C1)을 통해서 대응하는 블록 선택 라인(W1,W2의 하나)에 연결될 수 있다. 각 패스 트랜지스터(PTR1,PTR2의 하나)가 자신과 동일한 슬림 사이트에 패드 영역(PAD)이 위치하는 워드 라인에 동작 전압을 전달하도록, 워드 라인의 패드 영역(PAD)의 위치를 토대로 컨택(C1)이 배치될 수 있다.
각 패스 트랜지스터(PTR1,PTR2의 하나)는 자신과 동일한 슬림 사이트에 패드 영역(PAD)이 위치하는 워드 라인에 연결될 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 WL0~WL5의 패드 영역들(PAD) 및 제2 메모리 블록(BLK2)의 WL0~WL5의 패드 영역들(PAD)이 제1 슬림 사이트(SITE1)에 배치되는 경우, 제1 슬림 사이트(SITE1)에 위치하는 패스 트랜지스터들(PTR1,PTR2)이 제1 메모리 블록(BLK1)의 WL0~WL5 및 제2 메모리 블록(BLK2)의 WL0~WL5에 각각 연결될 수 있다.
패스 트랜지스터들(PTR1,PTR2)의 소스 영역들(S1,S2) 각각은 도 10 내지 도 14를 참조로 하여 후술되는 로컬 라인을 통해서 대응하는 워드 라인에 연결될 수 있다. 각 패스 트랜지스터(PTR1,PTR2의 하나)가 자신과 동일한 슬림 사이트에 패드 영역(PAD)이 위치하는 워드 라인에 연결되도록, 로컬 라인들이 구성될 수 있다.
제1,제2 메모리 블록(BLK1,BLK2)이 N(N은 3 이상의 홀수)개의 패스 트랜지스터 행에 핏인되는 경우, N개의 패스 트랜지스터 행 중 적어도 하나의 행에서 각 슬림 사이트(SITE1~SITE4의 하나) 내에 제1 패스 트랜지스터(PTR1)와 제2 패스 트랜지스터(PTR2)가 함께 배치될 수 있다. 도 7은 제1,제2 메모리 블록(BLK1,BLK2)이 3개의 패스 트랜지스터 행에 핏인되는 경우를 나타낸 것으로, 3개의 패스 트랜지스터 행 중 가장 아래에 위치한 세 번째 패스 트랜지스터 행에서 각 슬림 사이트(SITE1~SITE4의 하나) 내에 제1 패스 트랜지스터(PTR1)와 제2 패스 트랜지스터(PTR2)가 함께 배치되어 있다.
제1 패스 트랜지스터(PTR1)와 제2 패스 트랜지스터(PTR2)가 함께 배치되는 패스 트랜지스터 행(도 7의 세 번째 패스 트랜지스터 행)에서, 제1 메모리 블록(BLK1)의 워드 라인들에 연결되는 제1 패스 트랜지스터들(PTR1)과 제2 메모리 블록(BLK2)의 워드 라인들에 연결되는 제2 패스 트랜지스터들(PTR2)이 하나씩 번갈아 배치될 수 있다.
이를 위하여, 제1 패스 트랜지스터들(PTR1)과 제2 패스 트랜지스터들(PTR2)이 함께 배치되는 패스 트랜지스터 행(도 7의 세 번째 패스 트랜지스터 행)에서, 패스 트랜지스터들의 게이트 전극들이 개별적으로 분리될 수 있다. 그리고, 좌측으로부터 짝수 번째에 위치하는 제1 패스 트랜지스터들(PTR1)의 게이트 전극들(GE1)에는 제1 블록 선택 라인(W1)이 연결될 수 있고, 홀수 번째에 위치하는 제2 패스 트랜지스터들(PTR2)의 게이트 전극들(GE2)에는 제2 블록 선택 라인(W2)이 연결될 수 있다. 이러한 경우, 게이트 전극들(GE1,GE2)과 블록 선택 라인들(W1,W2)을 연결하는데 사용되는 컨택들(C1)은 액티브 영역(ACT)과 수직 방향(VD)으로 중첩하도록 배치될 수 있다.
첫 번째 패스 트랜지스터 행에는 제1 패스 트랜지스터들(PTR1)이 배치될 수 있고, 두 번째 패스 트랜지스터 행에는 제2 패스 트랜지스터들(PTR2)이 배치될 수 있다. 첫 번째 패스 트랜지스터 행에 배치된 제1 패스 트랜지스터들(PTR1)은 하나의 게이트 전극(GE1)에 공통으로 연결되어 하나의 게이트 전극(GE1)을 공유할 수 있고, 두 번째 패스 트랜지스터 행에 배치된 제2 패스 트랜지스터들(PTR2)은 하나의 게이트 전극(GE2)에 공통으로 연결되어 하나의 게이트 전극(GE2)을 공유할 수 있다. 첫 번째 패스 트랜지스터 행의 제1 패스 트랜지스터들(PTR1)과 두 번째 패스 트랜지스터 행의 제2 패스 트랜지스터들(PTR2) 중에서 열 방향(CD)을 따라 일렬로 배치되는 하나의 제1 패스 트랜지스터(PTR1)과 하나의 제2 패스 트랜지스터(PTR2)는 하나의 액티브 영역(ACT) 내에 형성되며 드레인 영역(D)을 공유할 수 있다. 첫 번째 패스 트랜지스터 행의 제1 패스 트랜지스터들(PTR1)과 두 번째 패스 트랜지스터 행의 패스 트랜지스터들(PTR2) 각각은 하나의 액티브 영역(ACT)에 구성된 두 개의 패스 트랜지스터들의 하나일 수 있다.
도 8은 본 발명에 따른 반도체 메모리 장치의 패스 트랜지스터들의 다른 배치를 나타낸 평면도이다. 도 8을 참조로 하는 이하의 설명에서는 앞서 도 7을 참조로 하여 설명된 실시예와 실질적으로 동일한 구성에 대한 중복된 설명은 생략하고 차이점만 설명할 것이다.
도 8을 참조하면, 제1 패스 트랜지스터들(PTR1)과 제2 패스 트랜지스터들(PTR2)이 함께 배치되는 패스 트랜지스터 행(도 8의 세 번째 패스 트랜지스터 행)에서, 단일 슬림 사이트(SITE) 내에 배치되고 같은 메모리 블록에 연결되는 패스 트랜지스터들, 즉 같은 블록 선택 라인에 연결되는 패스 트랜지스터들이 적어도 2개 이상씩 연속적으로 배치되고 하나의 게이트 전극에 공통으로 연결되어 하나의 게이트 전극을 공유할 수 있다. 예시적으로, 세 번째 패스 트랜지스터 행에서 각 슬림 사이트 내에 배치되는 2개의 제1 패스 트랜지스터들(PTR1)이 연속적으로 배치되어 하나의 게이트 전극(GE1)에 공통으로 연결될 수 있고, 세 번째 패스 트랜지스터 행에서 각 슬림 사이트 내에 배치되는 2개의 제2 패스 트랜지스터들(PTR2)이 연속적으로 배치되어 하나의 게이트 전극(GE2)에 공통으로 연결될 수 있다. 이러한 경우, 세 번째 패스 트랜지스터 행에서 2개의 패스 트랜지스터들마다 하나의 컨택(C1)을 구성하면 되므로 인접한 컨택들(C1) 간 간격이 넓어지게 되어 인접한 컨택들(C1)이 서로 단락(short)되는 불량을 줄일 수 있다.
도 9는 도 7의 제1 슬림 사이트의 패스 트랜지스터들을 확대 도시한 평면도이고, 도 10은 도 9의 패스 트랜지스터들과 중첩되는 하부 로컬 라인들, 글로벌 라인들 및 컨택 플러그들의 배치를 예시하는 평면도이고, 도 11은 도 10의 Ⅱ-Ⅱ'라인에 따른 개략적인 단면도이다. 도면의 간소화를 위하여, 도 10에서 도 11의 상부 로컬 라인들(TLWL)의 도시를 생략하였다.
도 9 내지 도 11을 참조로 하여 설명하기 앞서, 이해를 돕기 위하여 도 9 내지 도 11에 사용된 도면 부호에 대해 설명하면 다음과 같다.
도면부호 PTR1은 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL5)에 연결되는 제1 패스 트랜지스터를 나타내고, PTR2는 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL5)에 연결되는 제2 패스 트랜지스터를 나타내며, PTR1<WL#> 및 PTR2<WL#>의 WL#는 해당 패스 트랜지스터가 어느 워드 라인에 연결되는 지를 나타낸다. 예를 들어, PTR1<WL2>은 제1 메모리 블록(BLK1)의 WL2에 연결되는 패스 트랜지스터를 나타낸다.
도면부호 ULWL1은 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL5)에 연결되는 하부 로컬 라인을 나타내고, ULWL2는 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL5)에 연결되는 하부 로컬 라인을 나타내며, ULWL1<WL#> 및 ULWL2<WL#>의 WL#는 해당 하부 로컬 라인이 어느 워드 라인에 연결되는 지를 나타낸다. 예를 들어, ULWL2<WL0>는 제2 메모리 블록(BLK2)의 WL0에 연결되는 하부 로컬 라인을 나타낸다. 이하 설명의 편의를 위하여, 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL5)에 연결되는 하부 로컬 라인들(ULWL1<WL0>~ULWL1<WL5>)을 제1 하부 로컬 라인들로 정의하고, 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL5)에 연결되는 하부 로컬 라인들(ULWL2<WL0>~ULWL2<WL5>)을 제2 하부 로컬 라인들로 정의할 것이다.
도면부호 CNT1은 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL5)에 연결되는 컨택 플러그를 나타내고, CNT2는 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL5)에 연결되는 컨택 플러그를 나타내며, CNT1<WL#> 및 CNT2<WL#>의 WL#는 해당 컨택 플러그가 어느 워드 라인에 연결되는 지를 나타낸다. 예를 들어, CNT2<WL1>는 제2 메모리 블록(BLK2)의 WL1에 연결되는 컨택 플러그를 나타낸다. 이하 설명의 편의를 위하여, 제1 메모리 블록(BLK1)의 워드 라인들(WL0~WL5)에 연결되는 컨택 플러그들(CNT1<WL0>~CNT1<WL5>)을 제1 컨택 플러그들로 정의하고, 제2 메모리 블록(BLK2)의 워드 라인들(WL0~WL5)에 연결되는 컨택 플러그들(CNT2<WL0>~CNT2<WL5>)을 제2 컨택 플러그들로 정의할 것이다.
도면부호 GWL은 글로벌 라인을 나타내며, GWL#은 해당 글로벌 라인이 연결되는 패스 트랜지스터가 어느 워드 라인에 연결되는 지를 나타낸다. GWL3은 해당 글로벌 라인이 연결된 패스 트랜지스터가 WL3에 연결됨 나타낸다.
도 9 내지 도 11을 참조하면, 소스 플레이트(10)와 기판(40) 사이의 절연층(ILD) 내에 복수의 하부 배선층들(UM1~UM3)이 구성될 수 있다. 비록, 본 실시예는 3개의 하부 배선층을 포함하는 경우를 나타내나, 하부 배선층의 개수가 이에 한정되는 것은 아니다.
글로벌 라인들(GWL)은 하부 배선층들(UM1~UM3)의 적어도 하나에 배치될 수 있다. 본 실시예는 글로벌 라인들(GWL)이 UM2에 배치된 경우를 나타낸다.
글로벌 라인들(GWL)은 열 방향(CD)으로 신장될 수 있다. 도시하지 않았지만, 각 글로벌 라인(GWL)은 대응하는 패스 트랜지스터의 드레인 영역에 연결되며, 패스 트랜지스터는 글로벌 라인(GWL)을 통해서 전압 발생기(도 1의 240)로부터의 동작 전압을 제공받을 수 있다.
본 실시예에서, 첫 번째 패스 트랜지스터 행의 제1 패스 트랜지스터들(PTR1<WL0>,PTR1<WL1>,PTR1<WL3>,PTR1<WL4>)과 두 번째 패스 트랜지스터 행의 제2 패스 트랜지스터들(PTR2<WL0>,PTR2<WL1>,PTR2<WL3>,PTR2<WL4>) 중에서 열 방향(CD)을 따라서 일렬로 배치되는 하나의 제1 패스 트랜지스터(PTR1)와 하나의 제2 패스 트랜지스터(PTR2)가 하나의 액티브 영역(ACT) 내에 형성되어 드레인 영역(D)을 공유하며, 하나의 글로벌 라인(GWL)에 공통으로 연결될 수 있다. 반면에, 세 번째 패스 트랜지스터 행의 패스 트랜지스터들(PTR1<WL2>,PTR2<WL2>,PTR1<WL5>,PTR1<WL5>)에는 글로벌 라인(GWL)이 개별적으로 연결될 수 있다. 이러한 이유로, GWL0,GWL1,GWL3,GWL4는 하나씩 제공되고, GWL2,GWL5는 2개씩 제공될 수 있다.
제1 메모리 블록(BLK1)은 제1 컨택 영역(OFC1)을 포함할 수 있고, 제2 메모리 블록(BLK2)은 제2 컨택 영역(OFC2)을 포함할 수 있다.
제1,제2 컨택 영역(OFC1,OFC2)은 절연 구조체로 구성될 수 있다. 일 예로, 전극층들(20) 및 층간절연층들(22)을 관통하는 개구부를 형성하고, 개구부 내에 절연 물질을 채워 넣어 제1,제2 컨택 영역(OFC1,OFC2)을 구성할 수 있다. 다른 예로, 인접 층간절연층들(22) 사이에 전극층(20) 대신에 절연 물질을 형성하여 제1,제2 컨택 영역(OFC1,OFC2)을 구성할 수도 있다.
제1 메모리 블록(BLK1)의 워드 라인들에 연결되는 제1 컨택 플러그들(CNT1<WL0>~CNT1<WL5>)은 제1 컨택 영역(OFC1)에 배치되며 제1 컨택 영역(OFC1)의 절연 구조체를 수직 방향(VD)으로 관통할 수 있고, 제2 메모리 블록(BLK2)의 워드 라인들에 연결되는 제2 컨택 플러그들(CNT2<WL0>~CNT2<WL5>)은 제2 컨택 영역(OFC2)에 배치되며 제2 컨택 영역(OFC2)의 절연 구조체를 수직 방향(VD)으로 관통할 수 있다.
제1 컨택 플러그들(CNT1<WL0>~CNT1<WL5>)과 제2 컨택 플러그들(CNT2<WL0>~CNT2<WL5>)은 일대일로 대응되며, 서로 대응되는 제1 컨택 플러그(CNT1)와 제2 컨택 플러그(CNT2)는 같은 열에 배치될 수 있다. 같은 열에 배치되는 제1 컨택 플러그(CNT1) 및 제2 컨택 플러그(CNT2)에 각각 연결되는 제1 메모리 블록(BLK1)의 워드 라인 및 제2 메모리 블록(BLK2)의 워드 라인은 소스 플레이트(10)로부터의 적층 순서가 동일할 수 있다. 예시적으로, 도 10에서 CNT1<WL4> 및 CNT2<WL4>가 같은 열에 배치되며, CNT1<WL4>에 연결되는 제1 메모리 블록(BLK1)의 워드 라인 및 CNT2<WL4>에 연결되는 제2 메모리 블록(BLK2)의 워드 라인은 소스 플레이트(10)로부터 4번째 적층 순서에 위치한다.
제1,제2 하부 로컬 라인들(ULWL1,LWL2)은 글로벌 라인들(GWL)과 같은층인 하부 배선층(UM2)에 배치되며, 글로벌 라인들(GWL)의 신장 방향과 동일한 방향인 열 방향(CD)으로 신장될 수 있다.
제1 하부 로컬 라인들(ULWL1)은 제1 컨택 플러그들(CNT1)과 제1 패스 트랜지스터들(PTR1)을 할 수 있고, 제2 하부 로컬 라인들(ULWL2)은 제2 컨택 플러그들(CNT2)과 제2 패스 트랜지스터들(PTR2)을 할 수 있다.
제1,제2 하부 로컬 라인들(ULWL1,ULWL2)의 일부는 일단부가 제1 메모리 블록(BLK1)과 수직 방향(VD)으로 중첩되고, 일단부와 대향하는 타단부가 제2 메모리 블록(BLK2)과 수직 방향(VD)으로 중첩되도록 구성될 수 있다.
도 12는 도 9의 패스 트랜지스터들과 중첩되는 하부 로컬 라인들, 글로벌 라인들 및 컨택 플러그들의 다른 배치를 예시하는 평면도이다. 도 12를 참조로 하는 이하의 설명에서는 앞서 도 10을 참조로 하여 설명된 실시예와 실질적으로 동일한 구성에 대한 중복된 설명은 생략하고 차이점만 설명할 것이다.
도 9 및 도 12를 참조하면, 글로벌 라인들(GWL)이 행 방향(RD)을 따라서 하부 로컬 라인들(ULWL)과 번갈아 배치될 수 있다. 세 번째 패스 트랜지스터 행에 위치하는 PTR1<WL2>와 PTR2<WL2>가 하나의 GWL2에 공통으로 연결되고, 세 번째 패스 트랜지스터 행에 위치하는 PTR1<WL5>와 PTR2<WL5>가 하나의 GWL5에 공통으로 연결될 수 있다.
첫 번째 패스 트랜지스터 행의 제1 패스 트랜지스터들(PTR1<WL0>,PTR1<WL1>,PTR1<WL3>,PTR1<WL4>)과 두 번째 패스 트랜지스터 행의 제2 패스 트랜지스터들(PTR2<WL0>,PTR2<WL1>,PTR2<WL3>,PTR2<WL4>) 중에서 열 방향(CD)을 따라서 일렬로 배치되는 하나의 제1 패스 트랜지스터(PTR1)와 하나의 제2 패스 트랜지스터(PTR2)가 하나의 액티브 영역(ACT)에 형성되어 드레인 영역(D)을 공유하며, 하나의 글로벌 라인(GWL)에 공통으로 연결될 수 있다.
본 실시예에 의하면, 글로벌 라인들(GWL0~GWL5) 각각에 제1 메모리 블록(BLK1)의 워드 라인들에 연결된 패스 트랜지스터들의 하나 및 제2 메모리 블록(BLK2)의 워드 라인들에 연결된 패스 트랜지스터들의 하나가 공통으로 연결되어 각 글로벌 라인(GWL)에 연결되는 패스 트랜지스터 개수가 동일해 지게 되므로, 글로벌 라인들(GWL0~GWL5)의 로딩 균일도를 높일 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 상부 로컬 라인들의 배치를 예시하는 평면도들로, 하나의 슬림 사이트에 배치되는 상부 로컬 라인들을 나타낸다. 도 13 및 도 14의 슬림 사이트는 앞서 도 6 내지 도 12를 참조로 하여 설명된 슬림 사이트보다 큰 사이즈를 갖는다는 점에 유념해야 할 것이다.
도 13 및 도 14를 참조하면, 제1, 제2 메모리 블록(BLK1,BLK2) 상부의 상부 배선층에 상부 로컬 라인들(TLWL)이 배치될 수 있다.
상부 로컬 라인들(TLWL)은 제1 메모리 블록(BLK1)의 워드 라인들과 제1 컨택 플러그들(CNT1)을 연결하는 제1 상부 로컬 라인들(TLWL1), 제2 메모리 블록(BLK2)의 워드 라인들과 제2 컨택 플러그들(CNT2)을 연결하는 제2 상부 로컬 라인들(TLWL2)을 포함할 수 있다.
도 13에 예시된 바와 같이, 제1 상부 로컬 라인들(TLWL1)과 제2 상부 로컬 라인들(TLWL2)은 행 방향(RD)으로 신장되는 라인(L1)을 중심으로 미러(mirror) 대칭적인 형태를 가지도록 구성될 수 있다. 한편, 도 14에 예시된 바와 같이, 제1 상부 로컬 라인들(TLWL1)과 제2 상부 로컬 라인들(TLWL2)은 실질적으로 서로 동일한 형태를 가지도록 구성될 수 있다.
앞서, 도 10을 참조로 하여 설명한 바와 같이, 소스 플레이트(10)로부터의 적층 순서가 동일한 제1 메모리 블록의 워드 라인 및 제2 메모리 블록의 워드 라인에 각각 연결되는 제1 컨택 플러그(CNT1) 및 제2 컨택 플러그(CNT2)가 같은 열에 배치되므로, 제1 상부 로컬 라인들(TLWL1)과 제2 상부 로컬 라인들(TLWL2)이 서로 대칭적인 형태 또는 서로 동일한 형태로 구성하는 것이 가능하다.
앞서, 도 6 내지 도 14를 참조로 하여 설명된 실시예들은 제1,제2 메모리 블록(BLK1,BLK2)이 3개의 패스 트랜지스터 행에 핏인되는 경우, 즉 단일 메모리 블록의 피치가 패스 트랜지스터(PTR)의 열 방향(CD) 피치의 1.5배인 경우를 나타내었으나, 메모리 블록의 피치가 이에 한정되는 것은 아니다.
도 15a 내지 도 15c는 본 발명에 따른 반도체 메모리 장치의 메모리 블록들 및 패스 트랜지스터들의 배치를 나타낸 예시적인 평면도들이다.
도 15a를 참조하면, 2개의 메모리 블록들(BLK)이 3개의 패스 트랜지스터 행에 핏인될 수 있다. 이러한 경우, 메모리 블록(BLK)의 피치는 패스 트랜지스터(PTR)의 열 방향(CD) 피치(X1)의 1.5배의 크기를 가질 수 다.
메모리 블록(BLK)의 피치는 반도체 메모리 장치의 집적도에 따라서 달라질 수 있다. 예시적으로, 도 15b에 도시된 바와 같이, 2개의 메모리 블록들(BLK)이 5개의 패스 트랜지스터 행에 핏인되도록 메모리 블록(BLK)이 구성될 수 있다. 이러한 경우, 메모리 블록(BLK)의 피치는 패스 트랜지스터(PTR)의 열 방향(CD) 피치(X1)의 2.5배의 크기를 가질 수 있다. 한편, 도 15c에 도시된 바와 같이, 2개의 메모리 블록들(BLK)이 7개의 패스 트랜지스터 행에 핏인되도록 메모리 블록(BLK)이 구성될 수도 있다. 이러한 경우, 메모리 블록(BLK)의 피치는 패스 트랜지스터(PTR)의 열 방향(CD) 피치(X1)의 3.5배의 크기를 가질 수 있다.
메모리 블록들의 피치(BLK PITCH)와 패스 트랜지스터들의 열 방향 피치(X1)의 관계는 하기 수학식 1에 의해 정의될 수 있다.
Figure pat00001
BLK PITCH는 메모리 블록들의 피치
X1은 패스 트랜지스터들의 열 방향 피치
n은 자연수
도 16 및 도 17은 본 발명과 상이한 반도체 메모리 장치의 문제점을 나타낸 도면들이다. 도 16 및 도 17은 패스 트랜지스터(PTR)의 열 방향(CD) 피치가 4 스트링에 핏인되는 경우를 나타낸다.
도 16을 참조하면, 단일 패스 트랜지스터 행 내에서 같은 메모리 블록에 연결되는 패스 트랜지스터들(PTR)이 하나의 게이트 전극을 공유하도록, 패스 트랜지스터들(PTR)이 메모리 블록을 기준으로 모아서 배치될 수 있다.
워드 라인들(WL0~WL23)의 패드 영역들이 복수의 슬림 사이트들(SITE1~SITE4)에 분산하여 배치되는 구조에서 워드 라인들(WL0~WL23)과 패스 트랜지스터들(PTR) 간 배선을 위해서는, 서로 연결되는 워드 라인의 패드 영역과 패스 트랜지스터가 같은 슬림 사이트 내에 위치되어야 할 것이다.
도 16의 (a)에 도시된 바와 같이, 2개의 메모리 블록들(BLK)이 2개의 패스 트랜지스터 행에 핏인되는 경우에는, 패스 트랜지스터들(PTR)이 메모리 블록을 기준으로 모아서 배치되더라도, 서로 연결되는 워드 라인의 패드 영역과 패스 트랜지스터를 같은 슬림 사이트 내에 배치하는 것이 가능할 것이다.
그러나, 도 16의 (b)에 도시된 바와 같이, 2개의 메모리 블록들(BLK)이 3개의 패스 트랜지스터 행에 핏인되는 경우에는 3번째 행에 배치되는 패스 트랜지스터들(PTR)의 일부는 자신과 연결되는 워드 라인의 패드 영역과 다른 슬림 사이트에 배치되어, 패스 트랜지스터들과 워드 라인들 간 배선이 불가능하다.
이와 같이, 2개의 메모리 블록들(BLK)이 3개의 패스 트랜지스터 행에 핏인되는 구조의 적용이 불가능하므로, 메모리 블록의 사이즈 증가가 요구되는 경우에는 도 16의 (c)에 도시된 바와 같이 2개의 메모리 블록들(BLK)이 4개의 패스 트랜지스터 행에 핏인되도록 메모리 블록당 스트링 개수를 4 스트링에서 8 스트링으로 늘려야 할 것이다. 다시 말해서, 패스 트랜지스터들(PTR)이 메모리 블록을 기준으로 모아서 배치하면, 2개의 메모리 블록들(BLK)이 홀수 개의 패스 트랜지스터 행에 핏인되는 구조를 사용하는 것이 불가능하며, 2개의 메모리 블록들(BLK)이 짝수 개의 패스 트랜지스터 행에 핏인되록 구성해야 하며, 메모리 블록 당 스트링 개수 증가 폭은 4 스트링이 되어야 한다.
앞서, 도 3을 참조로 하여 설명한 바와 같이, 메모리 블록을 구성하는 셀 유닛(CU)이 2 스트링 구조를 가지므로, 메모리 블록 당 스트링 개수 증가 폭을 2 스트링으로 구성하는 것이 가능하다. 그러나, 패스 트랜지스터들(PTR)이 메모리 블록을 기준으로 모아서 배치하면, 배선 문제로 인하여 메모리 블록 당 스트링 개수 증가 폭을 4 스트링으로 구성해야 하며, 따라서 메모리 블록당 스트링 개수 증가에 따르는 부작용이 커질 것이다.
본 발명의 실시예들에 의하면, 패스 트랜지스터가 자신과 연결되는 워드 라인의 패드 영역과 같은 슬림 사이트 내에 위치하도록 패스 트랜지스터들(PTR)이 워드 라인의 패드 영역 위치를 토대로 구성되므로, 2개의 메모리 블록들(BLK)이 홀수 개의 패스 트랜지스터 행에 핏인되는 구조를 사용하는 것이 가능하다. 이에 따라, 메모리 블록 당 스트링 개수 증가 폭을 2 스트링으로 줄이는 것이 가능하므로 메모리 블록 당 스트링 개수 증가에 따르는 부작용을 줄일 수 있다.
도 17을 참조하면, 집적도 증가로 메모리 블록(BLK)의 피치가 감소되는 경우 패스 트랜지스터 행의 개수를 줄여야 할 것이다.
패스 트랜지스터들(PTR)이 메모리 블록을 기준으로 모아서 배치되는 경우, 도 16을 참조로 하여 설명한 바와 같이 2개의 메모리 블록들(BLK)이 짝수 개의 패스 트랜지스터 행에 핏인되어야 하므로, 메모리 블록 사이즈 감소시 패스 트랜지스터 행의 개수를 4개에서 2개로 줄어야 하며, 이에 따라 반도체 메모리 장치의 행 방향(RD) 사이즈가 2배로 커지게 될 것이다.
본 발명의 실시예들에 의하면, 2개의 메모리 블록들(BLK)이 홀수 개의 패스 트랜지스터 행에 핏인되는 구조를 사용하는 것이 가능하므로, 메모리 블록 피치 감소시 패스 트랜지스터 행의 개수를 1개씩 줄이는 것이 가능하므로, 반도체 메모리 장치의 행 방향(RD) 사이즈 증가 폭을 줄이어 반도체 메모리 장치의 사이즈를 증가를 억제할 수 있다.
도 18은 본 발명의 실시예에 따른 삼차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 소스 플레이트 상에 교대로 적층된 복수의 층간절연층들 및 복수의 워드 라인들을 각각 포함하며 열 방향을 따라서 나열되는 제1 메모리 블록 및 제2 메모리 블록; 및
    상기 제1,제2 메모리 블록 하부의 기판에 복수의 행으로 배치되며 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들에 각각 연결되는 복수의 패스 트랜지스터들;을 포함하며,
    상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들 각각은 행 방향을 따라서 나열되는 복수의 슬림 사이트들의 어느 하나에 배치되는 패드 영역을 포함하고,
    각 패스 트랜지스터가 자신과 연결되는 워드 라인의 패드 영역과 같은 슬림 사이트 내에 위치하도록 상기 복수의 패스 트랜지스터들이 워드 라인의 패드 영역 위치를 토대로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 복수의 패스 트랜지스터들이 N(N은 3 이상의 홀수)개의 행으로 배치되고,
    상기 N개의 행 중 적어도 하나의 행에서 각 슬림 사이트 내에 제1 메모리 블록에 연결되는 패스 트랜지스터와 상기 제2 메모리 블록에 연결되는 패스 트랜지스터가 함께 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 적어도 하나의 행에서 패스 트랜지스터들의 게이트 전극들이 개별적으로 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 적어도 하나의 행에서 이웃하는 적어도 2개의 패스 트랜지스터들이 하나의 게이트 전극에 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 포함하는 메모리 블록들의 피치는 하기 수학식 범위 내에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
    (n + 0.5) * X1 ≤ BLK PITCH < (n + 1) * X1
    BLK PITCH = 상기 메모리 블록들의 피치
    X1 = 상기 열 방향에서 패스 트랜지스터들의 피치
    n = 자연수
  6. 제1 항에 있어서, 상기 제1 메모리 블록에 마련된 제1 컨택 영역에 배치되며 상기 제1 메모리 블록의 워드 라인들과 이에 대응하는 패스 트랜지스터들을 연결하는 복수의 제1 컨택 플러그들;및
    상기 제2 메모리 블록에 마련된 제2 컨택 영역에 배치되며 상기 제2 메모리 블록의 워드 라인들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제2 컨택 플러그들을 더 포함하며,
    상기 소스 플레이트로부터의 적층 순서가 동일한 제1 메모리 블록의 워드 라인 및 제2 메모리 블록의 워드 라인에 각각 연결되는 제1 컨택 플러그 및 제2 컨택 플러그가 같은 열에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 복수의 패스 트랜지스터들과 상기 소스 플레이트 사이의 하부 배선층에 배치되며 상기 복수의 제1 컨택 플러그들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제1 하부 로컬 라인들;및
    상기 하부 배선층에 배치되며 상기 복수의 제2 컨택 플러그들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제2 하부 로컬 라인들;을 더 포함하며,
    상기 복수의 제1 하부 로컬 라인들 및 상기 복수의 제2 하부 로컬 라인들의 일부는 일단부가 상기 제1 메모리 블록과 수직 방향으로 중첩되고, 일단부와 대향하는 타단부가 상기 제2 메모리 블록과 상기 수직 방향으로 중첩되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 하부 배선층에 배치되며 상기 복수의 패스 트랜지스터들에 연결되는 복수의 글로벌 라인들을 더 포함하며,
    상기 하부 로컬 라인들과 상기 복수의 글로벌 라인들이 상기 행 방향을 따라서 번갈아 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 복수의 글로벌 라인들 각각에 상기 제1 메모리 블록의 워드 라인들에 연결된 패스 트랜지스터들의 하나 및 상기 제2 메모리 블록의 워드 라인들에 연결된 패스 트랜지스터들의 하나가 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6 항에 있어서, 상기 제1,제2 메모리 블록 상부의 상부 배선층에 배치되며 상기 제1 메모리 블록의 워드 라인들과 상기 제1 컨택 플러그들을 연결하는 복수의 제1 상부 로컬 라인들; 및
    상기 상부 배선층에 배치되며 상기 제2 메모리 블록의 워드 라인들과 상기 제2 컨택 플러그들을 연결하는 복수의 제2 상부 로컬 라인들;을 더 포함하며,
    상기 제1 상부 로컬 라인들과 상기 제2 상부 로컬 라인들은 서로 동일한 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6 항에 있어서, 상기 제1,제2 메모리 블록 상부의 상부 배선층에 배치되며 상기 제1 메모리 블록의 워드 라인들과 상기 제1 컨택 플러그들을 연결하는 복수의 제1 상부 로컬 라인들; 및
    상기 상부 배선층에 배치되며 상기 제2 메모리 블록의 워드 라인들과 상기 제2 컨택 플러그들을 연결하는 복수의 제2 상부 로컬 라인들;을 더 포함하며,
    상기 제1 상부 로컬 라인들과 상기 제2 상부 로컬 라인들은 상기 행 방향으로 신장되는 가상의 라인을 기준으로 미러 대칭적인 형태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 행 방향으로 나열되는 제1 슬림 사이트 및 제2 슬림 사이트가 정의된 소스 플레이트 상에 교대로 적층된 복수의 층간절연층들 및 복수의 워드 라인들을 각각 포함하며 열 방향을 따라서 나열되는 제1 메모리 블록 및 제2 메모리 블록;
    상기 제1,제2 메모리 블록 하부의 기판에 복수의 행으로 배치되며 상기 제1 메모리 블록의 워드 라인들 및 상기 제2 메모리 블록의 워드 라인들에 각각 연결되는 복수의 패스 트랜지스터들;을 포함하며,
    상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각의 상기 복수의 워드 라인들은 상기 제1 슬림 사이트에 패드 영역이 위치하는 복수의 제1 워드 라인들 및 상기 제2 슬림 사이트에 패드 영역이 위치하는 복수의 제2 워드 라인들을 포함하고,
    상기 제1 메모리 블록의 제1 워드 라인들에 연결되는 패스 트랜지스터들 및 상기 제2 메모리 블록의 제1 워드 라인들에 연결되는 패스 트랜지스터들은 상기 제1 슬림 사이트에 배치되고, 상기 제1 메모리 블록의 제2 워드 라인들에 연결되는 패스 트랜지스터들 및 상기 제2 메모리 블록의 제2 워드 라인들에 연결되는 패스 트랜지스터들은 상기 제2 슬림 사이트에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 복수의 패스 트랜지스터들이 N(N은 3 이상의 홀수)개의 행으로 배치되고,
    상기 제1 슬림 사이트에서 상기 N개의 행 중 적어도 하나의 행 내에 상기 제1 메모리 블록의 제1 워드 라인에 연결되는 패스 트랜지스터와 상기 제2 메모리 블록의 제1 워드 라인에 연결되는 패스 트랜지스터가 함께 배치되고,
    상기 제2 슬림 사이트에서 상기 N개의 행 중 적어도 하나의 행 내에 상기 제1 메모리 블록의 제2 워드 라인에 연결되는 패스 트랜지스터와 상기 제2 메모리 블록의 제2 워드 라인에 연결되는 패스 트랜지스터가 함께 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 적어도 하나의 행에서 패스 트랜지스터들의 게이트 전극들이 개별적으로 분리되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13 항에 있어서, 상기 적어도 하나의 행에서 이웃하는 적어도 2개의 패스 트랜지스터들이 하나의 게이트 전극에 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 포함하는 메모리 블록들의 피치는 하기 수학식 범위 내에 포함되는 것을 특징으로 하는 반도체 메모리 장치.
    (n + 0.5) * X1 ≤ BLK PITCH < (n + 1) * X1
    BLK PITCH = 상기 메모리 블록들의 피치
    X1 = 상기 열 방향에서 패스 트랜지스터들의 피치
    n = 자연수
  17. 제12 항에 있어서, 상기 제1 메모리 블록에 마련된 제1 컨택 영역에 배치되며 상기 제1 메모리 블록의 워드 라인들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제1 컨택 플러그들;및
    상기 제2 메모리 블록에 마련된 제2 컨택 영역에 배치되며 상기 제2 메모리 블록의 워드 라인들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제2 컨택 플러그들을 더 포함하며,
    상기 소스 플레이트로부터의 적층 순서가 동일한 제1 메모리 블록의 워드 라인 및 제2 메모리 블록의 워드 라인에 각각 연결되는 제1 컨택 플러그 및 제2 컨택 플러그가 같은 열에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 복수의 패스 트랜지스터들과 상기 소스 플레이트 사이의 하부 배선층에 배치되며 상기 복수의 제1 컨택 플러그들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제1 하부 로컬 라인들;및
    상기 하부 배선층에 배치되며 상기 복수의 제2컨택 플러그들과 이들에 대응하는 패스 트랜지스터들을 연결하는 복수의 제2 하부 로컬 라인들;을 더 포함하며,
    상기 복수의 제1 하부 로컬 라인들 및 상기 복수의 제2 하부 로컬 라인들의 일부는 일단부가 상기 제1 메모리 블록과 수직 방향으로 중첩되고, 일단부와 대향하는 타단부가 상기 제2 메모리 블록과 상기 수직 방향으로 중첩되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 하부 배선층에 배치되며 상기 복수의 패스 트랜지스터들에 연결되는 복수의 글로벌 라인들을 더 포함하며,
    상기 하부 로컬 라인들과 상기 복수의 글로벌 라인들이 상기 행 방향을 따라서 번갈아 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 복수의 글로벌 라인들 각각에 상기 제1 메모리 블록의 워드 라인들에 연결된 패스 트랜지스터들의 하나 및 상기 제2 메모리 블록의 워드 라인들에 연결된 패스 트랜지스터들의 하나가 공통으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
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