JP2008539535A - 第一の有効なｎａｎｄコマンドに基づく構成決定 - Google Patents

Abstract

ＮＡＮＤデバイスのような低動作電圧メモリデバイスの起動処理のために、前記メモリデバイスへの有効なコマンドの受信が行われるまでは、高電流消費を容認する起動方法および回路。有効なコマンドの受信時に、高電流消費での起動機能が中止され、信頼できない低電圧パワーオンリセット回路を使用することなく通常動作が始まります。
【選択図】 図４

Description

本発明は、一般的にはメモリに関し、特に、本発明はメモリにおける回路群の起動構成に関する。

ＮＡＮＤデバイスはますます人気が高くなってきており、組込みの舞台に参入し始めています。こうしたことよって、当該回路における電圧動作範囲が典型的な３ボルト範囲から１．８ボルト範囲の方へと拡大されています。その動作範囲のために、集積回路あるいはＮＡＮＤデバイスが動作を始める以前に全ての回路をリセットするパワーオンリセット（ＰＯＲ）回路はずっと低い電圧で発火されなければなりません。処理および温度の変動に起因して、これらの回路のトリップポイント（閾値）が著しく変わり、場合によっては、ほぼ１ボルトの範囲に達します。このような範囲は、メモリ回路の信頼できる動作をするには、極めて低い値です。多くの構成レジスタおよび他の部品は、デバイスが外界と連絡を取るやり方を変えるパワーアップ時に設定される必要があります。単に例示で限定のつもりはありませんが、こうしたパワーアップ時に検出する必要のある部品としては、冗長ヒューズ、他の機能的なヒューズ、又はピンが含まれます。

ヒューズの読み取りはさらなる危険にさらされており、その理由は、これら形式のメモリデバイスの電流消費が非常に低いからです。場合によっては、電流消費は１マイクロアンペアより低いです。そのような回路を非常に低い電圧で非常に低い電流にて読み取り又は設定することは、それほど信頼できないものであって、多くの潜在的な問題を引き起こす可能性すらあります。

ＮＡＮＤデバイスについての問題点の一つは、それらが平均して１マイクロアンペア未満の非常に低い消費電力を有しているので、動作を要求されていない時には、すべての回路、又は、ほぼすべての回路を遮断するべきであるということです。さらに、接合リークについての問題点があります。すべての回路を遮断することは問題であり、その理由は、特定の回路素子、ノードおよびデバイスは、動作以前に前提条件付けを必要とするからです。

典型的な回路において、いくつかの困難な領域に遭遇します。内部ヒューズがその一つです。多くの場合に、パワーアップ時にヒューズが読み取られます。メモリ内の内部ヒューズがメモリ内の電圧又は他の状態を始動させるために使用されます。ＮＯＲセル技術により、パワーアップの間に、回路部品、ノード等がラッチ等で起動します。パワーアップ時又はＰＯＲ時に、ラッチの片側が引き下ろされて、それがラッチのスイッチを切り換えます。図１には、ＰＯＲ回路１０２およびプログラム、消去回路１０４、１０６を有するラッチ１００が示されています。ラッチ１００への１つの入力はプログラム入力であり、このラッチへの１つの入力は消去入力です。図１のラッチおよび回路が使用されているメモリの動作中には、図１の回路が受け入れ可能となります。

しかしながら、ＰＯＲは充分に低く、デバイスの動作範囲に決して入り込むことのないようにしなければなりません。１．５ボルトが最も低いＶｃｃ範囲である回路においては、およそ３／１０〜４／１０ボルトの固有の処理変動と温度変動があるので、これはＰＯＲ電圧をさらに制限します。従って、ＰＯＲを電圧動作範囲外に維持するために、ＰＯＲは約１ボルトに設定されなければなりません。デバイスにおける閾値電圧がおよそ０．８〜０．９ボルトと高いので、ＰＯＲ電圧はデバイスがオンになっている際の電圧に非常に近くなります。ＰＯＲを使用して、電圧を設定し、起動状態を設定し、前提条件付けを試みることは非常に難しく、その理由は、もし、処理マージンがたとえ少量でも動くと、ヒューズ又は回路が読み取れなくなるからです。

低い動作電圧で問題を解決する他の試みとしては、図２に示されるようにＰＯＲを完全に廃止することが含まれます。ＮＡＮＤデバイスでは、しかしながら、ＮＡＮＤがブロックで配置されているので、単一のセルは仕事をこなすことができません。そのような構成では、消去セル（素子２０２）である例えば６４セルとプログラムセル（素子２０４）である６４セルを有するミニ・アレイがラッチ２００の入力に接続されます。もし、全てのプログラミングが消去プログラミングであれば、ゼロに下降するラッチ側に影響を与えてはなりません。すなわち、消去である６４セルはラッチの片側をゼロに引き下げると、ラッチの他側が理論上高くなり、電流消費があってはならないということになります。しかしながら、もし、いずれかのセルにたとえわずかな漏れでもあれば、ある量の電流が片側に引っ張られ、それが約１マイクロアンペアの限られた電流を急速に消費し始めます。

問題を、特に図２の問題を、解決する他の提案が図３に示されており、そこには、抵抗３０６と３０８を介して接地されているパッド３０２および３０４が設けられています。もし、何もパッドにふれていないならば、それらは両方とも低いでしょう。しかしながら、パッドが積み重ねられる時は、積み重なった後に、いくつかがＶｃｃに接続されるでしょう。もし、パッドが高い値になされるならば、電流が抵抗を介して誘導され、それが利用可能な限られた電流をもう一度消費し始めるので、漏出の問題がまだ存在します。

以上述べられた理由および本明細書を読んで理解した際に、当業者にとって明らかになる以下に述べられる他の理由によって、低電流消費動作のＮＡＮＤ構成が技術的に必要となります。

デバイス構成についての上述の問題点および他の問題が本発明で取り組まれており、以下の明細書を読んで検討すれば理解できるでしょう。
一実施の形態において、メモリデバイスを構成する方法は、パワーアップ時に構成シーケンスを開始し、前記メモリデバイスへの第1の有効なコマンドを識別し、前記第1の有効なコマンドの識別の際に前記メモリデバイスの構成を終了させることを含んでいます。

他の実施の形態において、ＮＡＮＤデバイスを初期化する方法は、有効なコマンドが発せられるまでは、起動動作に高電流構成回路を使用することと、有効なコマンドが発せられた際に、前記高電流構成回路のスイッチを切ることを含んでいます。

さらに他の実施の形態において、起動中にメモリデバイスに追加電流を提供する方法は、パワーアップ時に動作電流消費レベルより大きい第1の電流消費レベルで構成シーケンスを開始し、前記メモリデバイスへの第1の有効なコマンドを識別し、前記第1の有効なコマンドの識別の際に前記第1の電流消費レベルで前記メモリデバイスの構成を終了させ、前記動作電流消費レベルで前記メモリデバイスの動作を継続することを含んでいます。

さらに他の実施の形態において、ＮＡＮＤデバイスを動作させる方法は、パワーアップ信号を前記ＮＡＮＤデバイスで受信することと、第2の動作電流消費レベルより大きい第1の起動電流消費レベルで、デバイス部品の動作を構成することと、前記ＮＡＮＤデバイスへの入力コマンドをモニターすることと、前記ＮＡＮＤデバイスへの第1の有効なコマンドの受信時に、前記デバイス部品の動作を前記第2の動作電流消費レベルで構成することを含んでいます。

他の実施の形態において、メモリデバイス用のパワーアップ構成回路は、前記メモリデバイスのためのコマンド信号に接続されたＯＲゲートと、ラッチとを含み、ここで前記ラッチは、前記メモリデバイスのためのパワーアップ信号に接続された第1の入力を有し、前記パワーアップ信号の受信時に、有効化信号を第1の論理レベルにラッチし、また、前記ラッチはさらに前記ＯＲゲートの出力に接続された第2の入力を有し、前記ＯＲゲートでの第1の有効なコマンド受信時に、第2の相補的な論理レベルで前記有効化信号をラッチします。

さらに他の実施の形態において、メモリデバイスは、メモリセルのアレイと、前記メモリセルを読み取り、書き込み、消去する制御回路と、アドレス入力接続に提供されるアドレス信号をラッチするアドレス回路と、前記メモリデバイスの少なくとも１つのノードを開始させるように接続されているパワーアップ構成回路とを含んでいます。前記パワーアップ構成回路は、前記メモリデバイスのための前記コマンド信号に接続されたＯＲゲートと、ラッチとを含み、ここで前記ラッチは、前記メモリデバイスのためのパワーアップ信号に接続された第1の入力を有し、前記パワーアップ信号の受信時に、有効化信号を第1の論理レベルにラッチし、また、前記ラッチはさらに前記ＯＲゲートの出力に接続された第2の入力を有し、前記ＯＲゲートでの第1の有効なコマンド受信時に、第2の相補的な論理レベルで前記有効化信号をラッチします。

さらに他の実施の形態において、処理システムは、プロセッサと、前記プロセッサに接続され、前記プロセッサによって提供されるデータを記憶し、前記プロセッサにデータを提供するメモリデバイスとを含んでいます。前記メモリデバイスは、メモリセルのアレイと、前記メモリセルを読み取り、書き込み、消去する制御回路と、アドレス入力接続に提供されるアドレス信号をラッチするアドレス回路と、前記メモリデバイスの少なくとも１つのノードを開始させるように接続されているパワーアップ構成回路を含んでおり、前記パワーアップ構成回路は、前記メモリデバイスのための前記コマンド信号に接続されたＯＲゲートと、ラッチとを含み、ここで前記ラッチは、前記メモリデバイスのためのパワーアップ信号に接続された第1の入力を有し、前記パワーアップ信号の受信時に、有効化信号を第1の論理レベルにラッチし、また、前記ラッチはさらに前記ＯＲゲートの出力に接続された第2の入力を有し、前記ＯＲゲートでの第1の有効なコマンド受信時に、第2の相補的な論理レベルで前記有効化信号をラッチします。

その他の実施の形態は、記載され、クレームされております。

以下の発明の詳細な記述においては、本発明の一部を形成する添付図面が参照され、説明の目的をもって、発明が実施され得る具体的な実施の形態が示されています。図面においては、いくつかの図面を通して、類似の数字は実質的に類似の部品を表現しております。これらの実施の形態は、当業者に発明を実施できるようにするために、十分詳細に記載されております。本発明の範囲から逸脱することなしに、他の実施の形態が利用され得ますし、又、構造的、論理的、電気的な変更を行い得ます。

以下の詳細な記述は、従って、制限的な感覚で捉ええられるべきではありませんし、添付の特許請求の範囲のみによって、そのような特許請求の範囲が及ぶ均等の完全な範囲を加えて、本発明の範囲が規定されます。

本発明の実施の形態では、パワーアップ時に高電流構成回路を使用することができ、システムへの第1の有効なコマンドの検出時にこれらの電流消費回路の高電流動作の終了ができます。電流消費の仕様では、有効な動作が始まる以前の起動モードにおいて利用できる電流量が具体的又は典型的に制限されることがありません。従って、電流スタンバイの仕様が本発明の方法および回路の実施の形態によって脅かされことがありません。本発明の実施の形態の利点には、パワーアップ時に検出を必要とする回路用のさらに信頼できる回路構成が含まれます。

本発明の実施の形態は、回路の構成を終了するために、ＰＯＲ信号を使用する代わりに回路への第1の有効なコマンドを使用します。これが２つの事柄を成し遂げます。１つ目は、電圧が有効な際に、有効なコマンドが発せられるだけで回路動作を大変信頼できるようにするということです。２つ目は、パワーアップの間にそのような回路に対してずっと高い電流が割り当てられるということです。そして、第1の有効なコマンドの際に、高電流消費が停止させられます。システムはパワーアップ時の追加電流を感知しませんが、その理由は、電流消費用の仕様がこの動作モード用に特定されていないためです。高電流動作用に引き出される電流は過剰ではありません。しかしながら、それらは通常動作用に引き出される電流、例えば、１マイクロアンペアより高いがシステム動作に影響を与えるほど高くない値に設定されます。

本実施の形態の回路のパワーアップ時に、ラッチが第1の論理値（有効化）に設定されます。有効化信号のこの第1の論理値は、たとえ通常動作にて利用できる電流を上回っていても所定の電流を引き出して起動モードに入れますよという、全ての回路への表示です。回路のコマンド線はいかなる有効なコマンドに対してもモニターされ、いかなる有効なコマンドの受信時にも、ラッチは相補的な論理信号に設定され、有効化信号の論理状態を変化させます。これが発生すると、過電流が引き出されている起動モードで動作している回路は通常動作電流下で動作するよう指示されます。

有効な信号をいつ受信するかを決定するにあたっては、いくつかの方法があります。メモリデバイスへの典型的なコマンドは確認に関する複数サイクルコマンドです。コントローラは、例えばコマンドが出現するであろう形式についての知識を使用して、有効なコマンドが何であるかを決定できます。本発明の実施の形態の目的のために、コントローラ等が、いつ有効なコマンドが受信されるかを決定でき、以下に記載されるように高い論理信号の形式にて、有効なコマンドを表す信号をパワーアップ構成回路に対して発します。もし、パワーアップ構成回路の論理が変更されるならば、他の信号も使用できるということと、そのような変更は本発明の範囲内にあることが理解されるべきです。この時、有効なコマンドが提示されているので、有効なＶｃｃも存在しており、低い電流消費による通常動作が行われます。

一実施の形態においては、いつ有効なコマンドが受信されるかを決定するために、全てのコマンド線又はコマンド線の信号を示すコントローラからの信号がＯＲゲートにて組み合わされます。有効なコマンドに応じてＯＲゲートが高くなると、有効化ラッチがその第1の論理値と相補的であるその第2の論理値に設定され、通常動作電流状態を上回って電流を引き出している起動回路は通常動作電流状態に切り換えられるか又はもし、それらが通常動作で必要とされないならば完全に遮断されます。これが、ＰＯＲ信号を使用する代わりに、プログラムセルと消去セルのラッチングを許容して、制限される電流消費がパワーアップ時の電流消費用の仕様によって特定されていない時に追加電流の消費を許容します。

図４には、本発明の一実施の形態４００によるパワーアップ構成が示されています。パワーアップ構成４００のコマンド線４０２（又は、コマンド線上のコマンドを示す信号）がＯＲゲート４０４で組み合わされています。ＯＲゲート４０４とパワーアップ初期化信号４０６がラッチ４０８に提供されます。パワーアップ時、つまりパワーアップ信号の受信時に、ラッチ４０８はその第1の論理状態に設定されます。ラッチ４０８からのこの第1の論理状態の有効化信号が起動中に前提条件を調整するか又は開始が必要とされる高電流を消費する起動回路に提供されます。有効なコマンドが受信されると、ＯＲゲート４０４によって示されるように、ラッチ４０８が反転され有効化信号をその第2の相補的な論理状態へと切り換えます。有効化信号がその第2の論理状態に行くと、もし、通常動作用に必要とされないなら、高電流を消費する起動回路は遮断され、又は、もし、通常動作で使用されるなら、低い電流消費に切り換えられて、実データのラッチングが開始されます。有効化信号は、前提条件付け又は他の高電流動作を必要とする回路にとって追加電流を使用することが容認できることを是認するために、メモリ用回路を制御するための各種の実施の形態にて設けられています。あるいは、有効化信号は起動回路に直接設けられて、メモリ等のような回路の各種の部品用の起動処理を制御します。図４Ａは、図４のパワーアップ構成回路４００で発生されるような有効化信号の状態を示します。この実施の形態において、起動信号が受信されると、有効化信号は高い値にラッチされ、第1の有効なコマンドが受信されるまで、高い値であり続けます。第1の有効なコマンドが受信されると、有効化信号は脱落して、通常動作電流下の動作が始められます。２つの相補的な論理状態の間のいかなる切換えも、第1の有効なコマンドの受信の容認できる指示であって、また、論理状態の異なる組を使用することは当業者をして知らしむべきところの裡であり、従って、本発明の範囲内であることが理解されるべきです。

処理システムが有効なコマンドを送信することができると決定した際にのみ（典型的にはシステムへの供給電圧の強度の評価時、又は、ＰＯＲ回路から十分な動作電圧が届いたという指示のあった時にのみ）、有効なコマンドが送信されます。第1の有効なコマンド受信時には、システムは十分な供給電圧Ｖｃｃを供給しており、実データ動作が始められます。そのポイントまでは、システムはパワーアップモードにあり、過電流引き出しによって、システム動作が影響を受けない限り、また、電源に負担をかけない限りは、電流仕様は電流引き出しの制限、つまり、どのくらい電流が消費されるか、を特定していません。起動動作の間に回路動作に影響を与えずに、およそ１０から２０マイクロアンペアの電流を引き出すことができます。多くの部品を起動させて一定の前提条件付けに設定させなければいけない起動回路は、従って、第1の有効なコマンドが発せられる直前まではさらなる電流を使用することができます。

従って、有効なコマンドが受信される最初の時は、システムにおいてパワーが本当に有効である時です。供給電圧が十分で安定していると決めたコントローラは、生のコマンドを送信し始めます。その時およびその時のみに、実データのラッチング動作が始まります。第1の有効なコマンド受信時に、システムは十分な動作電圧にあり、電流仕様が電流消費の制限を特定すると、追加電流の引き出しが中止されます。このようにして、システムは、信頼できない１ボルトＰＯＲ回路を頼りにしなくてもよいことになります。

図５は、プロセッサ５１０に接続される、本発明の一実施の形態である、フラッシュメモリデバイスのようなメモリデバイス５００の機能的なブロック図です。メモリデバイス５００とプロセッサ５１０は電子システム５２０の一部を形成することになるでしょう。メモリデバイス５００はメモリの特徴に焦点を当てて、本発明を理解するのに役に立つように、単純化されております。メモリデバイスはメモリセルのアレイ５３０を含みます。メモリアレイ５３０は行と列の集合（バンク）で配置されます。

アドレスバッファ回路５４０がアドレス入力接続Ａ０−Ａｘ５４２に提供されるアドレス信号をラッチするために設けられています。アドレス信号は、メモリアレイ５３０にアクセスするために、行デコーダ５４４と列デコーダ５４６によって受信およびデコードされます。アドレス入力接続の数がメモリアレイの密度と構造に依存するということを、当業者は本明細書の記載を踏まえて十分理解することでしょう。すなわち、アドレスの数は増加されたメモリセルのカウント値および増加された集合（バンク）およびブロックのカウント値の双方とともに増加します。

メモリデバイスは、センス／ラッチ回路５５０を使用して、メモリアレイ列内の電圧変化又は電流変化をセンス（検知）してアレイ５３０内のデータを読み取ります。一実施の形態において、センス／ラッチ回路は、メモリアレイからの行データを読み取ってラッチするために接続されております。プロセッサ５１０との複数のデータ（ＤＱ）接続５６２を介した双方向データ通信のためにデータ入力および出力バッファ回路５６０が含まれており、このバッファ回路５６０は、メモリ５００上で読み取りおよび書き込み動作を行うために、書き込み回路５５５と読み取り／ラッチ回路５５０に接続されています。

コマンド制御回路５７０は、プロセッサ５１０からの制御接続５７２に提供される信号をデコードします。これらの信号は、データ読み取り動作、データ書き込み動作および消去動作を含む、メモリアレイ５３０での動作を制御するために使用されます。アナログ電圧／電流供給５８０が、制御回路５７０、行デコーダ５４４、書き込み回路５５５および読み取り／ラッチ回路５５０に接続されます。フラッシュメモリデバイスにおいては、フラッシュメモリを動作させるのに必要な高い内部電圧に起因して、アナログ電圧／電流供給５８０が重要です。フラッシュメモリデバイスは、メモリの特徴の基本的な理解を容易にするために、単純化されています。フラッシュメモリの内部の回路および機能のさらなる詳細な理解は、当業者に周知です。

起動回路５７１が制御回路５７０、アドレス回路５４０およびアナログ電圧／電流供給５８０に接続されているのが示されています。起動回路５７１はメモリデバイス内およびプロセッサ５１０を含む処理システム内で、メモリデバイス又はシステム内の回路の各種のノードを起動するために、各種の実施の形態にて使用されます。開始される必要があるようなメモリデバイス又は処理システムにおけるいかなる回路又はノードが本発明の実施の形態で開始され得ることと、全ての接続は示されていませんが、本発明の起動回路の実施の形態のそのような接続および使用は本発明の範囲内であることが理解されるべきです。一般的なメモリデバイスが示されていますが、本発明の起動回路の実施の形態は、多くの集積回路さらには他のメモリデバイス（ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスＤＲＡＭ、フラッシュメモリ等を含みかつこれらに限定されない）と一緒に快く使用できるということも理解されるべきです。

図４に示される回路４００のようなパワーアップ構成回路が、起動回路５７１にその有効化信号を提供するために、起動回路５７１に接続されます。パワーアップ構成回路は、また、制御回路５７０を介してコマンド線５７２からの指示を受信するために、接続されています。パワーアップ信号がプロセッサから受信されるか、又は、制御回路がパワーアップ信号を発生すると、それがパワーアップ構成回路４００に提供され、それは上述のように動作して、回線５７３に沿って起動回路５７１にその有効化信号を送信することにより、通常動作電流よりも高い電流でパワーアップ動作を始めます。パワーアップ構成回路４００は、制御回路５７０を介して受信されるコマンドをモニターし、第1の有効なコマンドの受信時に、回線５７３に沿ってその有効化信号を送信します。あるいは、有効化信号は制御回路５７０を介して提供され、それが、パワーアップ構成回路４００からの有効化信号の状況によって、起動回路５７１と残りのシステム部品にコマンドを発します。

［結論］
有効なコマンドが受信されるまでは、メモリデバイスを構成するために、パワーアップ時に追加のパワーを使用することを含んでいるパワーアップ構成のための方法および回路が記載されてきました。本発明の実施の形態は、受信されるコマンドをモニターし、有効なコマンドが受信されるまではパワーアップの間に動作電流より高い消費を許容します。

具体的な実施の形態がここにて説明および記載されてきましたが、同じ目的を達成すると予測されるいかなる処置も、示された具体的な実施の形態に代用され得ることは、当業者によって十分理解されるでしょう。この出願は、本発明のいかなる改作又は変形も包含することを意図しております。従って、この発明は特許請求の範囲およびそれらの均等物だけによって限定されることが明白に意図されております。

図１は、典型的なパワーオンリセット構成のブロック図です。 図２は、プログラムセルと消去セルのブロック付パワーオンリセット構成のブロック図です。 図３は、パッド付パワーオンリセット構成のブロック図です。 図４は、本発明の一実施の形態によるパワーアップ構成のブロック図です。 図４Ａは、図４の実施の形態により作成された有効化信号の状況を示す線図です。 図５は、本発明の他の実施の形態によるメモリデバイスおよびプロセッサのブロック図です。

Claims (29)

1. パワーアップ時に構成シーケンスを開始することと、
   メモリデバイスへの第1の有効なコマンドを識別することと、
   前記第1の有効なコマンドの識別の際に前記メモリデバイスの構成を終了させることを含む
   メモリデバイスを構成する方法。
2. 第1の有効なコマンドを識別することが
   全てのコマンド線をＯＲ回路に結集させ、
   有効なコマンド信号を求めて前記ＯＲ回路をモニターすることを含む
   請求項１記載の方法。
3. パワーアップ時に構成を開始することが、さらに、
   前記第1の有効なコマンド以前に動作電流以上の電流を消費することを含む
   請求項１記載の方法。
4. 構成を終了させることが、さらに、
   前記第1の有効なコマンドの受信時に過電流消費を遮断することを含む
   請求項３記載の方法。
5. 前記メモリデバイスがＮＡＮＤデバイスであることを特徴とする請求項１記載の方法。
6. 構成シーケンスを開始することが、起動動作用に高電流構成回路を有効なコマンドが発せられるまで使用することを含む
   請求項１記載の方法。
7. 構成を終了させることが、さらに、
   有効なコマンドが発せられる際に、前記高電流構成回路のスイッチを切ることを含む
   請求項６記載の方法。
8. 有効なコマンドがいつ発せられるかを決定することが、
   ＯＲゲートにコマンド信号を結集させることを含む
   請求項６記載の方法。
9. 高電流消費が容認できる時に、有効化信号を第1の論理レベルに設定することと、
   高電流消費が容認できない時に、前記有効化信号を第2の相補的な論理レベルに設定することを
   さらに含む請求項６記載の方法。
10. 前記有効化信号を提供するためにラッチを使用することを
    さらに含む請求項９記載の方法。
11. パワーアップ時に構成シーケンスを開始することが、動作電流消費レベルより大きい第1の電流消費レベルで開始することを含む請求項１記載の方法。
12. 前記メモリデバイスの構成を終了させることが、前記第1の有効なコマンドの識別の際に前記第1の電流消費レベルで構成を終了させることを含み、また、
    前記動作電流消費レベルで前記メモリデバイスの動作を継続することをさらに含む
    請求項１１記載の方法。
13. パワーアップ時に動作電流消費レベルより大きい第1の電流消費レベルで構成シーケンスを開始することと、
    前記第1の有効なコマンドの識別の際に前記第1の電流消費レベルで前記メモリデバイスの構成を終了させることと、
    前記動作電流消費レベルで前記メモリデバイスの動作を継続することを
    さらに含む請求項１記載の方法。
14. 第1の有効なコマンドを識別することが、
    ＯＲ回路に全てのコマンド線を結集させることと、
    複数のコマンドのいずれかから有効なコマンドを求めて前記ＯＲ回路をモニターすることを含む
    請求項１１記載の方法。
15. 前記第1の電流消費が容認できる際に有効化信号を発行することと、
    前記第1の電流消費が容認できない際に前記有効化信号を終了させることを
    さらに含む請求項１４記載の方法。
16. 構成シーケンスを開始することが、
    パワーアップ信号を前記ＮＡＮＤデバイスで受信することと、
    第2の動作電流消費レベルより大きい第1の起動電流消費レベルで、デバイス部品の動作を構成することをさらに含む
    請求項１記載の方法。
17. 構成を終了させることが、さらに、
    前記ＮＡＮＤデバイスへの入力コマンドをモニターすることと、
    前記ＮＡＮＤデバイスへの第1の有効なコマンドの受信時に、前記デバイス部品の動作を前記第2の動作電流消費レベルで構成することを含む
    請求項１６記載の方法。
18. 第1の有効なコマンドを識別することが、
    ＯＲ回路に全ての入力コマンドを結集させることと、
    前記入力コマンドのいずれかから有効なコマンドを求めて前記ＯＲ回路をモニターすることを含む
    請求項１６記載の方法。
19. 第1の電流消費レベルで前記デバイス部品の動作を構成することが、前記パワーアップ信号の受信時に第1の論理レベルでラッチを設定することを含む請求項１６記載の方法。
20. 前記第2の動作電流消費レベルで前記デバイス部品の動作を構成することが、前記第1の有効なコマンドの受信時に、前記ラッチを第2の相補的な論理レベルに設定することを含む請求項１９記載の方法。
21. 構成シーケンスを開始することが、さらに、
    初期化信号の受信時に、有効化信号をラッチへ第1の論理レベルでラッチすることと、
    前記第1の論理レベルの前記有効化信号に応じて、メモリデバイス部品を第1の高電流消費レベルで動作させることを含む
    請求項６記載の方法。
22. 終了させることが、さらに、
    有効なコマンドを求めて前記メモリデバイスへの全ての入力コマンド線をモニターすることと、
    有効なコマンドの受信時に、前記ラッチに前記有効化信号を第2の相補的な論理レベルでラッチすることと、
    前記第2の論理レベルの前記有効化信号に応じて、メモリデバイス部品を第2の動作電流消費レベルで動作させることを含む
    請求項２１記載の方法。
23. 全ての入力コマンド線をモニターすることが、
    ＯＲゲートに全ての入力コマンド線を結集させることを含む
    請求項２１から２２のいずれかに記載の方法。
24. メモリデバイスのための複数のコマンド信号に接続されたＯＲゲートと、
    前記メモリデバイスのためのパワーアップ信号に接続され、前記パワーアップ信号の受信時に、有効化信号を第1の論理レベルにラッチするための第1の入力を有し、また、前記ＯＲゲートの出力に接続され、前記ＯＲゲートでの第1の有効なコマンド受信時に、第2の相補的な論理レベルで前記有効化信号をラッチするための第2の入力を有する、ラッチとを含む
    メモリデバイス用のパワーアップ構成回路。
25. 前記有効化信号が前記第1の論理レベルにある際に、前記メモリデバイス内で追加電流の引き出しを許すために、前記ラッチ出力をモニターする制御回路をさらに含む
    請求項２４記載のパワーアップ構成回路。
26. 前記回路が、メモリセルのアレイと、前記メモリセルを読み取り、書き込み、消去する制御回路と、アドレス入力接続に提供されるアドレス信号をラッチするアドレス回路とを有するメモリデバイス内で実施され、また、前記パワーアップ構成回路が前記メモリデバイスの少なくとも１つのノードを開始させるように接続されている請求項２４記載のパワーアップ構成回路。
27. 前記回路が、プロセッサと、前記プロセッサに接続され、前記プロセッサによって提供されるデータを記憶し、前記プロセッサにデータを提供するメモリデバイスとを有する処理システム内で実施され、ここで前記メモリは、メモリセルのアレイと、前記メモリセルを読み取り、書き込み、消去する制御回路と、アドレス入力接続に提供されるアドレス信号をラッチするアドレス回路とを有し、また、前記パワーアップ構成回路が前記メモリデバイスの少なくとも１つのノードを開始させるように接続されている請求項２４記載のパワーアップ構成回路。
28. 前記メモリデバイスがＮＡＮＤデバイスであることを特徴とする請求項２４から２７のいずれかに記載のパワーアップ構成回路。
29. 前記有効化信号が前記第1の論理レベルにある際に、前記メモリデバイス内で追加電流の引き出しを許すために、前記ラッチ出力をモニターする制御回路をさらに含む
    請求項２６から２７のいずれかに記載のパワーアップ構成回路。

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