JPH097395A

JPH097395A - 半導体記憶装置

Info

Publication number: JPH097395A
Application number: JP7152936A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-06-20
Filing date: 1995-06-20
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】確実に半導体装置をテストモード動作可能状
態に設定した後に、半導体装置に対し必要とされるテス
トを実行する。【構成】半導体装置（３０）は、テストモード指示信
号（ＢＩＭ）の活性化時におけるデータ入力端子（３
２）とデータ出力端子（３６）の論理関係を、テストモ
ード指示信号の非活性化時のそれと異ならせるための手
段（４６）を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、半導体記憶装置のバーンインテストなどの加
速テストを確実に行なうための構成に関する。

【０００２】

【従来の技術】半導体記憶装置などの半導体装置に対し
ては、製品の信頼性を確保するために、出荷前に、半導
体装置の潜在的な不良を顕在化させて欠陥（不良）装置
を除去するスクリーニングが行なわれる。このスクリー
ニングを行なう方法としては、電界加速および温度加速
両者を同時に実現できる「バーンイン」が多用される。
このバーンインにおいては、動作電圧および動作温度を
実使用時の値よりも高くして半導体装置を動作させる。
実使用条件下での初期故障期間以上のストレスを短時間
で半導体装置に与え、これにより初期動作不良を起こす
可能性のある半導体装置を出荷前に予め選別してスクリ
ーニングする。または微細な欠陥に起因する潜在的な不
良に起因する初期動作不良を生じさせる可能性のある半
導体装置を出荷前に取除くことにより、半導体装置の製
品の信頼性を高くすることができる。

【０００３】上述のような、実使用条件よりも厳しい条
件を設定して半導体装置を動作させることにより、短時
間で欠陥のある半導体装置をスクリーニングすることが
行なわれているが、半導体装置、特に半導体記憶装置に
おいてその高集積化および大容量化に伴ってスクリーニ
ングが容易でなくなり、またスクリーニングに要する時
間が著しく増大する傾向にある。

【０００４】たとえば、半導体記憶装置においては、メ
モリセルが行列状に配置され、各行に対応してワード線
が配置され、また各列に対応してビット線対が配置され
る。ワード線およびビット線対を選択することにより、
ビット線とワード線の交差部に対応して配置されたメモ
リセルが選択され、この選択されたメモリセルに対しデ
ータの書込または読出が行なわれる。メモリセル選択時
においては、複数のワード線のうち１本のワード線が選
択され、この選択ワード線上に、このワード線を選択状
態とするための駆動電圧が伝達される。

【０００５】バーンイン試験時においては、これら複数
のワード線に、所定の順序で繰り返し通常動作時よりも
高くされた駆動電圧を印加することにより、結果として
ワード線の周囲の絶縁膜に電圧ストレスが長時間加えら
れる。この結果、ワード線の周囲の絶縁膜に耐圧の低い
箇所が存在する場合には、その部分が破壊し、潜在的な
不良装置をスクリーニングすることができる。このよう
な潜在的な不良としては、この他に、層間絶縁膜、また
はＭＯＳトランジスタ（絶縁ゲート型電界効果トランジ
スタ）のゲート絶縁膜の絶縁破壊、ワード線および他の
信号配線のエレクトロマイグレーションに起因する断線
などがある。

【０００６】

【発明が解決しようとする課題】半導体記憶装置の場
合、記憶容量が増加すればそれに応じてワード線の数も
増加する。バーンイン試験の時間が一定であれば、１本
のワード線が選択状態とされる回数が、そのワード線の
数の増加に比例して減少する。選択回数は、Ｎ／Ｔで表
わされる：Ｎはワード線の数であり、Ｔはバーンイン時
間である。ただし、バーンイン時間は、半導体装置が加
速条件下で動作する時間を示す。

【０００７】この結果、印加される電圧ストレスが減少
するため、従来顕在化させることができた潜在的な不良
を顕在化させることができず、不良検出を行なうことが
できなくなるという問題が生じる。同じ電圧ストレスを
印加すれば、この問題を解消することができるが、この
ためにはバーンイン時間を長くする必要があり、スクリ
ーニングに要する時間が長くなり、効率的にスクリーニ
ングテストを行なうことができなくなるという問題が生
じる。バーンイン時に印加される電圧を高くすることも
考えられるが、この場合、正常な部分の絶縁膜が破壊さ
れる場合が生じ、正常な半導体装置を不良品としてしま
う問題が生じる。

【０００８】そこで、バーンイン時間を長くすることな
く所望の電圧ストレスを印加する方法として、バーンイ
ン時に複数のワード線を同時に選択することが行なわれ
る。すなわち、半導体記憶装置内部に、バーンイン時に
は複数のワード線を同時に選択する回路を設け、外部か
ら適当な条件をこの半導体記憶装置に対して与えること
により、複数のワード線を同時に選択することのできる
状態に設定する。このバーンイン試験時において複数の
ワード線を同時に選択する動作モードは、「バーンイン
モード」と一般に呼ばれる。

【０００９】図２０は、従来の半導体記憶装置の全体の
構成を概略的に示す図である。図２０において、半導体
記憶装置は、行および列のマトリックス状に配列される
メモリセルＭＣを有するメモリセルアレイ１００を含
む。メモリアレイ１００においては、メモリセルＭＣの
各行に対応してワード線ＷＬが配設され、メモリセルの
各列に対応してビット線対ＢＬＰが配設される。図２０
においては、２本のワード線ＷＬ０およびＷＬ１と１つ
のビット線対ＢＬＰを代表的に示す。ビット線対ＢＬＰ
は互いに相補なデータ信号を伝達するビット線対ＢＬお
よびＺＢＬを含む。ワード線ＷＬとビット線対ＢＬＰの
交差部に対応してメモリセルＭＣが配置される。図２０
においては、メモリセルＭＣはワード線ＷＬ０とビット
線対ＢＬの交差部およびワード線ＷＬ１とビット線対Ｚ
ＢＬの交差部に対応して配置される。

【００１０】半導体記憶装置は、さらに、外部からのア
ドレス信号を受けて内部アドレス信号を発生するアドレ
スバッファ１０２と、このアドレスバッファ１０２から
の内部行アドレスを受けてデコードし、メモリアレイ１
００の対応のワード線を選択状態へ駆動するＸデコーダ
１０４と、アドレスバッファ１０２からの内部列アドレ
ス信号をデコードし、メモリアレイ１００の対応の列の
ビット線対ＢＬＰを選択するための列選択信号を発生す
るＹデコーダ１０６と、メモリアレイ１００の選択ワー
ド線に接続されるメモリセルＭＣのデータを検知し増幅
するセンスアンプと、Ｙデコーダ１０６からの列選択信
号に従って選択列に対応して配置されるビット線対ＢＬ
Ｐを入出力回路１１０へ接続するＩＯゲートを含む。図
２０においては、センスアンプとＩＯゲートとを１つの
ブロック１０８で示す。入出力回路１１０は、データ入
出力端子ＤＱに結合され、装置外部とデータの授受を行
なう。このデータ入出力端子ＤＱは、データ入力端子と
データ出力端子とが別々に設けられてもよい。

【００１１】半導体記憶装置は、さらに、特定の端子１
１２に与えられる信号に従ってバーンインモード信号Ｂ
ＩＭを発生するバーンインモード検出回路１１４と、こ
のバーンインモード検出回路１１４からのバーンインモ
ード信号ＢＩＭの活性化時にメモリアレイ１００におい
て複数のワード線を同時に選択状態とする制御回路１１
６を含む。図２０においては、制御回路１１６は、バー
ンインモード信号ＢＩＭに従ってアドレスバッファ１０
２からの内部行アドレス信号の所定数のビットを同時に
選択状態としてＸデコーダ１０４へ伝達するように示さ
れる。

【００１２】図２１は、図２０に示す制御回路１１６の
構成の一例を示す図である。図２１（Ａ）において、制
御回路１１６は、アドレスバッファ１０２からの内部ア
ドレス信号Ａ０とバーンインモード信号ＢＩＭを受ける
ＯＲゲート１２０ａと、アドレスバッファ１０２からの
内部アドレス信号ＺＡ０とバーンインモード信号ＢＩＭ
を受けるＯＲゲート１２０ｂを含む。内部アドレス信号
Ａ０およびＺＡ０は互いに相補なアドレス信号である。
ＯＲゲート１２０ａおよび１２０ｂから、内部行アドレ
ス信号Ｘ０およびＺＸ０がそれぞれ出力されてＸデコー
ダ１０４へ与えられる。

【００１３】この制御回路１１６は、バーンインモード
信号ＢＩＭが活性状態のハイレベルのとき、内部行アド
レス信号Ｘ０およびＺＸ０を選択状態のハイレベルに設
定する。この状態においては、図２１（Ｂ）に示すよう
に、最下位アドレスビットＡ０の値が０（ローレベル）
および１（ハイレベル）のいずれにおいても、行アドレ
ス（Ｘｎ，…，０）および（Ｘｎ，…，１）が選択状態
とされる。各行アドレスに対応して１本のワード線ＷＬ
が配置される。したがってこの図２１（Ａ）に示す構成
においては、バーンインモード時においては、同時に２
本のワード線が選択状態とされる。同時に選択状態とさ
れるアドレスビットの数を増加すれば、同時に選択状態
とされるワード線の数も応じて増加する。

【００１４】この制御回路１１６は、最下位アドレスビ
ットをバーンインモード時に選択状態とする構成に代え
て、アドレスバッファ１０２からの内部行アドレス信号
をプリデコードするプリデコード回路において、所定数
のプリデコード信号ビットを生成するプリデコーダを選
択状態とする構成が用いられてもよい。

【００１５】図２２は、図２０に示すバーンインモード
検出回路の構成の一例を示す図である。図２２におい
て、バーンインモード検出回路１１４は、端子１１２と
内部ノード１１９の間に直列に接続される、各々がダイ
オード接続されたｎチャネルＭＯＳトランジスタＱ１〜
Ｑ６と、内部ノード１１９と接地ノードとの間に接続さ
れる高抵抗の抵抗素子Ｒ１と、内部ノード１１９上の信
号電位に従ってバーンインモード信号ＢＩＭを出力する
バーンインモード信号発生回路１２２を含む。このバー
ンインモード信号発生回路１２２は、たとえば、２段の
縦続接続されたインバータＩＮａおよびＩＮｂで構成さ
れる。

【００１６】端子１１２は、たとえばアドレスバッファ
に含まれる特定のアドレスビットを受けるバッファ回路
である内部回路１３０にも結合される。次に動作につい
て説明する。

【００１７】通常動作モード時（バーンインモードなど
の加速テストが行なわれる動作モード以外のモード）に
おいては、端子１１２へ与えられる電圧Ｖは、内部回路
１３０が動作する電圧レベルであり、最大値は基準電圧
Ｖｒよりも低い通常動作時の外部電源電圧レベルであ
る。この状態においては、ＭＯＳトランジスタＱ１〜Ｑ
６のいずれかがオフ状態であり、端子１１２から接地ノ
ードへは電流が流れないため、内部ノード１１９の電位
は、抵抗素子Ｒ１により接地電位レベルに保持される。
したがって、図２３に示すようにこの状態においては、
バーンインモード信号ＢＩＭはローレベルである。

【００１８】一方、端子１１２へ与えられる電圧Ｖが基
準電圧Ｖｒよりも高くなると、ＭＯＳトランジスタＱ１
〜Ｑ６がすべてオン状態となり、端子１１２と接地ノー
ドとの間に電流が流れる。このとき、内部ノード１１９
の電位は抵抗素子Ｒ１における電圧降下により、その電
位レベルが上昇する。内部ノード１１９の電位レベル
が、バーンインモード信号発生回路１２２によりハイレ
ベルと判定される電位レベルであれば、図２３に示すよ
うに、バーンインモード信号ＢＩＭがハイレベルに立上
がる。

【００１９】通常、高抵抗の抵抗素子Ｒ１により、ノー
ド１１９の電位Ｖ（１１９）は、ＭＯＳトランジスタＱ
１〜Ｑ６のしきい値電圧をＶｔｈとすれば、Ｖ（１１９）＝Ｖ−６・Ｖｔｈで表わされる。今、ＭＯＳトランジスタＱ１〜Ｑ６のし
きい値電圧Ｖｔｈを１Ｖ、バーンインモード信号発生回
路１２２のハイレベル／ローレベルの判別基準電位（イ
ンバータＩＮａの入力論理しきい値）を２．０Ｖとする
と、上述の式から、Ｖ≧６×１＋２．０＝８．０の条件を満たす電圧Ｖを印加することにより、バーンイ
ンモード信号ＢＩＭはバーンインモードを指定するハイ
レベルの状態に設定される。

【００２０】実使用において、通常、この端子１１２へ
与えられる電圧Ｖのレベルは、最大６Ｖ程度まで高くな
る（外部電源電圧が５Ｖのとき、その最大許容電圧値は
仕様により決定されている）。この状態において、バー
ンインモード信号発生回路１２２からのバーンインモー
ド信号ＢＩＭは確実に非活性状態のローレベルに維持す
ることが必要である。一方、一般に、製造パラメータの
ばらつきなどにより、ＭＯＳトランジスタＱ１〜Ｑ６お
よびバーンインモード信号発生回路に含まれるインバー
タＩＮａおよびＩＮｂのＭＯＳトランジスタのしきい値
電圧には、ばらつきが生じる（半導体装置間におい
て）。このようなＭＯＳトランジスタのしきい値電圧に
ばらつきが生じると、内部ノード１１９の電位が所望の
電圧レベルからずれるとともに、バーンインモード信号
発生回路１２２の入力論理しきい値も所望の値からずれ
る。一般に、ＣＭＯＳインバータの入力論理しきい値
は、構成要素であるｐチャンネルＭＯＳトランジスタお
よびｎチャネルＭＯＳトランジスタのドレイン電流が等
しいときの入力信号の電圧で与えられ、一般に次式で与
えられる。

【００２１】｛ａ′・Ｖｃｃ＋（Ｖｔｈｎ−Ｖｔｈ
ｐ）｝／（１＋ａ′）ここで、ａ′は、ｐチャネルＭＯＳトランジスタおよび
ｎチャネルＭＯＳトランジスタの導電係数βの比の平方
根で与えられる。ＶｔｈｎはｎチャネルＭＯＳトランジ
スタのしきい値電圧を示し、Ｖｔｈｐは、ｐチャネルＭ
ＯＳトランジスタのしきい値電圧の絶対値を示す。Ｖｃ
ｃはインバータの電源電圧である。

【００２２】ｐチャネルＭＯＳトランジスタおよびｎチ
ャネルＭＯＳトランジスタのしきい値電圧が等しくかつ
導電係数βも等しいとき（トランジスタサイズ（チャネ
ル幅）が同じとき）、このＣＭＯＳインバータの入力論
理しきい値は、Ｖｃｃ／２となる。

【００２３】今、ＭＯＳトランジスタＱ１〜Ｑ６それぞ
れのしきい値電圧が、製造パラメータのばらつきに起因
して、所望の値１．０Ｖよりも、０．３Ｖ大きくなり、
またバーンインモード信号発生回路１２２の入力論理し
きい値も０．３Ｖ上昇した状態を考える。この場合に
は、バーンインモード信号ＢＩＭを活性状態のハイレベ
ルとするためには、端子１１２へ与えられる電圧Ｖを、（１．０＋０．３）×６＋２．３＝１０．１（Ｖ）の電圧レベルに設定する必要があり、所望の電圧レベル
の８．０Ｖよりも２．１Ｖ高くする必要がある。

【００２４】これらの製造パラメータのばらつきに起因
するＭＯＳトランジスタのしきい値電圧の上昇を考慮し
て、端子１１２へ与える電圧Ｖと、１０．１Ｖ以上とす
ることも考えられる。しかしながら、このような場合に
は、必要以上に高い電圧が端子１１２へ与えられること
になり、内部回路１３０が、その高電圧のために破壊さ
れるかまたは潜在的な損傷を受ける可能性がある。

【００２５】逆に、製造パラメータのばらつきにより、
ＭＯＳトランジスタＱ１〜Ｑ６各々のしきい値電圧が
０．３Ｖ低下し、またバーンインモード信号発生回路１
２２の入力論理しきい値が０．３Ｖ低下した場合には、８．０−０．３×６−０．３＝５．９（Ｖ）＜６（Ｖ）となる。この場合には、通常動作モード時において、端
子１１２へ与えられる電圧Ｖｉｎの電圧レベルが５．９
Ｖとなったときに、内部ノード１１９の電位レベルはバ
ーンインモード信号発生回路１２２によりハイレベルで
あると判定され、活性状態のバーンインモード信号ＢＩ
Ｍが出力される。したがって、この端子１１２へ与えら
れる電圧Ｖｉｎのバーンインモードを指定するための電
圧レベルを低くすることはできない。

【００２６】なお、バーンインモード信号発生回路１２
２は、以下の構成を備えてもよい。その出力部にラッチ
回路（フリップフロップ）が設けられており、端子１１
２へ与えられる電圧Ｖｉｎが所定期間基準値Ｖｒよりも
高くなると内部でのバーンインモード信号ＢＩＭは固定
的に活性状態のハイレベルとされる。端子１１２にバー
ンインモード時に内部回路１３０へ与えられる信号が印
加されても、このバーンインモード検出回路１１４から
のバーンインモード信号ＢＩＭの電圧レベルは変化せず
活性状態を維持する。バーンインモード終了時に、この
端子１１２を再度基準値Ｖｒ以上に設定するかまたは別
の経路からのバーンインモード終了指示信号に従ってこ
のラッチ（フリップフロップ）がリセットされる。

【００２７】端子１１２が、未使用のピン端子であり、
内部回路が何ら接続されない場合には、上述のようなラ
ッチ（フリップフロップ）は不要であり、バーンインモ
ード動作期間、端子１１２の電圧Ｖｉｎは所定の電圧レ
ベルに維持される。

【００２８】また、実際のバーンイン試験においては、
効率的にバーンイン試験を行なうために数千ないし数万
個の半導体装置が同時にバーンイン試験を受ける。バー
ンインボードと呼ばれるボード上に、数百個程度の半導
体装置が搭載され、複数のバーンインボードがバーンイ
ン試験装置に結合されてバーンイン試験が行なわれる。
したがって、１枚のバーンインボード上には数多くの半
導体装置が載置され、これらの数多くの半導体装置を相
互接続するための配線が数多く配設される。この配線を
介して試験装置から必要とされる信号がバーンインボー
ド上の半導体装置へ共通に与えられる。したがって、配
線抵抗および容量による伝搬信号波形のなまりのみなら
ず、配線間の容量結合などにより電圧ノイズが配線上に
発生する。したがって、図２２に示す構成のようにバー
ンイン時間中、端子１１２を所定電圧（Ｖｒ）以上の電
圧レベルに維持する場合、この電圧ノイズにより、端子
１１２の電圧Ｖｉｎの電圧レベルが変動し、バーンイン
モードが誤って解除される場合が生じ、バーンイン時間
中、確実に半導体装置をバーンインモードに設定するこ
とができず、正確にバーンイン試験を行なうことができ
なくなるという問題が生じる。

【００２９】また、フリップフロップのようなラッチ回
路を用いてバーンインモード信号発生回路１２２の出力
信号をラッチする構成の場合、この端子１１２における
電圧ノイズにより、電圧Ｖｉｎの電圧レベルが変動した
場合、フリップフロップのセット／リセットが実行され
るため、同様、半導体装置を安定にバーンインモード状
態に設定することができず、正確なバーンイン試験を行
なうことができないという問題が生じる。

【００３０】上述のように、従来の半導体装置において
は、かなり不安定な回路動作条件を用いてバーンインモ
ードの設定が行なわれており、半導体装置が意図どおり
にバーンインされるかどうか疑わしい状態でバーンイン
試験が行なわれていた。したがって、場合によっては、
正確にバーンインをされていない半導体装置が出荷され
る可能性があり、半導体装置の信頼性を確保することが
できなくなるという問題がある。

【００３１】それゆえに、この発明の目的は、容易にか
つ正確にバーンインモードに設定されることのできる半
導体装置を提供することである。

【００３２】この発明の他の目的は、確実にバーンイン
モード信号を内部で発生することのできる半導体装置を
提供することである。

【００３３】この発明のさらに他の目的は、バーンイン
可能状態に設定されたことを外部で識別することのでき
る半導体装置を提供することである。

【００３４】この発明のさらに他の目的は、特定のテス
ト動作モード時において、正確にかつ確実にテストモー
ド動作可能状態に設定することのできる半導体装置を提
供することである。

【００３５】

【課題を解決するための手段】請求項１に係る半導体装
置は、データ信号を入力する入力端子と、この入力端子
へ与えられたデータ信号に対応する信号が出力される出
力端子とを有し、テストモード指示信号の活性化時この
入力端子へ与えられたデータ信号と出力端子に現われる
データ信号の論理関係が、このテストモード指示信号の
非活性化時のそれと異ならせる制御手段を備える。

【００３６】請求項２に係る半導体装置は、テストモー
ド指示信号の活性化時、入力端子へ与えられたデータ信
号の論理と出力端子に現われるデータ信号の論理とを反
転する手段を含む。

【００３７】請求項３に係る半導体装置は、この制御手
段が、テストモード指示信号の活性化時、出力端子を電
気的にフローティング状態とする手段を含む。

【００３８】請求項４に係る半導体装置は、制御手段
が、テストモード指示信号の活性化時、出力端子に予め
定められた論理のデータを出力する手段を含む。

【００３９】請求項５に係る半導体装置は、外部から与
えられる電源電圧に従って内部電圧を生成する内部電圧
発生回路と、この内部電圧発生回路からの内部電圧を所
定の基準電圧と比較し、この内部電圧が基準電圧よりも
高いときにこの半導体装置をテストモード動作可能な状
態におくためのテストモード指示信号を発生する手段を
備える。

【００４０】

【作用】請求項１に係る半導体装置においては、テスト
モード指示信号の活性化時の入力端子および出力端子に
おけるデータ信号の論理が通常動作モード時のそれと異
ならされている。したがって、外部でこの入力端子へ与
えられるデータ信号とデータ端子へ与えられるデータ信
号の論理を識別することにより、半導体装置がテストモ
ード動作可能状態に設定されているか否かを容易に識別
することができる。

【００４１】請求項２に係る半導体装置においては、こ
の入力端子へ与えられるデータ信号の論理と出力端子へ
与えられるデータ信号の論理が反転されている。したが
って、入力データおよび出力データの論理の不一致を見
ることにより、容易に半導体装置がテストモード動作可
能状態に設定されているか否かを識別することができ
る。

【００４２】請求項３に係る半導体装置においては、テ
ストモード指示信号の活性化時には、出力端子が電気的
にフローティング状態とされる。したがって、外部でこ
の出力端子が電気的にフローティング状態（ハイインピ
ーダンス状態）に設定されたことを識別することによ
り、半導体装置がテストモード動作可能状態に設定され
ているか否かを判別することができる。

【００４３】請求項４に係る半導体装置においては、テ
ストモード指示信号の活性化時には、この出力端子から
予め定められた論理のデータが出力されるため、容易に
半導体装置がテストモード動作可能状態に設定されてい
るか否かを識別することができる。

【００４４】請求項５に係る半導体装置においては、内
部電源回路からの内部電圧が所定値以上とされたときに
テストモード指示信号を発生している。この内部電源回
路は、外部電源電圧から内部電圧を発生しており、外部
電源電圧が所定値の電圧レベル以上に増加した場合に
は、その内部電圧が外部電源電圧によって変化する。し
たがって、内部電圧を外部電源電圧に従って上昇させる
ことが可能となった状態においてテストモード指示信号
が活性状態とされており、確実に、半導体装置がテスト
モード動作可能となったときにテストモード指示信号を
活性状態として半導体装置をテストモード動作可能状態
に設定することができる。

【００４５】

【実施例】図１は、バーンイン装置の全体の構成を概略
的に示す図である。図１において、バーンイン装置は、
被試験半導体装置３を所定の温度条件で動作させるため
の恒温槽１と、この恒温槽１に収納された被試験半導体
装置３に対し所定の電源電圧および制御信号を印加する
ための制御部１０を含む。

【００４６】恒温槽１には、複数のスロット（図示せ
ず）がチャンバ５内に設けられており、このスロットそ
れぞれにバーンインボード２が挿入される。バーンイン
ボード２上には、数百個程度のソケット３がマトリック
ス状に配置される。このソケット３に被試験半導体装置
が挿入される。ソケット３は、配線４を介して相互接続
される。このバーンインボード２には、コネクタ部２ａ
が設けられており、このコネクタ部２ａがチャンバ５に
設けられたコネクタに挿入される。コネクタ部２ａは、
このチャンバ５から恒温槽１を介して外部配線７により
制御部１０と信号および電源電圧の授受を行なう。

【００４７】制御部１０は、テストパターン発生部、動
作シーケンス制御部など種々の構成要素を含むが、図１
においては、本発明に関連する部分のみを概略的に示
す。

【００４８】図１において、制御部１０は、ソケット３
に挿入された被試験半導体装置を駆動する信号（制御信
号、アドレス信号（半導体装置が記憶装置の場合）、お
よび書込データ）ならびに電源電圧を出力するドライバ
１２と、被試験半導体装置３からの出力信号を受けて、
被試験半導体装置が正常に動作しているか否かを判断す
るためのコンパレータ１４と、このコンパレータ１４の
判定結果を各被試験半導体装置ごとに記録するメモリ１
６を含む。ドライバ１２およびコンパレータ１４は、イ
ンタフェイス８を介してチャンバのソケット部に接続さ
れる配線７に結合される。

【００４９】バーンイン試験時においては、恒温槽１が
所定の温度条件（通常の動作温度よりも十分高い温度）
に設定され、次いでドライバ１２から通常動作時よりも
高い電源電圧がバーンインボード２上に配置されたソケ
ット３に挿入された被試験半導体装置へ供給される。こ
の状態でドライバ１２が制御信号およびテストパターン
を発生して被試験半導体装置へ供給し、被試験半導体装
置を動作させる。この状態においては、チャンバ５に収
納された被試験半導体装置はすべて並列に動作してい
る。

【００５０】所定時間のバーンイン試験が完了すると、
次いで、コンパレータ１４が、図示しないシーケンスコ
ントローラの制御の下にソケット３に挿入された被試験
半導体装置の出力信号を順次所定の順序で受けて、期待
値と比較し、その比較結果を示す信号をメモリ１６に記
録する。

【００５１】被試験半導体装置の出力信号の比較動作に
ついては、たとえば以下の手順が行なわれる。バーンイ
ンボード２上において、マトリックス状に配列されるソ
ケットに対し行方向には、各行に対応してロウアドレス
ストローブ信号ＺＲＡＳを伝達する信号線が配設され
る。列方向に配列されるソケットに対して、各列それぞ
れに対応してコラムアドレスストローブ信号線ＺＣＡＳ
が配設される。ロウアドレスストローブ信号ＺＲＡＳ伝
達線は対応の行のソケットすべてに対し同時にロウアド
レスストローブ信号ＺＲＡＳを与える。コラムアドレス
ストローブ信号ＺＣＡＳ伝達線は、対応の列のソケット
に共通にコラムアドレスストローブ信号ＺＣＡＳを印加
する。ロウアドレスストローブ信号ＺＲＡＳ伝達線とコ
ラムアドレスストローブ信号ＺＣＡＳ伝達線の交差部に
対応して配置されるソケットに挿入された被試験半導体
装置がデータ出力可能状態とされる。この信号ＺＲＡＳ
およびＺＣＡＳを順次所定の順序で活性状態とすること
により、被試験半導体装置を順次選択してその出力信号
（半導体装置の場合、読出データ）を順次所定の順序で
読出すことができる。データ書込動作時には、信号ＺＲ
ＡＳおよびＺＣＡＳはすべての行および列を同時に活性
状態とする。この上述のような手順を用いることによ
り、バーンインボード２においてすべてのソケットに対
し共通に配設されたデータラインを用いて各被試験半導
体装置の出力信号のモニタを行なうことができる。上述
のような構成により配線７に含まれる信号線の数を低減
することができる。

【００５２】バーンイン試験設定時においては、このソ
ケット３に挿入された被試験半導体装置からの出力信号
をコンパレータ１４がモニタすることにより、被試験半
導体装置がバーンインモード動作可能状態に設定されて
いるか否かを識別する。

【００５３】［実施例１］図２は、この発明の第１の実
施例である半導体装置の要部の構成を概略的に示す図で
ある。図２において、半導体装置３０は、データを記憶
する記憶部４０と、この記憶部４０に記憶される書込デ
ータＤを受けるデータ入力端子３２と、半導体装置の特
定の入力端子（または内部ノード）３４へ与えられた信
号（または電圧）に従ってバーンインモードが指定され
たことを検出するバーンインモード検出回路４２と、特
定の入力端子３４と外部信号入力端子３８へ与えられる
外部信号とを受け、記憶部４０に対するデータ信号の入
出力を行なうための制御動作を行なう制御回路４４と、
記憶部４０から読出されたデータを出力するデータ出力
端子３６を含む。バーンインモード検出回路４２の具体
的構成については後に詳細に説明する。またこの半導体
装置３０におけるデータ入力端子３２とデータ出力端子
３６は、別々に設けられるように示されているが、これ
らは同じ端子であってもよい。

【００５４】記憶部４０は、メモリセルが行列状に配列
されるメモリアレイ４３と、このメモリアレイ４３へデ
ータを書込む書込回路４１と、メモリアレイ４３の選択
されたメモリセルのデータを読出す読出回路４４を含
む。半導体装置３０は、さらにこのバーンインモード検
出回路４２からのバーンインモード信号ＢＩＭとデータ
入力端子３２へ与えられた書込データＤを受ける不一致
検出回路（ＥＸＯＲ回路）４６を含む。ＥＸＯＲ回路４
６の出力する内部書込データは書込回路４１へ与えられ
る。このＥＸＯＲ回路４６は、データ入力端子に接続さ
れる入力バッファとメモリアレイ４３の選択メモリセル
へデータを書込む書込ドライバ（内部データ伝達線（Ｉ
／Ｏ線）へ書込データを伝達する書込ドライバ）の間に
設けられてもよい。また、この書込ドライバの後段に設
けられてもよい。ＥＸＯＲ回路４６は、書込データＤが
与えられる入力端子３２とメモリアレイ４３の選択メモ
リセルへ書込データを伝達する経路のいずれかの位置に
設けられればよい。

【００５５】バーンインモード検出回路４２は、この特
定の入力端子（内部ノード）３４上の電圧または入力信
号に従って、バーンインモードが指定されたときには、
バーンインモード信号ＢＩＭをハイレベルの活性状態と
する。このバーンインモード信号ＢＩＭがハイレベルの
とき、ＥＸＯＲ回路４６は、インバータとして機能す
る。バーンインモード信号ＢＩＭがローレベルのときに
は、ＥＸＯＲ回路４６は、バッファとして機能する。し
たがって、バーンインモード時においては、データ入力
端子３２へ与えられた書込データＤは、その論理が反転
されてメモリアレイ４３の選択されたメモリセルに書込
まれる。次に動作について説明する。

【００５６】通常動作モード時においては、この半導体
装置３０において、バーンインモード検出回路４２から
のバーンインモード信号ＢＩＭはローレベルである。デ
ータ入力端子３２へ与えられた書込データＤ（Ｄａ）
は、ＥＸＯＲ回路４６でバッファ処理されて書込回路４
１へ与えられる。記憶部４０は、制御回路４４の制御の
下にメモリアレイ４３においてアドレス指定されたメモ
リセルが選択されて、この選択されたメモリセルへデー
タが書込まれる。ここで、入力端子３８へ与えられる外
部信号は、先に説明したように、アドレス信号を含んで
いる。データ読出時においては、メモリアレイ４３にお
いてメモリセルを選択し、その選択メモリセルのデータ
を読出回路４４を介してデータ出力端子３６へ読出す。
データ書込時とデータ出力時において同じメモリセルが
選択されたときには、図３に示すように、書込データＤ
ａ（ハイレベル）と読出データＱａ（ハイレベル）の論
理は同じである。

【００５７】一方、バーンインモード時においては、特
定の入力端子（内部ノード）３４へ与えられる信号（ま
たは電圧）に従って、バーンインモード検出回路４２
は、バーンインモード信号ＢＩＭをハイレベルにする。
この状態においては、バーンイン装置（図１参照）から
与えられる書込データＤは、ＥＸＯＲ回路４６により反
転されて書込回路４１を介してメモリアレイ４３のアド
レス指定されたメモリセルに書込まれる。次いで、バー
ンイン装置（図１参照）の制御部の制御の下に、このデ
ータが書込まれたメモリセルを選択し、読出回路４４を
介してデータ出力端子３６へ選択メモリセルデータを読
出す。この制御回路４４へ入力端子３８を介して与えら
れる外部信号はすべて図１に示すバーンイン装置の制御
部から与えられる。バーンインモードにおいては、した
がって、書込データＤｂ（ハイレベル）の論理と読出デ
ータＱｂ（ローレベル）の論理は逆転している。この読
出データＱｂと書込データＤｂの論理の不一致を図１に
示すバーンイン装置のコンパレータで検出することによ
り、半導体装置３０がバーンインモードで動作可能であ
ることが識別される。

【００５８】このコンパレータでの判定の後、必要とさ
れるバーンイン試験が開始される。半導体装置３０がす
べてバーンインモードで動作可能な状態に設定されたこ
とを確認した後にバーンイン試験を実行するため、確実
に半導体装置３０に対し必要とされるバーンイン試験を
行なうことができる。

【００５９】コンパレータにおける書込データと読出デ
ータの論理の不一致の識別は、単に図示しないシーケン
サにより、書込データの期待値と論理の反転したデータ
をコンパレータ（図１参照）へ基準データとして与える
構成が用いられればよい。このとき、バーンイン試験は
まだ開始されておらず、不良メモリセルは存在しないと
仮定されている（バーンイン試験は製品出荷前の最終試
験であり、それまでに良メモリセルの救済は行なわれて
いる）。書込データＤと読出データＱの論理が異なって
いることを識別することにより、正確に、半導体装置３
０がバーンインモードで動作可能状態に設定されている
ことを判定することができる。

【００６０】なお、バーンインモード時においては、制
御回路４４は、このバーンインモード信号ＢＩＭに従っ
てメモリアレイ４３の複数のワード線を同時に選択す
る。しかしながら、この場合、複数のワード線の同じ列
上に配置されるメモリセルに同じ論理の書込データＤが
書込まれるため、読出時においても、選択列上には同じ
論理のデータが読出され、データの競合が生じず、確実
に複数のメモリセルを同一列上で選択状態としてもデー
タの読出を正確に行なうことができる。

【００６１】コンパレータ１４による各被試験半導体装
置の良／不良の判定は、バーンインモード動作完了後行
なわれる。この状態においては、バーンインモード信号
ＢＩＭはローレベルである。したがって、この被試験半
導体装置の良／不良判定時においては、通常のテストパ
ターンおよびその期待値パターンを用いてコンパレータ
１４で良／不良判定を行なうことができる。バーンイン
試験開始時においてのみコンパレータ１４は、書込デー
タＤと読出データＱの論理が反転していることを識別す
る。したがって、コンパレータ１４およびそのシーケン
スコントローラに対し過大な負荷を要求することなく、
全ての被試験半導体装置が確実にバーンインモード動作
可能状態に設定されたことを識別して、バーンイン試験
を開始することができる。

【００６２】［実施例２］図４は、この発明の第２の実
施例である半導体装置の要部構成を示す図である。図４
に示す半導体装置３０の構成においては、記憶部４０と
データ出力端子３６の間に、記憶部４０から読出された
データＲＤとバーンインモード検出回路４２からのバー
ンインモード信号ＢＩＭを受けるＥＸＯＲ回路５０が設
けられる。記憶部４０の構成は、図２に示す記憶部４０
の構成と同じであり、メモリアレイ、書込回路、および
読出回路を含む。制御回路４４およびバーンインモード
検出回路４２の構成も、先の図２に示す構成と同じであ
る。

【００６３】この図４に示す構成の場合に、バーンイン
モード信号ＢＩＭがハイレベルであり、半導体装置３０
がバーンインモード動作可能な場合には、記憶部４０か
ら読出された読出データＲＤはＥＸＯＲ回路５０によ
り、論理が反転されてデータ出力端子３６に伝達され
る。したがって、この図４に示す構成においても、先の
第１の実施例と同様、書込データＤと読出データＱの論
理が反転しており、図１に示すバーンイン装置に含まれ
るコンパレータ１４により、論理の不一致を識別するこ
とにより、（全ての）半導体装置３０がバーンインモー
ドで動作可能状態に設定されたことを識別することがで
き、この識別の後、バーンイン試験を開始する。

【００６４】この図４に示すＥＸＯＲ回路５０は、記憶
部４０の読出回路（図２参照）とデータ出力端子３６の
間に配置されていればよい。したがってＥＸＯＲ回路５
０は、記憶部４０の読出回路に含まれる読出増幅器と出
力バッファの間に設けられてもよく、また出力バッファ
とデータ出力端子３６の間に配置されてもよい。

【００６５】［変更例］図５は、この第２の実施例の変
更例の構成を示す図である。図５に示す構成において
は、データの書込／読出部の構成が概略的に示される。
この図５に示す半導体装置においては、データの入出力
は共通のピン端子３１を介して実行される。データ入出
力端子３１には、出力バッファ６２および入力バッファ
６６が接続される。データ書込時においては、出力バッ
ファ６２は、出力ハイインピーダンス状態に設定され
る。この出力バッファ６２および入力バッファ６６の活
性／非活性の制御は、図４に示す制御回路４４により外
部制御信号（ライトイネーブル信号および出力イネーブ
ル信号）に従って実行される。

【００６６】入力バッファ６６は、このデータ書込時、
データ入出力端子３１へ与えられた書込データＤＱから
内部書込データを生成して書込増幅器６４へ与える。書
込増幅器６４は、この入力バッファ６６から与えられた
内部書込データを所定のタイミングで増幅して内部デー
タバスＩ／Ｏ上ヘ伝達する。

【００６７】読出経路においては、データ読出時に活性
化され、内部データバスＩ／Ｏ上のデータを増幅する読
出増幅器６０と、この読出増幅器６０の出力する内部読
出データＲＤと、バーンインモード信号ＢＩＭを受ける
ＥＸＯＲ回路５０が設けられる。ＥＸＯＲ回路５０の出
力信号が出力バッファ６２へ与えられる。

【００６８】この図５に示す構成のように、読出増幅器
６０と出力バッファ６２の間の内部読出データ線にＥＸ
ＯＲ回路５０を設けることにより、データ入出力端子３
１に共通に出力バッファ６２および入力バッファ６６が
接続される構成においても、書込データと読出データの
論理を逆にすることができる。

【００６９】書込データの論理を反転して選択メモリセ
ルへ書込む場合には、ＥＸＯＲ回路５０が入力バッファ
６６と書込増幅器６４の間に配置される。この場合、Ｅ
ＸＯＲ回路５０は、書込増幅器６４と内部データバスＩ
／Ｏの間に設けられてもよいが、この場合には、ＥＸＯ
Ｒ回路５０は、データ読出時出力ハイインピーダンス状
態とされる必要がある（読出データに悪影響を及ぼさな
いためである）。以上のように、この第２の実施例の構
成のように、バーンインモード時において記憶部から読
出されたデータを反転してデータ出力端子またはデータ
入出力端子へ伝達することにより、書込データの論理と
読出データの論理とを互いに反転したものとすることが
でき、半導体装置が確実にバーンインモードで動作可能
な状態に設定されたことを外部で識別することができ、
正確に半導体装置に対しバーンイン試験を行なうことが
できる。

【００７０】［実施例３］図６は、この発明の第３の実
施例である半導体装置の要部の構成を概略的に示す図で
ある。図６に示す半導体装置３０においては、データ入
力端子３２と記憶部４０との間に、バーンインモード信
号ＢＩＭの活性化時論理“０”（ローレベル）の信号を
出力するゲート回路７０が設けられる。このゲート回路
７０は、バーンインモード信号ＢＩＭの活性状態（ハイ
レベル）またはデータ入力端子３２からの書込データＤ
のローレベルのときにローレベルの信号を出力する。他
の構成は、図２に示す半導体装置の構成と同じであり、
対応する部分には同一の参照番号を付す。次に動作につ
いて説明する。

【００７１】バーンインモード信号ＢＩＭが非活性状態
のローレベルのときには、ゲート回路７０は、データ入
力端子３２へ与えられた書込データＤをバッファ処理し
て記憶部４０へ伝達する。したがって図７に示すよう
に、通常動作モード時においては、書込データＤと記憶
部４０からデータ出力端子３６へ読出される読出データ
Ｑの論理は一致している。すなわち書込データＤａがハ
イレベル（またはローレベル：破線で示す）のとき、読
出データＱａはハイレベル（またはローレベル：破線で
示す）となる。

【００７２】バーンインモード信号ＢＩＭがハイレベル
となった場合には、ゲート回路７０は、そのデータ入力
端子３２へ与えられた書込データＤｂの論理にかかわら
ず、ローレベルの信号を出力する。したがって、バーン
インモード信号ＢＩＭの活性化時、記憶部４０に書込ま
れたデータを、データ出力端子３６へ読出した場合に
は、論理ローレベルの信号が得られる。したがって、図
１に示すコンパレータ１４は、書込データがハイレベル
およびローレベルいずれの場合においても、論理ローレ
ベルのデータが読出されたときに、この半導体装置３０
が、バーンインモード動作可能状態に設定されたと判別
する。この判別の後に、バーンイン試験が実行される。

【００７３】［変更例］図８は、この発明の第３の実施
例の半導体装置の変更例の構成を示す図である。この図
８に示す半導体装置は、データ入出力が、データ入出力
端子３１を介して行なわれる。この構成においては、ゲ
ート回路７２が、データ入出力端子３１に接続される入
力バッファ６６と、内部データバスＩ／Ｏへ書込データ
を伝達する書込増幅器６４の間に設けられる。このゲー
ト回路７２は、バーンインモード信号ＢＩＭがハイレベ
ルの活性状態のときには、ローレベルの信号を出力し、
バーンインモード信号ＢＩＭがローレベルのときには、
入力バッファ６６から与えられた内部書込データをバッ
ファ処理して書込増幅器６４へ伝達する。

【００７４】このゲート回路７２は、データ入出力端子
３１と入力バッファ６６の間に設けられてもよい。

【００７５】以上のように、この発明の第３の実施例の
構成に従えば、バーンインモード信号の活性化時、外部
書込データの論理にかかわらず、ローレベル（“１”）
のデータを書込むように構成し、その読出データに従っ
てバーンインモード動作可能状態とされたか否かを判別
しているため、正確に、半導体装置がバーンインモード
動作可能状態とされているか否かを識別することができ
る。

【００７６】［実施例４］図９は、この発明の第４の実
施例である半導体装置の要部の構成を示す図である。図
９に示す構成においては、記憶部４０とデータ出力端子
３６との間に、ゲート回路７４が配置される。このゲー
ト回路７４は、バーンインモード信号ＢＩＭのハイレベ
ルの活性状態のときには、記憶部４０から読出されたデ
ータの論理にかかわらず、ローレベルのデータ信号をデ
ータ出力端子３６へ伝達する。またこのゲート回路７４
は、バーンインモード信号ＢＩＭの非活性状態のローレ
ベルのときには、記憶部４０から読出されたデータをバ
ッファ処理してデータ出力端子３６へ伝達する。このゲ
ート回路７４は、記憶部４０とデータ出力端子３６の間
の経路の任意の部分に配置することができる。

【００７７】この図９に示す半導体装置３０において
は、データ入力端子３２を介して書込データＤが記憶部
４０に書込まれる。続いて、このデータＤが書込まれた
メモリセルのデータを記憶図４０から読出す。バーンイ
ンモード信号ＢＩＭがハイレベルであれば、この書込デ
ータＤの論理にかかわらず、データ出力端子３６におい
ては、ローレベルのデータ信号（論理“１”のデータ）
が出力される。したがって、第３の実施例と同様、論理
“１”および“０”のデータを記憶部４０のメモリセル
に書込み、続いてこれらのメモリセルのデータを読出す
ことにより、この半導体装置３０がバーンインモード動
作可能状態に設定されているか否かを外部で識別するこ
とができる。この識別は、図２に示すコンパレータ１４
において実行される。すなわち、図２に示すコンパレー
タが、読出データが論理“０”であるか否かの判別を行
なう。

【００７８】なお、この図９に示す半導体装置は、デー
タ入出力を同じピン端子を介して行なう構成の場合、図
８に示す読出増幅器６０と出力バッファ６２の間にゲー
ト回路７４が配置される。これにより、同様の効果を実
現することができる。

【００７９】以上のように、この発明の第４の実施例に
従えば、読出データの論理を、バーンインモード信号の
活性化時ローレベルに固定するように構成したため、外
部で容易にこの半導体装置がバーンインモード動作可能
状態であるか否かを識別することができ、正確なバーン
イン試験を実行することができる。

【００８０】［実施例５］図１０は、この発明の第５の
実施例である半導体装置の要部の構成を示す図である。
図１０においては、データを伝達する経路に設けられる
ゲート回路のみを示す。図１０においては、データ入力
端子と記憶部の間または記憶部とデータ出力端子の間に
ゲート回路７６が設けられる。このゲート回路７６は、
その一方入力にバーンインモード信号ＢＩＭを受け、他
方入力に書込データまたは読出データを受けるＯＲゲー
トで構成される。

【００８１】この図１０に示すＯＲゲートで構成される
ゲート回路７６を用いる場合、図１１に、その動作波形
図を示すように、バーンインモード信号ＢＩＭがローレ
ベルのときには、ゲート回路７６がバッファ回路として
機能する。したがって、図１１に示すように、書込デー
タＤａの論理と同じ論理を有する出力データＱａが出力
される（図１１においては、ハイレベルデータを実線
で、ローレベルデータを破線で示す）。

【００８２】一方、バーンインモード信号ＢＩＭがハイ
レベルとなると、このゲート回路７６は、書込データＤ
または記憶部４０から読出されたデータの論理にかかわ
らず、ハイレベルのデータ信号を出力する。したがっ
て、図１１に示すように、書込データＤｂの論理にかか
わらず、ハイレベルのデータ信号Ｑｂが出力されるた
め、外部の装置（コンパレータ１４）でこの状態を検出
することにより、半導体装置がバーンインモード動作可
能状態に設定されたことを識別することができ、すべて
の半導体装置がこの状態を示したときに、バーンイン試
験を開始することができる。

【００８３】［実施例６］図１２は、この発明の第６の
実施例である半導体装置の要部の構成を示す図である。
図１２においては、データ読出部の構成のみが示され
る。

【００８４】図１２においては、記憶部４０に含まれる
読出回路４４は、メモリアレイ４３において選択された
メモリセルデータを増幅して相補内部読出データＲＤ，
ＺＲＤを生成する読出増幅器８０と、この読出増幅器８
０により生成された内部読出データＲＤおよびＺＲＤか
ら外部読出データＱを出力する出力バッファ８２と、読
出増幅器８０と出力バッファ８２の間に設けられるゲー
ト回路８３ａおよび８３ｂを含む。

【００８５】ゲート回路８３ａは、内部読出データＺＲ
Ｄとバーンインモード信号ＢＩＭを受けるＮＯＲゲート
で構成される。ゲート回路８３ｂは、内部読出データＲ
Ｄとバーンインモード信号ＢＩＭを受けるＮＯＲゲート
で構成される。

【００８６】出力バッファ８２は、電源ノードＶｃとデ
ータ出力端子３６の間に接続され、そのゲートにゲート
回路８３ａの出力信号を受けるｎチャネルＭＯＳトラン
ジスタ８４ａと、データ出力端子３６と接地ノードとの
間に接続され、そのゲートにゲート回路８３ｂの出力信
号を受けるｎチャネルＭＯＳトランジスタ８４ｂを含
む。

【００８７】次に動作について説明する。通常動作モー
ド時においては、データ読出が指定されたとき、所定の
タイミング（ＤＲＡＭの場合、コラムアドレスストロー
ブ信号ＺＣＡＳの活性化）に応答して読出増幅器８０が
活性状態とされ、メモリアレイ４３の選択メモリセルデ
ータを増幅して内部読出データＲＤ，ＺＲＤを出力す
る。バーンインモード信号ＢＩＭは通常動作時にはロー
レベルであり、ゲート回路８３ａおよび８３ｂがインバ
ータとして動作する。内部読出データＲＤがハイレベル
のとき、内部読出データＺＲＤがローレベルであり、Ｍ
ＯＳトランジスタ８４ｂがオフ状態、ＭＯＳトランジス
タ８４ａがオン状態となり、ハイレベルのデータがデー
タ出力端子３６に出力される。

【００８８】一方、バーンインモード信号ＢＩＭがハイ
レベルの場合には、読出増幅器８０の出力する内部読出
データＲＤ，ＺＲＤの論理レベルにかかわらず、ゲート
回路８３ａおよび８３ｂの出力信号はローレベルとされ
る。したがってこの場合、ＭＯＳトランジスタ８４ａお
よび８４ｂがともにオフ状態とされ、データ出力端子３
６はハイインピーダンス状態となる。

【００８９】したがって図１３に示すように、バーンイ
ンモード信号ＢＩＭがローレベルの場合には、データ読
出が指定されたときには、読出増幅器８０の生成する内
部読出データＲＤ，ＺＲＤに対応する論理の信号がデー
タ出力端子３６に出力される。一方、バーンインモード
信号ＢＩＭがハイレベルの場合には、この半導体装置に
読出モードが指定されて読出増幅器８０が活性状態とさ
れ、内部読出データＲＤ，ＺＲＤが選択メモリセルのデ
ータに応じて生成された場合でも、データ出力端子３６
はハイインピーダンス状態（Ｈｉ−Ｚ）状態を維持す
る。

【００９０】このデータ出力端子３６のハイインピーダ
ンス状態をバーンイン装置に含まれるコンパレータ１４
で検出する。このハイインピーダンス状態の検出は、デ
ータ出力端子３６の電位が中間電位（ハイレベルとロー
レベルの間の電位）にあるか否かの判別により行なわれ
てもよい。また、図１に示すバーンイン装置のコンパレ
ータ１４において、データ出力端子３６に電流が流れ込
むか否かの状態が識別されてもよい。この電流の有無の
検出は、図１４に示す構成を用いて実現することができ
る。

【００９１】図１４において、バーンイン装置に含まれ
るコンパレータ１４（図１参照）の構成を示す。図１４
において、コンパレータ１４は、データ出力端子３６に
接続される信号線９０が結合される正入力と基準電圧Ｖ
ｒｅｆを受ける負入力を有する差動増幅器１４ａと、信
号線９０に接続される一方端と、スイッチング用ｐチャ
ンネルＭＯＳトランジスタＰＴを介して電源ノードＶｃ
に接続される他方端を有する高抵抗抵抗素子Ｒｐと、信
号線９０に接続される一方端と、スイッチング用ｎチャ
ネルＭＯＳトランジスタＮＴを介して接地ノードに接続
される他方端を有する高抵抗抵抗素子Ｒｎを有する。Ｍ
ＯＳトランジスタＰＴはそのゲートに制御信号φ１を受
け、ＭＯＳトランジスタＮＴは、そのゲートに制御信号
φ２を受ける。差動増幅器１４ａへ与えられる基準電圧
Ｖｒｅｆは電源電圧Ｖｃと接地電圧の間の中間電位であ
る。次に動作について説明する。

【００９２】通常動作モード時（バーンイン試験完了後
の半導体装置の良／不良検出時）においては、制御信号
φ１はローレベル、制御信号φ２はハイレベルとされ、
信号線９０へは、プルアップ用の高抵抗抵抗素子Ｒｐお
よびプルダウン用の高抵抗抵抗素子Ｒｎが接続される。
信号線９０を中間電位に保持することにより、信号線９
０が電気的にフローティング状態とされたときのその電
位不安定な状態を防止する。

【００９３】バーンインモード検出時においては、制御
信号φ１およびφ２は同相で変化する。今、データ出力
端子３６に現われる読出データＱがハイレベルのとき、
制御信号φ１およびφ２がハイレベルであれば、ＭＯＳ
トランジスタＰＴがオフ状態、ＭＯＳトランジスタＮＴ
がオン状態とされる。したがって、この状態において
は、高抵抗抵抗素子Ｒｎを介して信号線９０が接地ノー
ドに接続される。データ出力端子３６は、ハイレベルで
あるため、その出力バッファに含まれる充電用ＭＯＳト
ランジスタを介して高抵抗抵抗素子Ｒｎに電流が流れ、
信号線９０上の電位はハイレベルとなる。次いで、信号
φ１およびφ２をローレベルとすると、ＭＯＳトランジ
スタＰＴがオン状態、ＭＯＳトランジスタＮＴがオフ状
態とされる。この状態においては、信号線９０は高抵抗
抵抗素子Ｒｐを介して電源ノードＶｃに接続される。デ
ータ出力端子３６はハイレベルであるため、信号線９０
の電位は変化せずハイレベルを維持する。したがって、
図１５に示すように、制御信号φ１およびφ２のハイレ
ベルおよびローレベル変化時において、差動増幅器１４
ａの出力信号Ｏｕｔはハイレベルを維持する。

【００９４】データ出力端子３６の読出データＱがロー
レベルの場合においては、差動増幅器１４ａの出力信号
Ｏｕｔの論理は以下のとおりとなる。制御信号φ１およ
びφ２がともにハイレベルのときには、信号線９０は高
抵抗抵抗素子Ｒｎを介して接地ノードに接続される。し
たがって、この状態では信号線９０上の電位はローレベ
ルである。ＭＯＳトランジスタＰＴが制御信号φ１に応
答してオン状態となった場合、信号線９０は高抵抗抵抗
素子Ｒｐを介して電源ノードＶｃに接続される。このと
きＭＯＳトランジスタＮＴはオフ状態である。したがっ
て、データ出力端子３６へこの高抵抗抵抗素子Ｒｐを介
して電源ノードＶｃから電流が流れ込み、信号線９０の
電位は高抵抗抵抗素子Ｒｐの電圧降下によりローレベル
とされる。したがって、この状態においては、制御信号
φ１およびφ２のレベルにかかわらず、差動増幅器１４
ａの出力信号Ｏｕｔはローレベルとされる。

【００９５】一方、データ出力端子３６がハイインピー
ダンス状態とされた場合には、差動増幅器１４ａの出力
信号Ｏｕｔは以下のように変化する。高抵抗抵抗素子Ｒ
ｎが信号線９０に接続される場合、この信号線は高抵抗
抵抗素子Ｒｎを介して接地電位レベルへ放電されてロー
レベルとされる。一方、高抵抗抵抗素子Ｒｐが電源ノー
ドＶｃに接続される場合には、信号線９０は、この高抵
抗抵抗素子Ｒｐを介して電源電位レベルに充電され、ハ
イレベルとされる。したがって、図１５に示すように、
データ出力端子３６の出力Ｑがハイインピーダンス状態
の場合には、制御信号φ１およびφ２の変化に従って、
差動増幅器１４ａの出力信号Ｏｕｔはローレベルからハ
イレベルへ変化する。したがってこの差動増幅器１４ａ
の出力信号Ｏｕｔのレベル変化を検出することにより、
データ出力端子３６がハイインピーダンス状態とされた
ことを検出することができる。

【００９６】なお、ここで、図１３において読出増幅器
８０の出力する内部読出データＲＤ，ＺＲＤは読出増幅
器８０の非活性化時、中間電位のプリチャージ電位であ
るように示される。しかしながら、通常、読出増幅器８
０は、その非活性化時においては、内部読出データＲ
Ｄ，ＺＲＤは、ハイレベルに設定されるかまたはローレ
ベルに設定される。このレベルは、読出増幅器８０の構
成により決定される。

【００９７】また図１２においては、当然、データを出
力端子へ出力するためのタイミングを与える読出指示信
号が与えられるが、この読出指示信号が与えられる経路
は示していない（これは、例えばゲート回路８３ａ，８
３ｂへ与えられる）。

【００９８】さらに、図１２に示す構成において、ゲー
ト回路８３ａおよび８３ｂは、バーンインモード信号Ｂ
ＩＭがローレベルのときインバータとして機能し、内部
読出データＲＤ，ＺＲＤの論理を反転している。ゲート
回路８３ａおよび８３ｂ各々と出力バッファ８２の間に
インバータが１段配置されてもよい。

【００９９】また言うまでもないが、ここでこの半導体
装置のデータ出力端子Ｑはデータ入力端子としても用い
られてもよい。

【０１００】以上のように、この発明の第６の実施例に
従えば、読出指示信号が与えられても、データ出力端子
３６をハイインピーダンス状態に設定したため、容易に
半導体装置がバーンインモード動作可能状態に設定され
たことを識別することができる。

【０１０１】［実施例７］図１６は、この発明において
用いられるバーンインモード検出回路の構成を示す図で
ある。図１６において、バーンインモード検出回路４２
は、外部電源電圧ＥＸＶと外部からの接地電圧Ｖｓｓと
を受け、内部電源電圧ＩＮＶを生成する内部電源回路９
２と、内部電源回路９２からの内部電源電圧ＩＮＶを所
定の基準電圧Ｖｂｒとを比較する比較器９４を含む。比
較器９４は、正入力に内部電源電圧ＩＮＶを受け、負入
力に基準電圧Ｖｂｒを受け、バーンインモード信号ＢＩ
Ｍをその出力ノードから出力する。この外部電源電圧Ｅ
ＸＶが与えられるノードが先のバーンインモード設定の
ための信号入力端子３４に対応する。

【０１０２】内部電源回路９２は、一般に、図１７に示
す動作特性を備える。すなわち、外部電源電圧ＥＸＶが
基準電圧Ｖｒｅｆに達するまでは、内部電源電圧ＩＮＶ
はこの外部電源電圧ＥＸＶに従って増加する。外部電源
電圧ＥＸＶが所定の電圧Ｖ０に到達すると、内部電源電
圧ＩＮＶの増加は停止し、外部電源電圧ＥＸＶが電圧Ｖ
１に到達するまで一定値Ｖｉｒを維持する。この外部電
源電圧Ｖ０〜Ｖ１の間の領域が通常動作領域であり、半
導体装置は一定の内部電源電圧ＩＮＶに従って動作す
る。外部電源電圧ＥＸＶがこの電圧Ｖ１を超えると、内
部電源回路９２から出力される内部電源電圧ＩＮＶは、
外部電源電圧ＥＸＶに従って増加する。この領域はバー
ンイン領域と呼ばれ、このバーンイン領域における所定
の電圧（バーンイン電圧）を用いてバーンイン試験が実
行される。この外部電源回路９２の内部構成は詳細には
示さないが、通常、外部電源電圧の電圧レベルに応じ
て、基準電圧が切換えられ、バーンイン領域において
は、この外部電源電圧ＥＸＶに従って直線的に変化する
回路が基準電圧発生回路として利用される（外部電源電
圧の抵抗分割回路または外部電源電圧からダイオード接
続されたＭＯＳトランジスタにより電圧降下させる回
路）。

【０１０３】図１６に示す比較器９４は、したがって、
内部電源電圧ＩＮＶが基準電圧Ｖｂｒ以上のバーンイン
電圧に到達したときに、このバーンイン信号ＢＩＭを活
性状態のハイレベルとする。内部電源回路９２の出力す
る内部電源電圧ＩＮＶが外部電源電圧ＥＸＶに従って変
化する状態に設定されたときに、バーンインモード信号
ＢＩＭを活性状態とするため、確実に半導体装置がバー
ンインモード動作可能状態と設定されたときにバーンイ
ンモード信号ＢＩＭを活性状態とすることができ、正確
に、半導体装置の内部回路をバーンイン動作可能状態に
設定することができる。

【０１０４】図１８は、図１６に示す比較基準電圧Ｖｂ
ｒを発生するための回路構成を示す図である。図１８に
おいて、比較基準電圧発生回路は、外部電源電圧印加ノ
ード３４と信号線２０１の間に配置される定電流源２０
０と、信号線２０１と接地ノードの間に接続される抵抗
素子２０２と、外部電源電圧印加ノード３４と信号線２
０５の間に接続される高抵抗抵抗素子２０４と、信号線
２０５から信号線２０１の間に順方向に接続されるダイ
オード素子２０６ａおよび２０６ｂを含む。信号線２０
１上に通常動作領域における内部電源電圧ＩＮＶの電源
電圧レベルを決定する基準電圧Ｖｉｒが出力される。こ
の内部電源電圧を規定する基準電圧Ｖｉｒは、定電流源
２００が供給する電流Ｉと、抵抗素子２０２の有する抵
抗値Ｒ（２０２）により、決定される（Ｖｉｒ＝Ｉ・Ｒ
（２０２））。

【０１０５】ダイオード素子２０６ａおよび２０６ｂの
導通時においては、比較基準電圧Ｖｂｒは、Ｖｂｒ＝Ｖｉｒ＋２・Ｖｆで与えられる。ここで、Ｖｆは、ダイオード素子２０６
ａおよび２０６ｂの順方向降下電圧を示す。一方、ダイ
オード素子２０６ａおよび２０６ｂのオフ状態のときに
は、比較基準電圧Ｖｂｒは外部電源電圧ＥＸＶに等しく
なる。すなわち、ＥＸＶ＜Ｖｉｒ＋２・Ｖｆのとき、Ｖｂｒ＝ＥＸＶとなる。

【０１０６】すなわち、通常動作領域においては、基準
電圧Ｖｉｒが内部電源電圧ＩＮＶの値を決定している。
したがってこの状態においては、電圧Ｖｂｒは内部電源
電圧ＩＮＶよりも高くなる。したがって、この状態にお
いては、図１６に示す比較器９４からの出力されるバー
ンインモード信号ＢＩＭはローレベルである。一方、外
部電源電圧ＥＸＶがバーンイン領域に入った場合、内部
電源電圧ＩＮＶが外部電源電圧ＥＸＶに従って変化す
る。しかしながらこの場合においては、基準電圧Ｖｂｒ
は一定値を有しており、内部電源電圧ＩＮＶが基準電圧
Ｖｂｒよりも大きくなり、このときには、バーンインモ
ード信号ＢＩＭがハイレベルとなる（図１７に、この基
準電圧Ｖｂｒの変化態様を示す）。

【０１０７】［変更例］図１９は、バーンインモード検
出回路４２の変更例を示す図である。図１９において
は、内部電源回路９２（図１６参照）からの内部電源電
圧ＩＮＶはレベルシフト回路２１０によりレベルシフト
されて比較器９４へ与えられる。比較器９４は、このレ
ベルシフト回路２１０の出力信号を正入力に受け、負入
力に基準電圧Ｖｉｒを受ける。レベルシフト回路２１０
は、内部電源電圧ＩＮＶを受けるノードと接地ノードの
間に直列に接続される抵抗素子２１２ａおよび２１２ｂ
を含む。抵抗素子２１２ａおよび２１２ｂの接続部から
レベルシフトされた内部電源電圧ＩＮＶが出力される。
この抵抗素子２１２ａおよび２１２ｂの抵抗値Ｒ（１１
２ａ）およびＲ（１１２ｂ）を適当な値に設定すること
により、内部電源電圧ＩＮＶがバーンイン電圧に到達し
たときに、比較器９４からのバーンインモードＢＩＭを
ハイレベルとすることができる。レベルシフト回路２１
０の出力する電圧は、（ＩＮＶ・Ｒ（１１２ｂ））／（Ｒ（１１２ａ）＋Ｒ
（１１２ｂ））で与えられる。したがって、この図１９に示す構成の場
合、通常動作領域における内部電源電圧ＩＮＶの電源電
圧レベルを決定する基準電圧Ｖｉｒを利用することがで
き、バーンインモード信号の発生する回路部分の構成を
簡略化することができる。なお、検出される内部電圧
は、半導体記憶装置に用いられる中間電圧Ｖｂｌまたは
高電圧Ｖｐｐであってもよい。

【０１０８】なお、上述の実施例１ないし７において、
半導体装置として半導体記憶装置を説明している。しか
しながら、データ入力端子に与えられる信号とデータ出
力端子に与えられる信号の論理関係が予め予測できる場
合には、実施例１ないし４の構成はすべての半導体装置
に適用可能である。また出力バッファを有する場合、バ
ーンインモード時に出力ハイインピーダンス状態とする
構成は、任意の半導体装置に適用可能である。

【０１０９】以上のように、この発明の第７の実施例に
従えば、内部電源電圧のレベルに従って、バーンインモ
ード信号を発生するように構成しているため、製造パラ
メータのばらつきおよび回路動作条件による電源ノイズ
などの影響を受けることなく確実にバーンインモード信
号を活性状態とすることができる。

【０１１０】また、各上記実施例において、バーンイン
モード試験が示されているが、しかしながら、寿命試験
などの加速試験を行なうテストモードであれば、本発明
は適用可能である。

【０１１１】

【発明の効果】以上のように、この発明に従えば、半導
体装置がテストモード動作可能な状態とされたときにテ
ストモード指示信号を活性状態とし、その活性状態とさ
れたことを外部で検出した後に所定のテストを実行して
いるため、確実に必要とされるテストを半導体装置に行
なうことができ、半導体装置の信頼性が大幅に改善され
る。

【０１１２】すなわち、請求項１に係る発明に従えば、
テストモード指示信号の活性化時におけるデータ入力端
子へ与えられるデータ信号とデータ出力端子におけるデ
ータ信号の論理関係をテストモード指示信号の非活性化
時におけるそれと異ならせるように構成したため、外部
で容易にテストモード指示信号が半導体装置内部で活性
状態とされているか否かを識別することができる。

【０１１３】請求項２に係る発明に従えば、テストモー
ド指示信号の活性化時におけるデータ入力端子の論理と
データ出力端子に与えられるデータ信号の論理関係を、
テストモード指示信号の非活性化時のそれと逆とするよ
うに構成しているため、容易に外部で、テストモード指
示信号が活性状態とされているか否かを識別することが
できる。

【０１１４】請求項３に係る発明に従えば、テストモー
ド指示信号の活性化時、データ出力端子を電気的にフロ
ーティング状態とするように構成しているため、容易に
外部で半導体装置がテストモード動作可能状態に入った
ことを識別することができる。

【０１１５】請求項４に係る発明に従えば、テストモー
ド指示信号の活性化時、出力端子へ予め定められた論理
のデータ信号を出力するように構成しているため、外部
で容易に半導体装置がテストモード動作可能状態に設定
されているか否かを識別することができる。

【０１１６】請求項５に係る発明に従えば、内部電源回
路から発生される内部電圧を所定の基準電圧と比較し、
その比較結果に従ってテストモード動作が可能であるか
否かを示すテストモード指示信号を発生するように構成
しているため、半導体装置がテストモード動作可能状態
に設定されたときにテストモード指示信号を活性状態と
しているため、複雑なタイミング関係を必要とせず、ま
た製造パラメータのばらつきなどの影響を受けることが
なく確実に半導体装置がテストモード動作可能となった
ときにテストモード指示信号を発生することができ、確
実に半導体装置をテストモード動作可能状態に設定する
ことができる。

【図面の簡単な説明】

【図１】この発明が適用される半導体試験装置の全体
の構成を概略的に示す図である。

【図２】この発明の第１の実施例である半導体装置の
全体の構成を概略的に示す図である。

【図３】図２に示す半導体装置の動作を説明するため
の図である。

【図４】この発明の第２の実施例である半導体装置の
要部の構成を示す図である。

【図５】この発明の第２の実施例の半導体装置の変更
例を示す図である。

【図６】この発明の第３の実施例である半導体装置の
要部の構成を概略的に示す図である。

【図７】図６に示す半導体装置の動作を示すための図
である。

【図８】図６に示す半導体装置の変更例を示す図であ
る。

【図９】この発明の第４の実施例である半導体装置の
全体の構成を概略的に示す図である。

【図１０】この発明の第６の実施例である半導体装置
の要部の構成を示す図である。

【図１１】図１０に示す半導体装置の動作を説明する
ための図である。

【図１２】この発明の第６の実施例である半導体装置
の要部の構成を概略的に示す図である。

【図１３】図１２に示す半導体装置の動作を説明する
ための図である。

【図１４】この発明の第６の実施例の出力ハイインピ
ーダンス状態を決定するための方法を説明するための図
である。

【図１５】図１４に示す半導体装置の動作を説明する
ための図である。

【図１６】この発明の第７の実施例である半導体装置
の要部の構成を示す図である。

【図１７】図１６に示す内部電源回路の動作特性を示
す図である。

【図１８】図１６に示す比較基準電圧を発生する回路
の構成を示す図である。

【図１９】この発明の第７の実施例の変更例を示す図
である。

【図２０】従来の半導体記憶装置の全体の構成を概略
的に示す図である。

【図２１】従来の半導体記憶装置におけるバーンイン
モードを実現するための構成の一例を示す図である。

【図２２】従来のバーンインモード検出回路の構成を
示す図である。

【図２３】図２２に示すバーンインモード検出回路の
動作を説明するための図である。

【符号の説明】

１恒温槽、１０バーンイン装置、１２ドライバ、
１４コンパレータ、１６メモリ、３０半導体装
置、３２データ入力端子、３４バーンイン設定用信
号（電圧）入力端子、３６データ出力端子、３１デ
ータ入出力端子、４０記憶部、４２バーンインモー
ド検出回路、４６ＥＸＯＲ回路、５０ＥＸＯＲ回路、
６０読出増幅器、６２出力バッファ、６４書込増
幅器、６６入力バッファ、７０ゲート回路、７２
ゲート回路、７４ゲート回路、７６ＯＲ回路、８０
読出増幅器、８３ａ，８３ｂゲート回路、８２出
力バッファ、９２内部電源回路、９４比較器、２１
０レベルシフト回路。

Claims

【特許請求の範囲】

【請求項１】入力端子に与えられたデータを記憶し、
かつ該記憶したデータをデータ出力端子に出力する半導
体記憶装置であって、テストモード指示信号の活性化時前記入力端子を介して
与えられるデータと該データが前記データ出力端子に与
えられるときの論理の関係が、前記テストモード指示信
号の非活性化時のそれと異ならせる制御手段を備える、
半導体記憶装置。
【請求項２】前記制御手段は、前記テストモード指示
信号の活性化時前記入力端子へ与えられたデータの論理
と前記出力端子へ与えられる前記データの論理とを反転
する手段を含む、請求項１記載の半導体記憶装置。
【請求項３】前記制御手段は、前記テストモード指示
信号の活性化時、前記出力端子を電気的にフローティン
グ状態とする手段を含む、請求項１記載の半導体記憶装
置。
【請求項４】前記制御手段は、前記テストモード指示
信号の活性化時、前記出力端子に予め定められた論理の
データを出力する手段を含む、請求項１記載の半導体記
憶装置。
【請求項５】所定のテストモードで動作可能な半導体
記憶装置であって、外部から与えられる電源電圧に従って内部電圧を生成す
る内部電圧発生回路、および前記内部電圧発生回路から
の内部電圧を所定の基準電圧と比較し、前記内部電圧が
前記基準電圧よりも高いとき前記半導体記憶装置を前記
テストモードで動作可能な状態におくためのテストモー
ド指示信号を活性状態とするテストモード指示信号発生
手段を備える、半導体記憶装置。