KR900006972A - 반도체 기억장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 적용된 다이내믹형 RAM의 1실시예를 도시한 블럭도,
제2도는 제1도의 다이내믹형 RAM의 메모리 어레이 및 그 주변회로의 1실시예를 도시한 부분적인 회로도,
제5도는 다이내믹형 RAM의 접속상태의 1예를 도시한 개념도.
Claims (8)
- 쌍을 이루어 인접해서 배치되는 제 1 및 제2의 메모리 어레이 및 그 연장방향의 소정의 위치에서 서로 교차해서 배치되고, 또한 상기 소정의 위치의 양측에서 상기 제1 도는 제2의 메모리 어레이의 지정된 데이타선이 선택적으로 접속되는 제1 및 제2의 공통 데이타선을 포함하는 반도체 기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2의 메모리 어레이와 제1 및 제2의 공통 데이타선을 공통의 칼럼어드레스 디코더를 사이에 끼워서 배치되고, 상기 제1 및 제2의 공통 데이타선은 그 연장방향의 중간점에서 교차되는 것으로서, 상기칼럼 어드레스 디코더가 상기 중간점의 양착에서 대응하는 여러개의 데이타선을 동시에 선택상태로 하고 상기 제1 및 제2의 공통 데이타선에 각각 접속되는 반도체 기억장치.
- 특허청구의 범위 제2항에 있어서, 상기 반도체 기억장치는 다이내믹형 RAM인 반도체 기억장치.
- 특허청구의 범위 제3항에 있어서, 또 상기 제1 및 제2의 메모리 어레이에 대응해서 마련되는 제1 및 제2의 로우어드레스 디코더와 제 1 및 제2의 센스앰프 및 상기 제 1 및 제2의 공통데이타선에 대응해서 마련되는 제1 및 제2의 메인앰프를 포함하는 반도체 기억장치.
- 특허청구의 범위 제4항에 있어서, 상기 제1 및 제2의메모리 어레이는 상기 제1 및 제2의 센스앰프가 소정의 어드레스 신호에 따라서 선택적으로 동작상태로 되는 것에 의해 선택적으로 활성상태로 되고, 상기 제1 및 제2의 메인앰프는 상기 어드레스 신호에 관계없이 동시에 활성상태로 되는 반도체 기억장치.
- 특허청구의 범위 제5항에 있어서, 또 상기 칼럼어드레스 디코더와 1쌍의 메모리 어레이, 로우어드레스 디코더, 센스앰프 및 칼럼스위치를 갖는 여러개의 메모리 매트와 상기 메모리 매트에 대응해서 마련되는 여러 쌍의 메인앰프를 포함하는 반도체 기억장치.
- 특허청구의 범위 제6항에 있어서, 상기메모리 매트는 상기 공통데이타선의 연장방향에 인접해서 배치되는 2개가 각각 쌍을 이루는 것으로서 상기 공통데이타선이 상기 쌍을 이루는 2개의 메모리 매트에 의해 공유되는 반도체 기억장치.
- 특허청구의 범위 제7항에 있어서, 상기 공통데이타선은 상기 쌍을 이루는 2개의 메모리 매트에 대응해서 4개조씩 마련되는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100457745B1 (ko) * | 1997-12-27 | 2005-01-17 | 주식회사 하이닉스반도체 | 다중로오 구동장치 |
KR100682677B1 (ko) * | 1999-12-15 | 2007-02-15 | 인피니언 테크놀로지스 아게 | 랜덤 액세스 타입의 반도체 메모리(dram) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5257235A (en) * | 1989-04-25 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having serial access mode |
EP0479170B1 (en) * | 1990-09-29 | 1996-08-21 | Nec Corporation | Semiconductor memory device having low-noise sense structure |
JPH0668667A (ja) * | 1992-08-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路装置 |
US5521880A (en) * | 1994-05-31 | 1996-05-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory having control circuitry for shared data bus |
KR0144901B1 (ko) * | 1995-04-24 | 1998-08-17 | 김광호 | 트리플 포트 반도체 메모리장치 |
JPH11260059A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体集積回路 |
US6370055B1 (en) * | 2001-02-28 | 2002-04-09 | Infineon Technologies Ag | Semiconductor memory having asymmetric column addressing and twisted read write drive (RWD) line architecture |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
JPS5850698A (ja) * | 1981-09-21 | 1983-03-25 | Toshiba Corp | 半導体メモリ |
JPH0677397B2 (ja) * | 1984-01-09 | 1994-09-28 | 日本電気株式会社 | 半導体記憶装置 |
JPS6310396A (ja) * | 1986-07-01 | 1988-01-16 | Sharp Corp | 半導体メモリ装置 |
JPH0832075B2 (ja) * | 1986-11-07 | 1996-03-27 | 株式会社日立製作所 | 信号処理回路 |
JPH0758587B2 (ja) * | 1986-12-11 | 1995-06-21 | 三菱電機株式会社 | 半導体記憶装置 |
JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
US4796235A (en) * | 1987-07-22 | 1989-01-03 | Motorola, Inc. | Write protect mechanism for non-volatile memory |
-
1988
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100457745B1 (ko) * | 1997-12-27 | 2005-01-17 | 주식회사 하이닉스반도체 | 다중로오 구동장치 |
KR100682677B1 (ko) * | 1999-12-15 | 2007-02-15 | 인피니언 테크놀로지스 아게 | 랜덤 액세스 타입의 반도체 메모리(dram) |
Also Published As
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