JPH01146193A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、特に読出し畜込み
方式の異なる複数個のモードを備え、かつこれらのモー
ドのうち任意のモードを選択、設定できるようにされた
半導体記憶装置に関する。

近年、６４にビットダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）のような大容量メモリにおいては、必
要なピン数を削減するためにアドレスマルチプレクス方
式が採用されている。このアドレスマルチプレクス方式
を採用した場合、アドレス信号が２回に分けて供給され
るため、アクセス時間がその分長くなる。そこで、これ
を解消して高速読出し、書込みを可能にする方式として
、ページモードやニブルモード、バイトモード等の各棟
の読出し畳込みモードが提案されている。

これらのモードに共通している点は、最初の行アドレス
信号と列アドレス信号が取り込まれた後は、列アドレス
信号のみの供給あるいは列アドレス・ストローブ信号の
トグルだけで、連続して複数ビットのデータの続出し、
曹込みが行なわれるようにされている点である。これに
よって、少なくとも行アドレス信号の供給に必要な時間
が不要となって、全体としてのアクセス時間が短縮され
る。

最近、２５６にビットや１メガビツトのような大容量メ
モリでに、このような各稲の読出し曹込みモードを適用
することが一般的にされつつある。

ところが、従来提案されている方式では、各モード別に
製品化されるようにされていた。

そこで、この発明は、第１に、同一のマスクパターンで
ノーマルランダムアクセスモードやページモード、ニブ
ルモード、バイトモード等の徨々の胱出し誉込みモード
を備えた半導体記憶装置を構成できるようにすることを
目的とする。

不発明の他の目的は、外部から供給されるモード選択用
制御信号に基づいて上記各槌モードのうち一つを選択し
て、選択されたモードに従って読出し、曹込み動作を行
なうようにされた半導体記憶装置を提供することにある
。

更に不発明の他の目的は、時分割方式でアドレスピンか
らモード選択用制御信号を取り込み、任意のモードを選
択できるようにされた半導体記憶装置を提供することに
ある。

本発明の更に他の目的は、以下の実施例の説明の中にお
いて明らかにされるであろう。

以下図面を用いてこの発明を説明する。

第１図は、１例としてアドレスビンからモード選択用の
制御信号を取り込んでモードを選択するようにされたダ
イナミックＲＡＭの概略搗成を示す、同図において、１
点鎖線で囲まれた各ブロックは、周知の半導体集積回路
技術によって、１つの半導体基板、例えばシリコン基板
に形成される。

第１図において、１は６４にビットのメモリセルが、例
えば２５６Ｘ２５６ビツトのようなマトリックス状に配
置されてなるメモリセルアレイである。特に制限されな
いが、本実施例においては、センスアンプがこのメモリ
セルアレイに含まれている。

２ａ、２ｂはアドレスバッフ７回路で、このアドレスバ
ッファ回路２ａ、２ｂには、図示しないマイクロプロセ
ッサ（以下ＣＰＵと称する）等から２回に分けて供給さ
れるＸ系のアドレス信号Ａｘ０〜Ａ□とＹ系のアドレス
信号ＡｙＯ〜Ａｙ、がそれぞれ入力される。

３ａ、３ｂｔ：ｌ、上記アドレスバッファ回路２ＪＬｊ
２ｂの出力信号’　ｘ　ｉ　ｅ　”）百（１＝ｏ〜７）
と＆　ｙ　ｌ　、６電（ｌ＝０〜７）を受けて、上記メ
モリセルアレイ１の中からアドレス信号Ａｘｉ−Ａｙｉ
（ｉ＝０〜７）に対応する−のメモリセルを選択するた
めのＸデコーダおよびＸデコーダである。

なお、ａｘｉと欝及びａｙｌと６宣は、それぞれ互いに
相補的な信号である。

４はタイミング発生回路で、このタイミング発生回路４
は、ＣＰＵ等から供給される行アドレスストローブ信号
（以下ＲＡＳ信号と称する）および列アドレスストロー
ブ信号（以下Ｗ信号と称する）に基づいて、上記アドレ
スバッフ７回路２ａ、２ｂとＸ、　Ｘデコーダ３ａ、３
ｂを動作させる制御信号φｘａｓφ８１．φｙ１．φ□
、φ４．。

以下に述べるモード選択回路の動作を制御する信号φむ
及び読み出し書き込み制御回路への制御信号φ。３等を
発生する。

５はメインアンプであり、メモリセルアレイから出力さ
れたデータを増幅して、ラッチする。

また、特に制限されないが、メインアンプ５には、Ｘデ
コーダ３ｂの出力信号又は、後で述べるシフトレジスタ
の出力信号によりて制御されるスイッチ回路が含まれて
いる。Ｘデコーダ又はシフトレジスタによって選択され
たスイッチ回路を介して、所望のメインアンプにラッチ
されていたデータが、入出力バッ７アに送出されたり、
あるいは、人出力バッファからのデータが、所望のメモ
リセルに書き込まれるようにされている。

上述したメモリセルアレイ１及び上記メインアンプ５に
ついては、後で第５図囚及び第５図（Ｂ）を用いて詳し
く説明する。

６は、入出力バッ７アであり、読出し曹込み制御回路７
からのコントロール信号φ。、に基づいて、メインアン
プ５から送られて米たデータを出力端子Ｄｏｕｔに出力
するか、あるいは、入力端子Ｄｉｎからの信号をメイン
アンプを介して、メモリセルアレイ内の選択されたメモ
リセルに伝えるかの動作を行なう。

胱出し書込み制御回路７は、前記タイミング発生回路４
から供給される内部制御信号φｃｍと、ＣＰＵ等から供
給されるライトイネーブル信号ＷＥとに基づいて、入出
力バッファ６に対して適当なコントロール信号φ。、を
出力するようにされている。

この実施例においては、上記ｊｍＭｉの他に、以下に述
べるような各回路が新らたに設けられている。

８に、モード選択回路でありて、特に制限されないが、
適当な論理ゲートを組み合せて構成されたデコーダによ
って構成されている。

９は、Ｙ−ＤＥＣ（Ｘデコーダ）制御回路であって、モ
ード選択回路８からの出力信号φＰ、φＮを受けて、Ｘ
デコーダにその状態を決めるための制御回路φｙｃを出
力する。

１０は、上記モード選択回路８からの出力１ｇ号φＮ、
φＰを受けて、シフトレジスタ１１の状態を制御するた
めの制御信号を出力する５−Ｒ（シフトレジスタ）制御
回路である。

シフトレジスタ１１は、後で第３図及び第５図囚を用い
て詳しく説明するが、例えば複数のフリップフロップに
よって構成された可変シフトレジスタである。

第５図囚は、上記メモリセルアレイ１．Ｘデコーダ３ｂ
、Ｘデコーダ３ａ、　　メインアンプ５．シフトレジス
タ１１及び入出力バッファ６の詳細なブロック図である
。

この実施例においては、特に制限されないが、いわゆる
２交点方式でメそリセルが配置されている。すなわち、
メモリセルは、第５図（２）においてＯ印で示されてい
るようにＸデコーダの出力ノードに結合されたワード′
ａＷＬｎ（ｎ＝０〜２５５）とデータ線Ｄｎ又はＩ）１
　（ｎ＝ｏ〜２５５　）との交点に設けられている。

メモリセルとしては、特に制限されないが、第５図（ロ
）に示されているように、１個の情報記憶用キャパシタ
ＣＭと、アドレス選択用ＭＯ８ＦＥＴ（絶縁ゲート型電
界効果トランジスタ）ＱＭとによりて構成された１トラ
ンジスタ型メモリセルが使われている。

１対のデータＩｔＭＤ　ｎ　ｅ　Ｄ　ｎ間には、センス
アンプＳＡｎとメインアンプＭＡｎとが並列に結合され
ている。また１対のデータ線ＤｎｌＤｎは、それぞれ、
Ｘデコーダ３ｂからのデコード出力信号ｙｎ又は、この
出力信号ｙｎに対応したシフトレジスタｌｌ内の７リツ
プ７０ツブＦＦｎからの出力信号によってスイッチ制御
されるスイッチ回路ＳＷｎを介して、１対のコモンデー
タ１９ｃＤ、ＣＤに結合されている。

上記シフトレジスタ１１は、後で第３図を用いて詳しく
説明するが、シフトレジスタ１１を構成する各７リツプ
フロツプは、Ｘデコーダ３ｂのそれぞれ対応するデコー
ド出力信号によって状態が設定されるようにされている
。

上記１対のコモンデータｉｃＤ、ＣＤＵ、それぞれ人出
力バッファ６に結合されている。

なお、第５図（４）においては、図面を簡単にするため
に、ダミーセルは省略されている。

次に、この実施例の動作を説明する。

まず、ノーマルランダムアクセスモードにおける１ビッ
ト単位の読み出し、書き込み動作を第１図、第５図及び
第２図を用いて説明する。

外部から供給されるＲＡＳ信号が、第２図に示すように
、ハイレベルからロウレベルに立ち下がると、タイミン
グ発生回路４からアドレスバッファ回路２ａに対してノ
１イレペルの制御信号φｘ１が出力される。すると、ア
ドレスバッファ回路２ａは、そのときアドレスビンに供
給されているアドレス信号ＡＸＯ〜ＡＸｙを取り込んで
内部にラッチする。続いて、タイミング発生回路４から
Ｘデコーダ３ａに対して、ハイレベルの制御信号φＸ、
が出力される。すると、Ｘデコーダ３ａはアドレスバッ
ファ回路２ａからの出力信号ａｘｉｐａｘｉに基づいて
、アドレス信号Ａｘ、〜Ａｘ、に対応する一本のワード
線を選択レベルにする。そして、選択されたワード勝に
接続されているすべてのメモリセルのデータすなわち１
行分のデータが内部のセンスアンプＳＡｎにより増幅さ
れて、メインアンプＭＡｎに送られて、増幅、ラッチさ
れる。

タイミング発生回路４は、外部から供給されるＣＡＳ信
号が、第２図のようにＲＡＳ信号に続いてハイレベルか
らロウレベルに変化されると、アドレスバッフ７回路２
ｂに対してハイレベルの制御信号φｙ１を出力する。す
ると、アドレスバッファ回路２ｂは、そのときアドレス
ピンに供給されているアドレス信号Ａｙ、〜Ａ７．を取
り込んでラッチする。続いて、タイミング発生回路４か
らハイレベルの制御信号φｙ、が出力されてＹデコーダ
３ｂが動作される。Ｙデコーダ３ｂはアドレスバッファ
回路２ｂの出力’ｙ１１ａｙｔに基づいて、アドレス信
号Ａｙ、〜Ａｙ〒に対応する１つのデコード出力信号ｙ
ｎをハイレベルにし、残りのデコード出力信号をロウレ
ベルにする。これにより、ハイレベルのデコード信号ｙ
ｎを受けるスイッチ回路ＳＷｎのみがオン状態となり、
このスイッチ回路ＳＷｎに結合されている１対のデータ
線Ｄ　ｎｅ　Ｄ　ｎが、それぞれコモンデータ線ＣＤ、
ＣＤに電気的に結合される。すなわち、２５６個のメイ
ンアンプＭＡに２ツテされていたデータのうち、選択さ
れたデータ線上のメモリセルのデータが入出力バッファ
６に送られる。入出力バッ７ア６は、読出し省込み制御
回路７かうのコントロール信号φ。

に基づいて、メインアンプ５から送られて来たデータを
出力端子Ｄｏｕｔに出力する。

書き込み動作においては、人出力バッファ６が、コント
ロール信号φ。に基づいて、入力端子Ｄｉｎからのデー
タ音数り込み、コモンデータ線ＣＤ。

ＣＤの電位を、この取り込んだデータに従った値にする
。上述した読み出し動作のときと同じようにアドレス信
号によって選択されたメモリセルに、コモンデータ線Ｃ
Ｄ又はＣＤの電圧に応じた電圧が印加され、取り込んだ
データが選択されたメモリセルに曹き込まれる。

次に、ページモードのときの動作について、第１図、第
２図及び第５図囚を用いて説明する。

前述のとと＜、ＲＡＳ信号に続いてＣＡＳ信号が立ち下
がってメインアンプ５により増幅されたデータが入出力
バッ７ア６かも出力された後、第２図に示すようにＣＡ
Ｓ信号が立ち上がると、タイミング発生回路４からハイ
レベルの制御信号φｄ１が出力される。すると、アドレ
スバッファ回路２ｂがこのときアドレスピンに供給され
ている信号を取り込んでラッチする０次に、タイミング
発生回路４からハイレベルの制御信号φむが出力される
。これによりアドレスバッファ回路２ｂの出力信号ａｙ
　ｉ　、　ａｙ　ｌがモード選択回路８に取り込まれて
デコードされ、モード選択信号が形成される。

ＣＡＳ信号の最初の立ち上がりに同期してアドレスピン
には、選択されるべき各モードに対応して、予め例えば
表１のように設定されている８ビツトからなるモード選
択用制御信号が供給されるようにされている。従って、
ＣＡＳ信号の立ち上がりに同期してアドレスピンに供給
されたモード選択用制御信号が、すべて１Ｌルベルにさ
れていると、モード選択回路８においてこれがデコード
されて、ページモードを実行させるようなモード選択信
号φＰが出力される（第２図参照）。

以下余白 表　　　　１ すると、Ｙデコーダ制御回路９がこのモード選択信号φ
Ｐを受けて、Ｙデコーダ３ｂをアクセス可能にさせる。

そのため、次に再びＣＡＳ信号が立ち下がったときにア
ドレスバッファ回路２ｂに取り込まれたアドレス信号Ａ
ｙ、〜Ａｙ？に対応するデータ線が選択される。これに
よって、メインアンプ５にラッチされていたデータのう
ち、選択されたデータ線上のデータが入出力バッファ６
に供給されて出力される。このようにして、その後ＣＡ
Ｓ信号の立ち下がりの度にこれに同期して列アドレス信
号Ａｙｌのみが次々と取り込まれて、対応するデータが
読み出され、ページモードが実行される。

次に、アドレス信号を変化させないで、複数のデータを
シリーズに入出力させるモードを実行する場合の動作を
、第１図、第２図、第３図及び第５図（４）を用いて説
明する。その例として、ニブルモードでの動作を説明す
る。

上述したＣＡＳ信号の１回目の立ち上がりに同期してア
ドレスバッファ回路２ｂに取り込まれたモード選択信号
が、表１の（２）のように、アドレスＡ、、ＡＩのみが
ｓ　Ｈａレベルにされていると、モード選択回路８にお
いてこれがデコードされて、ニブルモードを実行させる
ようなモード選択信号φ、が出力される。すると、この
モード選択信号φ、を受けてシフトレジスタ制御回路１
０が、可変シフトレジスタ１１を４段のシフトレジスタ
として動作させる。このとき、Ｙデコーダ制御回路９は
モード選択信号φＮを受けて、Ｙデコーダ３ｂをアクセ
スさせないようにする。

上記可変シフトレジスタ１１は、例えば第３図に示すよ
うに構成されることにより、シフトレジスタ制御回路１
０からの制御信号によって任意の段数のシフトレジスタ
として動作できるようにされている０図示のごと（ｎ個
の７リツプフロツプＦ、Ｆ、Ｏ〜Ｆ　ｍ　Ｆ　−ｎから
なる可変シフトレジスタ１１は、ニブルモードを実行さ
せるモード選択信号φＮがモード選択回路８から出力さ
れると、シフトレジスタ制御回路１０によって、ゲート
Ｇ。

が開かれて他のゲートＧ、・・・・・・Ｇｎが全て閉じ
られる。すると、開かれたゲートＧ４より右側の７リツ
プフロツプＦ、Ｆ、０〜Ｆ、Ｆ、３の間でシフトが繰り
返えされるようになり、４段のシフトレジスタとして動
作される。この４段のシフトレジスタ１１は、特に制限
されないが、ＣＡＳ信号の変化に伴なってシフトレジス
タ制御回路１０かも発生されるクロックパルスφｃｐに
よりて、例えばハイレベルが一つずつシフトされる。す
なわち、４段のシフトレジスタ１１の出力信号が、クロ
ックパルスφｃｐが印加される毎に順次ハイレベルにさ
れる０例えば、始めに７リツプ７０ツブＦ、Ｆ、２の出
力信号がハイレベルにされ、他の３つの７リツプ７０ツ
ブの出力信号がロウレベルにされていた場合、ＣＡＳ信
号が変化して、クロックパルスφｃｐがシフトレジスタ
１１に印加されると、７リツプフロツプＦ、Ｆ、１の出
力信号がハイレベルになり、他の３つのフリップフロッ
プの出力信号がロウレベルになる。このようにシフトレ
ジスタ１１は、ＣＡＳ信号が変化する毎に、ハイレベル
が次々と移りてい（ようになる。

始めに出力信号がハイレベルにされるフリップ７０ツブ
は、ＣＡＳ信号が最初に立ち下がりだときにアドレスバ
ッファ２ｂに取り込まれたアドレス信号Ａｙｉによって
決まる。すなわち、Ｙデコーダ３ｂの各デコード出力信
号が、それぞれ対応するフリップ７０ツブに供給される
ようにされており、しかも、フリップ７０ツブは、供給
されるデコード信号によって、その状態が設定されるよ
うにされている。このため、上記取り込まれたアドレス
信号Ａｙｉに対応して、Ｙデコーダ３ｂかう出力された
ハイレベルのデコード信号を受けたフリップ７０ツブの
出力信号が、始めにハイレベルになる。これに対して、
残りの７リツプ７０ツブの出力信号は、対応するデコー
ド信号がロウレベルのため、全てロウレベルになる。

例えば、アドレス信号Ａｙｌによって、７リツプフロツ
プＦ、Ｆ、２の出力信号がハイレベルにされた場合、こ
の７リツプフロツプＦ、Ｆ、２に対応したスイッチ回路
ＳＷ２が、オン状態となる。その結果、けでに、メイン
アンプＭＡ２にラッチされていたメモリセルのデータが
、スイッチ回路ＳＷ２を介して人出力バッファ６に供給
されて、出力端子Ｄｏｕｔに出力される。上述したよう
に、ＣＡＳ信号が変化する毎に、ＳＷｓ　、　　ＳＷｏ
　、　ＳＷ、の〕Ａに出力信号がハイレベルとなるため
、出力端子り。ｕｔからは、メインアンプＭＡＩのデー
タ、ＭＡＯのデータ、ＭＡ３のデータの１瞳に出力され
ることになる。すなわち、４ビツトのデータがシリアル
に読み出される。

上記説明は、ニブルモードについてでありたが、例えば
、ＣＡＳ信号の１回目の立ち上がりに同期してアドレス
ピンから取り込まれたモード選択用制御信号が、表１の
（３）のように、アドレスＡｏ。

Ａ、、Ａ、のみが＠Ｈルベルにされていると、バイトモ
ードを実行させるモード制御信号φＮがモード選択回路
８において形成される。すると、シフトレジスタ制御回
路１０から出力される制御信号によって、可変シフトレ
ジスタ１１のゲートＧ。

のみが開かれて他のゲートがすべて閉じられる。

これによりて、可変シフトレジスタ１１は８段のシフト
レジスタとして動作させられる。その結果、ＣＡＳ信号
のトグルによって８ビツトのデータがメインアンプ５か
らシリアルに読み出される。

このようにして、可変シフトレジスタ１１を構成する各
段の７リツプフロツプＦ、Ｆ、Ｏ，Ｆ、Ｆ、１゜・・・
・・・Ｆ、Ｆ、ｎごとに、最終段のパルスを帰還させる
ためのゲートを設げておけば、シフトレジスタの段数ｎ
（実施例でＩＩ′ｉ最大２５６段）の範囲内で、任意の
ビット数のデータをシリアルに読み出せるようになる。

しかも、実施例の回路では８ビツトのモード選択制御信
号によって選択モードを決定するようにされているので
、この場合には最大２５６種類のモードが選択可能とさ
れる。その結果、例えば表１（旬に示すようなりップル
モード、すなわち１行分のデータを全てシリアルに読み
出すようなモードもＲＡＭに予め持たせておいて、これ
を選択、実行させることができる。

なお、上記したニブルモード、リップルモードのように
シフトレジスタ１１を使うときには、モード選択回路８
から、Ｙデコーダ制御回路９に制御信号φＮが供給され
、Ｙデコーダ制御回路９がＹデコーダ３ｂを動作させな
いようにしている。

特に制限されないが、このとき、Ｙデコーダ３ｂの各出
力ノードは、７０−ティング状態にされる。

このため、シフトレジスタの動作に対して、Ｙデコーダ
３ｂが悪影響を与えることはない。

また、前述したノーマルモード及びページモードのとき
には、モード選択回路８からシフトレジスタ制御回路１
０に制御信号φＰが供給され、このシフトレジスタ制御
回路１０によりて、シフトレジスタ１１が動作しないよ
うにされている。

例えば、ページモードで使う場合、アドレス信号Ａｙｌ
によりて決まるＹデコーダ３ｂのデコード信号により、
例えばフリップフロップＦ、Ｆ、２の出力信号がハイレ
ベルにされ、次のアドレス信号Ａｙｉによって７リツプ
７０ツブＦ、Ｆ、２５５の出力信号がハイレベルにされ
ることがある。この場合、７リツプフロツプＦ、Ｆ、２
５５の出力信号がハイレベルにされるときには、フリッ
プフロップＦ、Ｆ、３は、Ｙデコーダ３ｂのロウレベル
のデコード出力信号によって、その出力信号がロウレベ
ルになる。このことは、ノーマルモードにおいても同じ
である。従りて、ページモードあるいはノーマルモード
のときに、シフトレジスタ１１が動作に悪影響を与える
こと嫁ない。

また、上記回路においては、ライトイネーブル信号ＷＥ
がロウレベルにされるデータ書込み時には上述したノー
マルモードのときと同様に、読出し書込み制御回路７か
らの制御信号φ。、によって、入力端子Ｄｉｎから供給
されたデータが、Ｙデコーダ３ｂもしくは、シフトレジ
スタ１１によりてオン状態にされたスイッチ回路を介し
てＸデコーダ３ａによって選択されたメモリセルに書き
込まれるようにされる。従りて、ページモードあるいは
ニブルモード、バイトモード等においても、データの曹
き込みが可能である。

なお、前記可変シフトレジスタ１１を構成するグー）Ｇ
４．Ｇ、、・・・・―・Ｇｎとしては、例えばＭＯＳ）
ランスファゲートを用いることができる。

また、上記実施例においては、タイミング発生回路４か
らの制御信号φｄ、によってモード選択回路８としての
デコーダを動作させるようにされているが、モード選択
用制御信号（ＡＯ〜Ａｙ）のてモード選択信号を形成す
るようなゲート回路を組むことによってモード選択回路
８を構成することも可能である。

また、上記実施例においては、スイッチ回路と、シフト
レジスタとに同じＹデコーダ３ｂからのデコード信号が
供給されるようにされていたが、それぞれ別のデコーダ
からのデコード信号が供給されるようにしてもよい。

また、シフトレジスタ１１には、Ｙデコーダ３ｂからの
デコード信号が供給されないようにしておき、ニブルモ
ード、バイトモード等のシフトレジスタ１１を使うモー
ドのときには、常に所定のフリップフロップの出力信号
がハイレベルになるようにしてもよい。例えば、第３図
において、フリップフロップＦ、Ｆ、Ｏの出力信号が、
始めハイレベルになるようにしてもよい。

また、第１図及び第５図において、メインアンプを取り
除き、センスアンプにラッチ機能を持たせるようにして
、コモンデータ線にメインアンプを結合させるようにし
てもよい。このようにすれば、メインアンプの数がへる
ため、チップ面積を小さくすることができ、安価にする
ことができる。

更に、上記実施例では、可変シフトレジスタ１１によっ
てメインアンプ５に２ツテされていたデータを順次読み
出すようにされているが、センスアンプからのデータを
ラッチする機能を有するシフトレジスタを設け、これを
シフトレジスタ制御回路１０によって選択モードに応じ
てシフトさせて、シフトレジスタにラッチされているデ
ータを所望のビット数だけシリアルに人出カバッファへ
送るように構成してもよい。

前記実施例では、ＣＡＳ信号の１回目の立上がりに同期
して、そのときアドレスピンに供給されたモード選択用
制御信号を取り込むようにされている。つまり、ここで
は、モード選択用制御信号がアドレスピンを使って、時
分割方式で取り込まれるようにされている。従来からＲ
ＡＳ信号とＣＡＳ信号の立下がり時には、アドレスピン
にアドレス信号が供給されるが、ＣＡＳ信号の立上がり
時はアドレスピンが任意のレベルをとることがでさる不
定期間であった。そのため、実施例のように、アドレス
ピンを使って、モード選択用制御信号を供給させるよう
にしても、これによってアクセス時間が長くされること
はない。

同様の理由からアドレスピンが遊んでいる他の期間、例
えばＣＡＳ信号の２回目以降の立上がり時にアドレスピ
ンからモード選択用制御信号を取り込むようにすること
も可能である。また、電源投入時のＣＡＳ端子の立上が
り時にアドレスピンに供給されている信号により選択モ
ードを判別することもできる。

更に、モード選択用制御信号を供給するピンとして、ア
ドレスピンを用いずに、他のピン例えばデータ入力ピン
Ｄｉｎ等を使うようにしてもよい。

６４にビットダイナミックＲＡ　Ｍでは、内部にリフレ
ッシェ回路を設け、ＲＡＳ信号の立下がり前のＣＡＳ信
号の立下がりを検知して自動的に内部リフレッシェが行
なわれるようにされているものがある。１６ビンパツケ
ージの６４ＫＲＡＭでは、このような内部す７レツシ工
機能を有する場合、従来り７レツシ工信号入力用として
使用されていた１番ビンが空くことになる。そこで、こ
の空いた１番ピンを前記モード選択用制御信号の専用入
力ピンとして使用することができる。

同様の理由から、１８ピンパツケージの１メガビットダ
イナミックＲＡＭでも、やにりピンが一つ余るので、こ
れをモード選択用制御信号の入力ピンとして使用するこ
とができる。このようにすれば、複雑な時分割方式によ
る信号の供給が不用となるので、ＲＡＭが使い易くなる
゛という利点がある。

以上、外部端子（ピン）を使ってモード選択信号を供給
するようにした実施例について説明して来た。この方式
は、提供されたＲＡＭをユーザーが必要に応じていずれ
のモードとしても使用することができるというメリット
を有するものである。

ただし、一方において、唯一のモード例えばニブルモー
ドとしてのみＲＡＭを使用した場合にも、モード選択用
制御信号を供給しなければならないという多少のデメリ
ットを有している。

次に、外部端子を使わないモード選択を可能にする方式
について説明する。この方式は、ユーザの要望に応じて
、メーカにおいてモードを選択、設定してユーザに供給
しようとするものである。

例えば、前記実施例（第１図）の回路において、モード
選択回路（デコーダ）８の入力端子にパッドを設げ、こ
れをワイヤボンディングによって、電源電圧（Ｖｃ　ｃ
　）またはグランド（ＯＶ）に接続されているパッドに
選択的に接続させる。あるいは、ＴＩｌ源電圧電圧ｃｃ
）およびグランドと、モード選択回路８のすべての入力
端子との間にヒエーズ素子を設け、いずれか一方のヒー
ーズ素子を切断する。これによって、所望のモードに対
応するモード選択用制御信号（表１）が常にモード選択
回路８に入力されるように、谷入方端子のレベルを設定
してやることができる。その結果、モード選択回路８か
らは、所望のモードを実行させるモード選択信号が出力
されるようになる。

モード選択用制御信号の入力に専用の外部端子を用いた
場合のように、モードがモード選択用側割信号のハイレ
ベルまたはロウレベルによって設定される場合には、専
用の外部端子に接続されるパッドを、外部端子の代わり
に、電源電圧（Ｖｃｃ）またはグランドに接続されたパ
ッドにワイヤボンディングし、あるいはヒ為−ズ素子を
使ってレベルを固定させることによって、所望のモード
に設定させることができる。

更に、モード選択回路８を設ける代わりに、各読出し書
込みモードを実行するための回路を、メモリセルアレイ
１の周辺にそれぞれ別個に形成して各モードを実行する
回路には外部端子と接続可能なパッドを設ける。これに
よって、ユーザの要求に応じてこれらの回路の中力―ら
一つを選択してその回路のパッドと外部端子とをワイヤ
ボンディングで接続して、所望のモードを実行するメモ
リ装置を構成するようにしてもよい。

なお、この発明は、第４図（４）、■に示すように、メ
モリセルアレイが、４個あるいμ８個のような適当な数
に分割されたメモリマットにより構成されるとともに、
Ｘデコーダ、Ｙデコーダによって各マットから一ビット
ずつ同時に読み出されｒこデータをセンスアンプにラッ
チさせ、これをシフトレジスタによって順番に出力させ
て、４ビツトあるいは８ビツトのようなりＩ数ビツトの
データをシリアルに読み出すようにされたメモリ装置に
も適用することができる。

また、この発明はＲＡＭのみでなく、ＲＯＭ（リード・
オンリ・メモリ）にも容易に適用できるものである。

以上説明しにように、この発明によれば、選択的にモー
ドを設定することができるので、ページモードやニブル
モード、バイトモード等の複数の読出し誉込みモードを
有するメモリを同一のマスクパターンにより形成するこ
とができる。そのため、各モードを有するメモリを個別
に設計、製造する場合に比べて有利となり、これにより
て製造コストを著しく下げることができる。

また、各モードを外部から供給される制御信号によって
選択できるようにされた場合には、必要に応じて各種モ
ードを実行することができるため、メモリの機能が向上
されるとい５効来がある。

しかも、時分割方式でモード選択用の制御信号を取り込
むようにした場合には、何らピンを堆加させることなく
メモリの機能を向上させることができる。

また、アドレスピンを用いて時分割方式でモード選択用
の制御信号を取り込むようにした場合には、非常に多く
のモードを一つのメモリ内に盛り込むことが可能になる
。

更に、この発明を応用して、各種読出し書込みモードの
他に、例えば第２図のデータ出力Ｄｏｕｔを破線のよう
に変更するような回路をチップ内に設け、外部からの制
御信号によりこの回路を動作させるモードを選択できる
ようにすることもできる。これによって、更にメモリの
機能が向上されるようになる。

【図面の簡単な説明】

第１囚は本発明に係る半導体記憶装置の一実施例を示す
ブロック構成図、 第２図はその回路の各部の信号のタイミングチャート、 第３図は可変シフトレジスタの構成の一例を示す回路構
成図、 第４図囚、＠は本発明の他の実施例を説明するだめのメ
モリセルアレイ構成図、 第５図囚は、メモリセルアレイ、Ｙデコーダ。 Ｘデコーダ、メインアンプ及びシフトレジスタのブロッ
ク図、 第５図（ト）は、メモリセルの回路図である。 １・・・メモリセルアレイ、８・・・モード選択回路、
１１・・・シフトレジスタ。 第　　４　図

Claims (1)

【特許請求の範囲】
1. １、複数のメモリセルがマトリクス状に配設されてなる
   メモリセルアレイを有し、外部から供給されるアドレス
   信号に基づいて、上記メモリセルアレイ内から所望のデ
   ータが読み出され、またメモリセルアレイ内にデータを
   書き込むことができるようにされている半導体記憶装置
   において、複数種の異なる読出しまたは書込み方式を実
   行するモード実行回路と、上記方式のうち一つを選択し
   て実行させるためのモード選択設定手段とを備え、上記
   モード選択設定手段はアドレス入力用端子から供給され
   るモード選択用制御信号を受けて、該モード選択用制御
   信号に対応するモードを選択し実行させることを特徴と
   する半導体記憶装置。