KR970051451A - 병렬 테스트 방법 - Google Patents

Abstract

본 발명은 병렬 테스트 방법에 관한 것으로서, 특히 반도체 메모리 장치의 병렬 테스트 방법에 관한 것이다.

본 발명의 목적을 위하여 웨이퍼 레벨에서의 병렬 테스트 제어신호와 패키지 레벨에서의 병렬 테스트 제어신호를 논리합 결합하여, 상기 각각의 제어신호에 따라 웨이퍼 레벨에서의 병렬 테스트하는 메모리 비트수와 패키지 레벨에서의 병렬 테스트하는 메모리 비트수를 다르게 하는 것은 특징으로 한다.

상술한 바와 같이 본 발명에 의하면, 반도체 메모리에서 다수의 비트 검사하는 병렬 테스트 방법에 있어서, 웨이퍼 레벨이 리페어 이전단계의 테스트시에도 적용할 수 있다.

Description

병렬 테스트 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

재2도는 본 발명의 병렬테스트 방법에 따른 병렬 테스트 구성을 도시한 것이다.

Claims (3)

1. 반도체 메모리에서 적은 수의 비트를 검사하는 웨이퍼 레벨과 많은 수의 비트를 검사하는 패키지 레벨의 병렬 테스트 방법에 있어서, 상기 웨이퍼 레벨에서의 병렬 테스트 제어 신호와 상기 패키지 레벨에서의 병렬 테스트 제어 신호를 논리합 결합하며, 상기 각각의 제어신호에 따란 웨이퍼 레벨에서의 병렬 테스트하는 메모리 비스수와 패키지 레벨에서의 병렬 테스트하는 메모리 비트수를 다르게 제어하는 것을 특징으로 하는 병렬 테스트 방법.
2. 제1항에 있어서, 상기 웨이퍼 레벨에서의 병렬 테스트 제어신호는 칩내 별도의 패드에서 공급되고, 패키지 레벨에서의 병렬 테스트 제어신호는 특정 타이밍에 의해 발생됨을 특징으로 하는 병렬 테스트 방법.
3. 제1항에 있어서, 상기 웨이퍼 레벨에서의 병렬 테스트 제어신호는 특정 타이밍에 의해서 발생하였다가 레이져 리페어 단계에서 퓨즈 커딩을 하여 상기 제어신호를 디세이블 시키는 것을 특징으로 하는 병렬테스트 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.