KR20160077300A - 스트로브 신호 생성 회로 및 이를 이용한 반도체 장치 - Google Patents
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Abstract
본 기술은 외부 스트로브 신호를 카운트하여 제 1 소스 신호 및 제 2 소스 신호를 생성하도록 구성된 카운터; 상기 제 1 소스 신호 및 상기 제 2 소스 신호를 각각 설정 시간만큼 지연시켜 제 1 지연 신호 및 제 2 지연 신호를 생성하도록 구성된 지연기; 및 상기 제 1 소스 신호, 상기 제 2 소스 신호, 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성된 조합부를 포함할 수 있다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 스트로브 신호 생성 회로 및 이를 이용한 반도체 장치에 관한 것이다.
반도체 장치는 라이트 동작 시 데이터 및 데이터 입력 타이밍을 알리기 위한 스트로브 신호를 외부에서 제공받을 수 있다.
반도체 장치 예를 들어, DDR(Double Data Rate) 방식의 반도체 메모리는 동작 속도 즉, 외부에서 제공되는 클럭 신호의 주파수가 높아짐에 따라 내부적으로는 SDR(Single Data Rate) 방식으로 동작하도록 구성될 수 있다.
반도체 장치가 SDR 방식으로 동작하기 위해서는 외부에서 제공된 스트로브 신호를 내부적으로 처리하여 내부 스트로브 신호 즉, 이븐/오드로 구분된 스트로브 신호를 생성해야 한다.
본 발명의 실시예는 외부 스트로브 신호 제공 환경에 상관 없이 안정적인 스트로브 신호 생성이 가능하도록 한 반도체 장치의 스트로브 신호 생성 회로를 제공한다.
본 발명의 실시예는 외부 스트로브 신호를 카운트하여 제 1 소스 신호 및 제 2 소스 신호를 생성하도록 구성된 카운터; 상기 제 1 소스 신호 및 상기 제 2 소스 신호를 각각 설정 시간만큼 지연시켜 제 1 지연 신호 및 제 2 지연 신호를 생성하도록 구성된 지연기; 및 상기 제 1 소스 신호, 상기 제 2 소스 신호, 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성된 조합부를 포함할 수 있다.
본 발명의 실시예는 제어 신호에 응답하여 데이터를 저장하거나, 기 저장된 데이터를 출력하도록 구성된 메모리 블록; 복수의 패드를 포함하는 패드부; 상기 패드부를 통해 입력된 외부 스트로브 신호를 카운트하여 생성한 제 1 소스 신호 및 제 2 소스 신호를 지연 및 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로; 및 라이트 동작 시, 외부에서 DDR 방식으로 상기 패드부를 통해 입력되는 데이터를 상기 내부 스트로브 신호에 따라 상기 메모리 블록에 SDR 방식으로 라이트하기 위한 상기 제어 신호를 생성하도록 구성된 제어부를 포함할 수 있다.
본 기술은 외부 스트로브 신호 제공 환경에 상관 없이 안정적인 내부 스트로브 신호 생성이 가능하여 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면,
도 2는 도 1의 스트로브 신호 생성 회로(101)의 구성을 나타낸 도면이고,
도 3은 도 2의 스트로브 신호 생성 회로(101)의 동작 파형도이고,
도 4는 본 발명의 실시예에 따른 반도체 장치(100)의 SDR 모드 동작 시의 스트로브 신호 파형도이다.
도 2는 도 1의 스트로브 신호 생성 회로(101)의 구성을 나타낸 도면이고,
도 3은 도 2의 스트로브 신호 생성 회로(101)의 동작 파형도이고,
도 4는 본 발명의 실시예에 따른 반도체 장치(100)의 SDR 모드 동작 시의 스트로브 신호 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 장치(100)는 동작 속도 즉, 외부에서 제공되는 클럭 신호의 주파수가 높아짐에 따라 안정적인 동작을 위한 타이밍 마진을 확보하기 위해 내부적으로 SDR 방식으로 동작할 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 반도체 장치(100)로의 데이터 입력 이후에서 반도체 장치(100) 외부로의 데이터 출력 이전까지의 데이터 처리가 SDR 방식으로 이루어지도록 구성될 수 있다.
즉, 반도체 장치(100) 외부에서 DDR 방식으로 데이터 리드/라이트 동작이 이루어지며, 반도체 장치(100) 내부에서는 SDR 방식으로 리드 데이터 및 라이트 데이터 처리가 이루어질 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 스트로브 신호 생성 회로(101), 제어부(102), 메모리 블록(103) 및 패드부(104)를 포함할 수 있다.
메모리 블록(103)는 제어 신호(CTRL)에 응답하여 데이터를 저장하거나, 기 저장된 데이터를 출력하도록 구성될 수 있다.
메모리 블록(103)은 복수의 단위 메모리 블록 예를 들어, 복수의 메모리 뱅크(도시 생략)를 포함할 수 있다.
패드부(104)는 복수의 패드를 포함하며, 복수의 패드를 통해 차동 스트로브 신호(DQS/DQSB), 커맨드/어드레스(CMD/ADD) 및 데이터(DQ)가 입력될 수 있다.
라이트 동작 시, CPU, GPU 등과 같은 반도체 장치 외부의 메모리 컨트롤러(도시 생략)로부터 출력된 차동 스트로브 신호(DQS/DQSB), 커맨드/어드레스(CMD/ADD) 및 데이터(DQ)가 패드부(104)를 통해 반도체 장치(100)에 제공될 수 있다.
차동 스트로브 신호(DQS/DQSB)는 라이트 동작 시 반도체 장치(100) 외부에서 데이터(DQ)와 함께 데이터(DQ)의 입력 타이밍을 알리기 위해 제공되는 신호이다.
스트로브 신호 생성 회로(101)는 패드부(104)를 통해 입력된 외부 스트로브 신호를 카운트하여 생성한 제 1 소스 신호 및 제 2 소스 신호를 지연 및 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성될 수 있다.
외부 스트로브 신호는 차동 스트로브 신호(DQS/DQSB) 중에서 어느 하나가 될 수 있다.
내부 스트로브 신호는 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)를 포함할 수 있다.
제 1 소스 신호 및 제 2 소스 신호는 이후의 도면들을 참조하여 설명하기로 한다.
제어부(102)는 라이트 동작 시, 외부에서 DDR 방식으로 입력되는 데이터(DQ)를 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)에 따라 메모리 블록(103)에 SDR 방식으로 라이트하기 위한 제어 신호(CTRL)를 생성하도록 구성될 수 있다.
제어부(102)는 리드 동작 시, 메모리 블록(103)에 저장된 데이터를 DDR 방식으로 반도체 장치(100) 외부에 출력하기 위한 제어 신호(CTRL)를 생성하도록 구성될 수 있다.
도 2에 도시된 바와 같이, 스트로브 신호 생성 회로(101)는 카운터(200), 지연기(300) 및 조합부(400)를 포함할 수 있다.
카운터(200)는 외부 스트로브 신호 즉, 차동 스트로브 신호(DQS/DQSB) 중에서 하나 예를 들어, DQSB를 카운트하여 제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)를 생성하도록 구성될 수 있다.
카운터(200)는 DQSB의 라이징 엣지를 카운트하여 제 1 소스 신호(Q0)를 생성하고, 제 1 소스 신호(Q0)를 반전시켜 제 2 소스 신호(Q1)를 생성하도록 구성될 수 있다.
지연기(300)는 제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)를 각각 설정 시간만큼 지연시켜 제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)를 생성하도록 구성될 수 있다.
조합부(400)는 제 1 소스 신호(Q0), 제 2 소스 신호(Q1), 제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)를 선택적으로 조합하여 내부 스트로브 신호 즉, 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)를 생성하도록 구성될 수 있다.
조합부(400)는 제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)와 제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)를 교차 조합하여 내부 스트로브 신호 즉, 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)를 생성하도록 구성될 수 있다.
조합부(400)는 제 1 소스 신호(Q0) 및 제 2 지연 신호(Q1D)를 조합하여 이븐 스트로스 신호(DQS_EV)를 생성하고, 제 2 소스 신호(Q1) 및 상기 제 1 지연 신호(Q0D)를 조합하여 오드 스트로브 신호(DQS_OD)를 생성하도록 구성될 수 있다.
조합부(400)는 제 1 로직 게이트(401) 및 제 2 로직 게이트(402)를 포함할 수 있다.
제 1 로직 게이트(401)는 제 1 소스 신호(Q0) 및 제 2 지연 신호(Q1D)를 논리곱하여 이븐 스트로스 신호(DQS_EV)를 생성할 수 있다.
제 2 로직 게이트(402)는 제 2 소스 신호(Q1) 및 상기 제 1 지연 신호(Q0D)를 논리곱하여 오드 스트로브 신호(DQS_OD)를 생성할 수 있다.
도 3을 참조하여, 스트로브 신호 생성 회로(101)의 동작을 설명하면 다음과 같다.
차동 스트로브 신호(DQS/DQSB) 중에서 DQSB에 따라 제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)가 생성된다.
제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)가 지연기(300)를 통해 지연되어 제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)가 생성된다.
제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)의 라이징 엣지 및 폴링 엣지의 생성 타이밍은 지연기(300)에 설정된 지연 시간에 따라 달라질 수 있다.
제 1 소스 신호(Q0) 및 제 2 지연 신호(Q1D)를 논리곱한 결과가 이븐 스트로스 신호(DQS_EV)로서 생성되고, 제 2 소스 신호(Q1) 및 상기 제 1 지연 신호(Q0D)를 논리곱한 결과가 오드 스트로브 신호(DQS_OD)로서 생성된다.
도 4를 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)의 SDR 모드 동작을 설명하면 다음과 같다.
외부에서 패드부(104)를 통해 데이터(DQ) 및 차동 스트로브 신호(DQS/DQSB)가 반도체 장치(100)에 입력된다.
데이터(DQ)는 DDR 방식으로 차동 스트로브 신호(DQS/DQSB)에 대응되는 타이밍에 반도체 장치(100)에 입력될 수 있다.
패드부(104)를 통해 입력된 데이터(DQ) 즉, A - D는 이븐 데이터(DQ_EV) 즉, A 및 C와 오드 데이터(DQ_OD) 즉, B 및 D로 정렬될 수 있다.
차동 스트로브 신호(DQS/DQSB)는 연속적인 라이트 명령에 따라 데이터 입력이 이루어질 경우, 프리 앰블(Pre-amble) 또는 포스트 앰블(Post-amble)이 생략될 수 있다.
도 4와 같이, 프리 앰블은 정상적으로 입력되나 포스트 앰블이 생략될 수 있다.
차동 스트로브 신호(DQS/DQSB) 중에서 어느 하나를 분주하여 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)를 생성하는 경우, 오드 스트로브 신호(DQS_OD)의 폴링 엣지가 생성되지 못할 수 있다.
그러나 본 발명의 실시예는 DQSB의 라이징 엣지를 카운트 및 반전시켜 제 1 소스 신호(Q0) 및 제 2 소스 신호(Q1)를 생성하고, 이들 각각을 지연시킨 제 1 지연 신호(Q0D) 및 제 2 지연 신호(Q1D)를 교차 조합함으로써 포스트 앰블의 존재 여부와 상관 없이 정상적인 파형을 갖는 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)를 생성할 수 있다.
이븐 데이터(DQ_EV) 즉, A 및 C와 오드 데이터(DQ_OD) 즉, B 및 D는 이븐 스트로브 신호(DQS_EV) 및 오드 스트로브 신호(DQS_OD)에 따라 SDR 방식으로 반도체 장치에 라이트된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (11)
- 외부 스트로브 신호를 카운트하여 제 1 소스 신호 및 제 2 소스 신호를 생성하도록 구성된 카운터;
상기 제 1 소스 신호 및 상기 제 2 소스 신호를 각각 설정 시간만큼 지연시켜 제 1 지연 신호 및 제 2 지연 신호를 생성하도록 구성된 지연기; 및
상기 제 1 소스 신호, 상기 제 2 소스 신호, 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성된 조합부를 포함하는 반도체 장치의 스트로브 신호 생성 회로. - 제 1 항에 있어서,
상기 외부 스트로브 신호는
라이트 동작 시 반도체 장치 외부에서 데이터와 함께 상기 데이터의 입력 타이밍을 알리기 위해 제공되는 신호인 반도체 장치의 스트로브 신호 생성 회로. - 제 1 항에 있어서,
상기 외부 스트로브 신호는
차동 스트로브 신호이며,
상기 카운터는
상기 차동 스트로브 신호 중에서 어느 하나를 카운트하여 상기 제 1 소스 신호 및 상기 제 2 소스 신호를 생성하도록 구성되는 반도체 장치의 스트로브 신호 생성 회로. - 제 1 항에 있어서,
상기 조합부는
상기 제 1 소스 신호 및 상기 제 2 지연 신호를 조합하여 상기 내부 스트로브 신호 중에서 하나인 이븐 스트로스 신호를 생성하고,
상기 제 2 소스 신호 및 상기 제 1 지연 신호를 조합하여 상기 내부 스트로브 신호 중에서 다른 하나인 오드 스트로브 신호를 생성하도록 구성되는 반도체 장치의 스트로브 신호 생성 회로. - 제어 신호에 응답하여 데이터를 저장하거나, 기 저장된 데이터를 출력하도록 구성된 메모리 블록;
복수의 패드를 포함하는 패드부;
상기 패드부를 통해 입력된 외부 스트로브 신호를 카운트하여 생성한 제 1 소스 신호 및 제 2 소스 신호를 지연 및 선택적으로 조합하여 내부 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 회로; 및
라이트 동작 시, 외부에서 DDR 방식으로 상기 패드부를 통해 입력되는 데이터를 상기 내부 스트로브 신호에 따라 상기 메모리 블록에 SDR 방식으로 라이트하기 위한 상기 제어 신호를 생성하도록 구성된 제어부를 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 외부 스트로브 신호는
상기 라이트 동작 시 상기 반도체 장치 외부에서 데이터와 함께 상기 데이터의 입력 타이밍을 알리기 위해 제공되는 신호인 반도체 장치. - 제 5 항에 있어서,
상기 외부 스트로브 신호는
상기 패드부를 통해 입력되는 차동 스트로브 신호 중에서 어느 하나인 반도체 장치. - 제 5 항에 있어서,
상기 내부 스트로브 신호는 이븐 스트로브 신호 및 오드 스트로브 신호를 포함하는 반도체 장치. - 제 5 항에 있어서,
상기 스트로브 신호 생성 회로는
상기 외부 스트로브 신호를 카운트하여 제 1 소스 신호 및 제 2 소스 신호를 생성하도록 구성된 카운터,
상기 제 1 소스 신호 및 상기 제 2 소스 신호를 각각 설정 시간만큼 지연시켜 제 1 지연 신호 및 제 2 지연 신호를 생성하도록 구성된 지연기, 및
상기 제 1 소스 신호, 상기 제 2 소스 신호, 상기 제 1 지연 신호 및 상기 제 2 지연 신호를 선택적으로 조합하여 상기 내부 스트로브 신호를 생성하도록 구성된 조합부를 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 조합부는
상기 제 1 소스 신호 및 상기 제 2 지연 신호를 조합하여 상기 내부 스트로브 신호 중에서 하나인 이븐 스트로스 신호를 생성하고,
상기 제 2 소스 신호 및 상기 제 1 지연 신호를 조합하여 상기 내부 스트로브 신호 중에서 다른 하나인 오드 스트로브 신호를 생성하도록 구성되는 반도체 장치. - 제 5 항에 있어서,
상기 제어부는
리드 동작 시, 상기 메모리 블록에 저장된 데이터를 DDR 방식으로 상기 반도체 장치 외부에 출력하기 위한 상기 제어 신호를 생성하도록 구성되는 반도체 장치.
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021221191A1 (ko) * | 2020-04-28 | 2021-11-04 | 엘지전자 주식회사 | 신호 처리 장치, 및 이를 구비하는 전자 기기 |
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